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JPS6156597B2 - - Google Patents
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JPS6156597B2 - - Google Patents

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JPS6156597B2
JPS6156597B2 JP55150623A JP15062380A JPS6156597B2 JP S6156597 B2 JPS6156597 B2 JP S6156597B2 JP 55150623 A JP55150623 A JP 55150623A JP 15062380 A JP15062380 A JP 15062380A JP S6156597 B2 JPS6156597 B2 JP S6156597B2
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mos transistor
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integrated circuit
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Tokyo Shibaura Electric Co Ltd
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    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
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    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
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  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
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  • Semiconductor Integrated Circuits (AREA)

Description

【発明の詳細な説明】 この発明は基板バイアス発生回路を内蔵した半
導体集積回路装置に関する。
最近の大規模集積回路（LSI）は、基板バイア
ス発生回路を内蔵したものが多くなつている。こ
れは拡散層のPN接合容量を減少させ高速化する
ことまたはMOSトランジスタのしきい値Vtを安
定化することを意図してなされたものである。更
にダイナミツクRAMでは前者の意図のほかに従
来のダイナミツクRAMが二電源であつたのを単
一電源化するという仕様上の要請もある。
ところで現在用いられている基板バイアス発生
回路は、その電流供給能力が小さく定常的には数
10μＡのオーダーである。このような場合、基板
は外部からの雑音や内部雑音の影響で、容易に電
位の変動を起こす。例えばダイナミツクRAMで
はアドレスデコーダの充放電や、センスアンプ動
作中のビツト線の充放電によつて基板電位が周期
的に１〜2V変動することが知られている。この
基板の電位変動はLSI内の回路動作に影響を与
え、LSIの誤動作を引き起す原因となつている。
第１図はダイナミツクRAMなどに普通に用い
られているアドレスデコーダ回路を示したもので
ある。この回路のように浮遊状態のノードがある
回路は特に基板電位の変動の影響を受け易い。ま
た第２図はこの回路が誤動作した場合の各信号、
基板電位、各ノードの動きをタイムチヤートで示
したものである。
まず、第１図、第２図に基づき、この回路が誤
動作する過程を説明し、従来技術の問題点を明ら
かにする。
第１図、第２図において、プリチヤージ・サイ
クルには信号φｐが電位5Vになつていてノード
Ｎ１，Ｎ２はプリチヤージされる。このプリチヤ
ージレベルは電源電位ＶDD（5V）からMOSトラ
ンジスタ１，２のしきい値電圧Vt（例えば約
0.8V）だけ下がつたレベルＶDD−Vt（≒4.2V）
となる。信号φｐがOVになつてプリチヤージサ
イクルが終り、アクテイブサイクルに入ると、ア
ドレス信号Ao〜Anが入力される。このアドレス
信号Ao〜AnによつてMOSトランジスタ群４は
各々オンまたはオフとなり、ノードＮ１，Ｎ２は
MOSトランジスタ群４のいずれかを介して放電
されて0Vになるか、または放電されずに高レベ
ル（ＶDD―Vt）の浮遊状態になる。すなわちデ
コーダとして0Vに放電されたときが非選択状
態、高レベルの浮遊状態に保たれているときが選
択状態である。
ノードＮ１，Ｎ２が浮遊状態にあるとき、ビツ
ト線の放電に伴つて基板電位ＶBBが−3Vから−
4Vに変動したとすると、ノードＮ１の電位は基
板（図示せず）とのカツプリング容量５によつて
引き下げられる。ここでノードＮ１は通常ICパ
ターン上では拡散層で作られているため基板との
間には大きなPN接合容量があり、ノードＮ１の
負荷容量の７〜８割をこのPN接合容量が占めて
いる。したがつてノードＮ１は電位ＶDD―Vt
（≒4.2V）から基板電位の変動による下降分ΔＶ
BN（例えば0.7V）だけ下がつてＶDD―Vt―ΔＶB
Ｎ（≒3.5V）になる。するとMOSトランジスタ２
のゲート電位ＶGとソース電位ＶS（ノードＮ２の
電位）との間にＶG―ＶS≦Vtの関係があつたた
めカツトオフ状態かまたはそれに近い高抵抗状態
にあつたMOSトランジスタ２は、ＶG―ＶS＞Vt
の関係が成立するオン状態かまたはそれに近い低
抵抗状態となる。このためノードＮ２はノードＮ
１と同電位に引き下げられノードＮ２のレベルは
ＶDD―Vtより低くなつてしまう。
この状態で駆動信号φDがMOSトランジスタ３
に入力されると、MOSトランジスタ３のゲート
下のチヤンネルの電位は、この駆動信号φDにほ
ぼ同期して上昇し、これにより、MOSトランジ
スタ３のゲート自身の電位も（すなわちノードＮ
２の電位も）、チヤンネルとのカツプリングによ
り上昇しようとする。しかしMOSトランジスタ
２はオン状態にあるため、このノードＮ２の電位
の上昇は抑えられる。こうして出力OUTにはノ
ードＮ２の電位（約3.6V）からMOSトランジス
タ３のしきい値電圧分を引いた低電位（約
2.8V）しか現われないことになる。
ところで、ダイナミツクRAMでは、この出力
OUTがメモリセルの読み出し／書き込み用のト
ランジスタのゲートに接続されたり、ビツト線の
読み出し／書き込み用のトランジスタのゲートに
接続されるので、この出力OUTに十分なレベル
が生じないと情報の読み出し、書き込みが確実に
できないという不良が生じる。また出力OUTの
レベルが低下すると、RAMの電源電圧の動作範
囲（マージン）が電源の低い方で十分とれなくな
つてしまい、このため製品の信頼性や製造の歩留
りに悪影響を与えることになる。
この発明の目的は、基板電位の変動によつて誤
動作しない安定な集積回路装置を提供することに
ある。
この発明では、基板電位の変動の影響をもつと
も受け易い浮遊ノードに接続されるバリヤトラン
ジスタのゲート電位をアクテイブサイクルの間低
く制御することによつて誤動作を防止している。
以下、この発明を添付図面に示した一実施例を
参照して詳細に説明する。
第３図はこの発明に係わる半導体集積回路装置
の一実施例を示す回路図で、（ｍ＋１）個のアド
レスデコーダAD1〜ADn+1が配設されており、ア
ドレスデコーダAD1〜ADn+1のバリヤトランジス
タ２および９のゲートは共通に接続され、ノード
Ｎ３を構成している。このノードＮ３はこのノー
ドＮ３を制御する制御回路CCまで配線されてい
る。なお、以下の説明において、アドレスデコー
ダAD1〜ADn+1のうちAD1は選択状態となるアド
レスデコーダ、AD2〜ADn+1は非選択状態となる
アドレスデコーダとする。また第３図において選
択状態となるアドレスデコーダAD1の各回路素子
は説明の便宜上第１図に示した回路素子と同一の
符号を用いる。また非選択状態となるアドレスデ
コーダAD2〜ADn+1の詳細は省略されているが、
選択状態となるアドレスデコーダAD1と同一の構
成であり、各アドレスデコーダAD2〜ADn+1の各
回路素子は別体のものであるが、同一の符号を付
して説明する。
プリチヤージサイクルの間、信号φPは電源電
位ＶDDとなり、MOSトランジスタ１はオンにな
る。これによりアドレスデコーダAD1のノードＮ
１，Ｎ２およびアドレスデコーダAD2〜ADn+1の
ノードＮ５，Ｎ６は電位ＶDD―Vt（Vt：MOSト
ランジスタ1.2のしきい値電位）までプリチヤー
ジされる。このときMOSトランジスタ７のソー
スとMOSトランジスタ６のゲートを接続するノ
ードＮ４はキヤパシタ８によつてブートストラツ
プされ、ＶDD＋Vt以上のレベルになり、MOSト
ランジスタ６をほぼ３極管動作させ、ノードＮ３
を電位ＶDDに固定している。
続いて、信号φPが0Vになると、ノードＮ４の
電位もキヤパシタ８によるカツプリングで下が
り、ほぼＶDD―Vtになり、これによりMOSトラ
ンジスタ６はカツトオフ状態となる。またMOS
トランジスタ５はブリチヤージサイクルの間常に
カツトオフ状態にあるのでこの時点ではノード３
は浮遊状態である。
次にアドレス信号Ao〜Anが入力されるとアド
レスデコーダAD1のMOSトランジスタ４はオフ
で、ノードＮ１，Ｎ２は浮遊状態を維持するが、
アドレスデコーダAD2〜ADn+1のノードＮ５，Ｎ
６は全て放電されて0Vとなる。このとき、アド
レスデコーダAD2〜ADn+1のバリヤトランジスタ
９のチヤンネルとゲートとのカツプリングによ
り、ノードＮ３の電位はかなり引き下げられる。
そしてノードＮ３のレベルがＶDD―Vtより下が
ると、MOSトランジスタ５がオン状態となる。
こうしてノードＮ３のレベルは電位ＶDD―Vtに
固定される。
この状態で基板電位が変動し、選択状態にある
アドレスデコーダ１０のノードＮ１が電位ＶDD―
VtからΔＶBNだけ下がつたとする。このとき
MOSトランジスタ２のゲート電位ＶGはＶDD―
Vt、ソース電位ＶSはＶDD―Vt―ΔＶBNである。
ここでＶG―ＶS≦Vtが成立すればMOSトランジ
スタ２はカツトオフ状態になる。ところで通常
MOSトランジスタ２のしきい値電圧Vtは0.8V
位、基板電位の変動による降下電圧ΔＶBNは
0.7V位であるのでＶG―ＶS≦Vtが成立し、MOS
トランジスタ２はカツトオフ状態が保持される。
なおMOSトランジスタ２および９のしきい値電
圧を他のトランジスタのしきい値電圧より高くす
ればΔＶBNが大きくなつてもMOSトランジスタ
２はより確実にカツトオフ状態が保持され、安定
した回路が得られる。MOSトランジスタ２およ
び９のしきい値電圧を選択的に高くする方法とし
ては普通MOSトランジスタ２および９のチヤン
ネル部にイオンインプランテーシヨンして部分的
に不純物濃度を多くすることが行われる。また
MOSトランジスタ２および９のしきい値電圧を
選択的に高くする方法としてはMOSトランジス
タ２および９のチヤンネル長を他のトランジスタ
と比較して長くし、シヨートチヤンネル効果を利
用する方法MOSトランジスタ２および９のゲー
ト膜厚を他のトランジスタと比較して厚くする方
法等を用いることができる。
次に駆動信号φDが入力されるとアドレスデコ
ーダAD1ではMOSトランジスタ２がカツトオフ
状態にあるのでノードＮ２は十分にブートストラ
ツプされ、アドレスデコーダAD1の出力OUTか
らは駆動信号φDのレベル（5V）がそのまま出力
される。またこのとき非選択状態にあるアドレス
デコーダAD2〜ADn+1のノードＮ６は0Vであるの
でアドレスデコーダAD2〜ADn+1の出力OUTか
らは出力は生じない。なおこのアクテイブサイク
ルの間回路CCのノードＮ４はMOSトランジスタ
７を介し電位ＶDD―Vtになつている。
駆動信号φDが0Vに下つてアクテイブサイクル
が終了し、信号φPがＶDDまで上がると、再びプ
リチヤージサイクルが始まる。すなわち放電され
ていたアドレスデコーダAD2〜ADn+1のノードＮ
５，Ｎ６がプリチヤージされ、カツプリングによ
りノードＮ３が持ち上げられる。またノードＮ４
がキヤパシタ８によつてブートストラツプされ、
電位ＶDD＋Vtより高いレベルになり、MOSトラ
ンジスタ６がオン状態になつてノード３のレベル
はＶDDに固定される。
この１サイクルの間のノードＮ１，Ｎ２，Ｎ３
と信号φDと出力OUTと基板ＶBBの動きを電子計
算機を使つてシユミレーシヨンした結果が第４図
に示される。
次にこの発明による効果について述べると、こ
の発明によれば、第１に基板電位の変動に対して
強いアドレスデコーダ回路を提供できる。これに
より基板バイアス発生回路を内蔵したダイナミツ
クRAMの実用化が可能になる。基板バイアス発
生回路を用いると、外部にＶBB電源が不要とな
る。すなわち電子計算器用の記憶装置を作る場合
には一電源減少させることができる。またメモリ
ボードの作成にあたつてもＶBB電源用の電源ライ
ンを通す必要がなくなり、メモリボード上の
RAMの実装密度の増加、ボードのコスト低減を
図ることができる。
第２に基板電位変動を小さく押える必要がなく
なるのでチツプ上に変動防止用のキヤパシタを設
ける必要がなくなる。従来基板電位変動を抑える
ために64KダイナミツクRAMなどでは1.5mm2（ゲ
ート酸化膜厚400Å）もの大きなキヤパシタを必
要としていた。これはチツプ面積の約６％に相当
する大きさであつた。この発明により上記キヤパ
シタの大部分は不用になり、チツプ面積の縮少が
実現でき、製品の歩留り、コストに多大の利益を
与える。
第３に基板電位の変動の影響が小さくなるので
LSIの設計が容易になり、製品開発の時間を短縮
でき、これによるコストの低減が期待できる。
第４にこの発明によるノードＮ３の電位の動き
はＶDDからＶDD―Vtの間を振幅する。しかも信
号φDが入つてノードＮ２がブートストラツプさ
れて電源電位ＶDDより高いレベルになつたときに
もノードＮ３のレベルは、ほぼＶDD―Vtであ
る。このため実施例中のMOSトランジスタ２の
ノードＮ２側のドレイン電極側でのブレークダウ
ンが起らない。例えば、ノードＮ３を0Vにした
場合を考えると64KビツトダイナミツクRAMや
16KビツトスタテイクRAMなどに用いられてい
るMOSトランジスタのように微細化された素子
では簡単にブレークダウンが発生する。これを防
止しようとして高いブレークダウン耐圧を持つ素
子を製造することは現在の製造技術では非常に困
難であり、またそれだけコストアツプにつなが
る。したがつてノードＮ２がブートストラツプさ
れる時に、ノードＮ３のレベルを0Vにしないと
いうこの発明は実質的に高いブレークダウン耐圧
を素子に与えることになり非常に有用である。
第５にアドレスデコーダにおいてノードＮ３の
レベルをアグテイブサイクルでMOSトランジス
タ２および９のしきい値電圧Vt以上にすると非
選択状態のデコーダの誤選択を防止できる。
MOSトランジスタ９が完全にオフ状態になる
と、ノードＮ６はアドレス信号で放電された後に
浮遊ノードになる。そこで信号φDとノードＮ６
の間にカツプリング容量があるような場合には、
このカツプリング容量によつてノードＮ６が押し
上げられ、MOSトランジスタ３をオン状態にす
る。このため非選択デコーダの出力OUTに信号
φDが出て来てしまうという誤動作が生じる。実
際現在のMOSトランジスタにはゲート電極の下
にドレインまたはソースの拡散層が入り込んでい
て上記のカツプリング容量に相当する容量が存在
する。
第６にノードＮ３がプリチヤージ時に一時的に
ＶDDより高いレベルになるのでノードＮ２のプリ
チヤージが容量になり、かつそのレベルも高くで
きる。
なおこの発明は第３図に示した実施例に限定さ
れるものではない。
例えば第３図の実施例において回路CC中の
MOSトランジスタ７のゲートを電源ＶDDに接続
する代りにノードＮ３に接続してもよい。またこ
のMOSトランジスタ７のゲートを電源に、ドレ
インも電源に接続し、ソースをノードＮ４に接続
してもよい。いずれの場合もこの発明は有効であ
る。
また第３図の実施例において回路AD1〜ADn+1
中のMOSトランジスタ２と９のチヤンネル長を
MOSトランジスタ１や４に比較して長くし、バ
リヤーとしての効果を強め、ノードＮ１とＮ２
（またはノードＮ５とＮ６）の間のパンチスルー
耐圧を向上させる変形例もこの発明に含まれる。
また第３図の実施例においてMOSトランジス
タ１と２と４のしきい値電圧をそれぞれVt1，
Vt2，Vt4とするとき Vt1≦Vt4≦Vt2 なる関係が成立するようにしたMOSトランジス
タを用いた実施例もこの発明に含まれる。このよ
うに構成することによつてより基板バイアス電位
の変動に対して強い回路が実現できる。なおこの
関係は各MOSトランジスタのチヤンネル長に差
を設けることにより実現できるこの場合、シヨー
トチヤネル効果を有効にするためにはチヤネル長
の差を少なくとも10％以上つける事が望ましい。
またゲート酸化膜厚に違いを設けたり、チヤンネ
ル部の不純物濃度を変えることなど通常考えられ
うるしきい値電圧を制御するためのいかなる方法
も同様に用いることができる。
またこの発明の実施例では、ノードＮ３のレベ
ルをＶDD―Vtに変化させる回路CCを用いている
が、この発明はこれに限定されるものではなく例
えばノードＮ３のレベルはＶDDから0V以外の任
意のレベルに下がればよい。ただし下がるレベル
は実際上はＶDD―VtからVt程度がよいと考えら
れる。
また、この発明の実施例としてはアドレスデコ
ーダ回路を取り上げたが、この発明はこれに限定
されない。バリヤトランジスタとそれに接続する
浮遊ノードがあつて、そのノードが基板電位の変
動の影響を受ける回路であれば、この発明は有効
である。
また第３図の実施例において、回路CCのキヤ
パシタ８に接続される信号はアドレスデコーダを
プリチヤージする信号φPに限定されない。要は
プリチヤージ期間にノードＮ４を効果的にブート
ストラツプできる信号で、アドレス信号が来る前
に0Vになる信号であればよい。
【図面の簡単な説明】
第１図は従来のアドレスデコーダ回路の一例を
示す回路図、第２図は第１図の回路の動作を説明
するタイミングチヤート、第３図はこの発明の一
実施例を示す回路図、第４図は第３図に示す回路
の電子計算器による動作シユミレーシヨンタイミ
ングチヤートである。 １，２，３，４，５，６，７，９……MOSト
ランジスタ、８……キヤパシタ、AD1〜ADn+1…
…アドレスデコーダ、CC……制御回路。

Claims (1)

  1. 【特許請求の範囲】 １ プリチヤージ用MOSトランジスタを介して
    周期的にプリチヤージされるとともに状態を決め
    る信号によつて周期的に電位状態が決定される第
    １のノードにバリヤとして作用するバリヤMOS
    トランジスタを介して第２のノードを接続し、該
    第２のノードの状態に応じて出力信号を取り出す
    状態選択回路を複数個有し、半導体集積回路基板
    にバイアス電位を与える手段を内蔵した半導体集
    積回路装置において、前記バリヤMOSトランジ
    スタのゲートを共通接続して形成した第３のノー
    ドにソースが接続され、電源端子にドレイン及び
    ゲートが接続された第３のMOSトランジスタを
    設けると共に、前記バリヤMOSトランジスタの
    しきい値電圧を前記第１のノードのプリチヤージ
    用MOSトランジスタのしきい値電圧よりも高く
    することを特徴とする半導体集積回路装置。 ２ プリチヤージ用MOSトランジスタを介して
    周期的にプリチヤージされるとともに状態を決め
    る信号によつて周期的に電位状態が決定される第
    １のノードにバリヤとして作用するバリヤMOS
    トランジスタを介して第２のノードを接続し、該
    第２のノードの状態に応じて出力信号を取り出す
    状態選択回路を複数個有し、半導体集積回路基板
    にバイアス電位を与える手段を内蔵した半導体集
    積回路装置において、前記バリヤMOSトランジ
    スタのゲートを共通接続して形成した第３のノー
    ドにソースが接続され、電源端子にドレイン及び
    ゲートが接続された第３のMOSトランジスタを
    設けると共に、前記バリヤMOSトランジスタの
    チヤネル長を前記第１のノードのプリチヤージ用
    MOSトランジスタのチヤネル長よりも10％以上
    長くすることを特徴とする半導体集積回路装置。 ３ 第１のノードと、第１のMOSトランジスタ
    を含みこのトランジスタを介して前記第１のノー
    ドを周期的にプリチヤージする第１の手段と、状
    態選択信号に応じて前記第１のノードの電位状態
    を決定する第２の手段と、前記第１のノードに接
    続されバリヤとして働く第２のMOSトランジス
    タと、この第２のMOSトランジスタを介して前
    記第１のノードに接続された第２のノードと、こ
    の第２のノードの電位状態に応じた信号を出力す
    る第３の手段とを含む状態選択回路を複数個有
    し、半導体集積回路基板にバイアス電位を与える
    手段を内蔵した半導体集積回路装置において、前
    記第２のMOSトランジスタのゲートを共通接続
    して形成した第３のノードを前記第１のノードの
    電位状態が決定されてから次のプリチヤージサイ
    クルまでの間電源端子の電位よりも低くかつ前記
    第２のMOSトランジスタのしきい値電圧よりも
    高い電位に保持する第４の手段と、前記第３のノ
    ードをプリチヤージ時に前記電源端子の電位以上
    の所定の電位に保持する第５の手段とを設けると
    共に、前記第２のMOSトランジスタのしきい値
    電圧を前記第１のMOSトランジスタのしきい値
    電圧よりも高くすることを特徴とする半導体集積
    回路装置。 ４ 第１のノードと、第１のMOSトランジスタ
    を含みこのトランジスタを介して前記第１のノー
    ドを周期的にプリチヤージする第１の手段と、状
    態選択信号に応じて前記第１のノードの電位状態
    を決定する第２の手段と、前記第１のノードに接
    続されバリヤとして働く第２のMOSトランジス
    タと、この第２のMOSトランジスタを介して前
    記第１のノードに接続された第２のノードと、こ
    の第２のノードの電位状態に応じた信号を出力す
    る第３の手段とを含む状態選択回路を複数個有
    し、半導体集積回路基板にバイアス電位を与える
    手段を内蔵した半導体集積回路装置において、前
    記第２のMOSトランジスタのゲートを共通接続
    して形成した第３のノードを前記第１のノードの
    電位状態が決定されてから次のプリチヤージサイ
    クルまでの間電源端子の電位よりも低くかつ前記
    第２のMOSトランジスタのしきい値電圧よりも
    高い電位に保持する第４の手段と、前記第３のノ
    ードをプリチヤージ時に前記電源端子の電位以上
    の所定の電位に保持する第５の手段とを設けると
    共に、前記第２のMOSトランジスタのチヤネル
    長を前記第１のMOSトランジスタのチヤネル長
    よりも10％以上長くすることを特徴とする半導体
    集積回路装置。
JP55150623A 1980-10-29 1980-10-29 Semiconductor integrated circuit device Granted JPS5774886A (en)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP55150623A JPS5774886A (en) 1980-10-29 1980-10-29 Semiconductor integrated circuit device
US06/313,994 US4490628A (en) 1980-10-29 1981-10-22 MOS Decoder selection circuit having a barrier transistor whose non-conduction period is unaffected by substrate potential disturbances
DE3142557A DE3142557C2 (de) 1980-10-29 1981-10-27 Integrierte Halbleiterschaltung

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP55150623A JPS5774886A (en) 1980-10-29 1980-10-29 Semiconductor integrated circuit device

Publications (2)

Publication Number Publication Date
JPS5774886A JPS5774886A (en) 1982-05-11
JPS6156597B2 true JPS6156597B2 (ja) 1986-12-03

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