JPS6156598B2 - - Google Patents
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- JPS6156598B2 JPS6156598B2 JP59163786A JP16378684A JPS6156598B2 JP S6156598 B2 JPS6156598 B2 JP S6156598B2 JP 59163786 A JP59163786 A JP 59163786A JP 16378684 A JP16378684 A JP 16378684A JP S6156598 B2 JPS6156598 B2 JP S6156598B2
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- 239000004065 semiconductor Substances 0.000 claims description 21
- 239000000758 substrate Substances 0.000 claims description 8
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- 230000015572 biosynthetic process Effects 0.000 claims description 2
- 238000000034 method Methods 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
Description
【発明の詳細な説明】
本発明は半導体メモリにおけるメモリアレーの
構成に関するものである。
構成に関するものである。
従来の半導体メモリに関しては、IEEE
Journol of Solid―State Circuits，Vol.SC―
８，No.５ October 1973，P.310〜318に示され
ている。
Journol of Solid―State Circuits，Vol.SC―
８，No.５ October 1973，P.310〜318に示され
ている。
従来１ケのトランジスタで１ビツトを構成する
メモリ、たとえばMOS（Metal Oxide Semi―
conductor）メモリでは第１図，第２図のような
回路が採用されていた。すなわち第１図におい
て、たとえばメモリセルMC0を読み出す場合に
は、ワード線W0と他のデータ線０に属するダ
ミーワード線DW1に同時にパルスを印加し、メ
モリセルMC0とDM1からの読み出し信号として、
２本のデータ線D0，０に現われる微少な差動
信号出力を、プリアンプPA0のセツト信号Setを
オンにすることによつてプリアンプPA0を動作さ
せて増幅し、D0，０のいずれか一方のデータ
線に現われた電圧を検出して情報“１”，“０”を
弁別していた。ここで差動信号出力が発生する理
由は以下の通りである。ダミーセルDM1の容量
C0に記憶されている電圧は、メモリセルC0に記
憶されている情報“１”，“０”に対応した電圧の
ほぼ中間に設定されるから、ダミーセルの読み出
しによりデータ線に現われる電圧はメモリセルの
“１”，“０”読み出しによるデータ線電圧のほぼ
中間となる。
メモリ、たとえばMOS（Metal Oxide Semi―
conductor）メモリでは第１図，第２図のような
回路が採用されていた。すなわち第１図におい
て、たとえばメモリセルMC0を読み出す場合に
は、ワード線W0と他のデータ線０に属するダ
ミーワード線DW1に同時にパルスを印加し、メ
モリセルMC0とDM1からの読み出し信号として、
２本のデータ線D0，０に現われる微少な差動
信号出力を、プリアンプPA0のセツト信号Setを
オンにすることによつてプリアンプPA0を動作さ
せて増幅し、D0，０のいずれか一方のデータ
線に現われた電圧を検出して情報“１”，“０”を
弁別していた。ここで差動信号出力が発生する理
由は以下の通りである。ダミーセルDM1の容量
C0に記憶されている電圧は、メモリセルC0に記
憶されている情報“１”，“０”に対応した電圧の
ほぼ中間に設定されるから、ダミーセルの読み出
しによりデータ線に現われる電圧はメモリセルの
“１”，“０”読み出しによるデータ線電圧のほぼ
中間となる。
従つて、この中間値と“１”，“０”出力との差
が極性の異なる差動信号出力となる。
が極性の異なる差動信号出力となる。
第２図は第１図に示す回路を複数個（例えばこ
こでは64ケ）LSIチツプ内に実装してLSIメモリ
を構成した場合の幾何学的配置を考慮した回路の
概略を示す図である。図中白丸印がメモリセル、
黒丸印がダミーセルである。たとえば、前記のよ
うにしてデータ線０に現われた信号を外部に取
り出すには、アドレス信号A0によつてトランジ
スタQ0をオンにして、データ線の信号をメイ
ンアンプMAに入力して増幅し、データ出力Ｄput
として、チツプ外にとり出す。さてこのような構
成での欠点は次の点に要約される。すなわちデ
ータ線D0，０に現われた差動の信号の片方の
みをメインアンプMAで増幅することになるので
高速性の点で劣る。
こでは64ケ）LSIチツプ内に実装してLSIメモリ
を構成した場合の幾何学的配置を考慮した回路の
概略を示す図である。図中白丸印がメモリセル、
黒丸印がダミーセルである。たとえば、前記のよ
うにしてデータ線０に現われた信号を外部に取
り出すには、アドレス信号A0によつてトランジ
スタQ0をオンにして、データ線の信号をメイ
ンアンプMAに入力して増幅し、データ出力Ｄput
として、チツプ外にとり出す。さてこのような構
成での欠点は次の点に要約される。すなわちデ
ータ線D0，０に現われた差動の信号の片方の
みをメインアンプMAで増幅することになるので
高速性の点で劣る。
平方の信号をとり出すためにD0，０の電
気的不平衡が生じやすく誤動作の原因となる。
電気的特性を平衡させるべきデータ線D0，０
が、チツプ内で幾何学的に近接していないため
に、D0，０に不平衡雑音が結合しやすく、プ
リアンプをオンにした場合に誤動作の原因とな
る。これらの欠点により、高速にして、高安定な
LSIメモリの設計には従来限界があつた。
気的不平衡が生じやすく誤動作の原因となる。
電気的特性を平衡させるべきデータ線D0，０
が、チツプ内で幾何学的に近接していないため
に、D0，０に不平衡雑音が結合しやすく、プ
リアンプをオンにした場合に誤動作の原因とな
る。これらの欠点により、高速にして、高安定な
LSIメモリの設計には従来限界があつた。
従つて、本発明の一つの目的は、高集積度の半
導体メモリを提供することにある。
導体メモリを提供することにある。
このために、本発明によれば、互いに直交する
行列方向においてそれぞれ延在するデータ線およ
びワード線群と、前記データ線群と前記ワード線
群とが交差する部分に対応して形成された複数の
メモリセルとを具備する半導体メモリにおいて、
前記複数メモリセルはメモリセル対の複数から成
り、各メモリセル対は半導体基板に形成された共
通コンタクト部となる半導体領域と、該半導体領
域を挾み、かつ該半導体領域に連続して相対向す
る方向に延在するように前記半導体基板に配置さ
れた一対のトランジスタ領域と、該一対のトラン
ジスタ領域を挾み、かつ該一対のトランジスタ領
域にそれぞれ連続して相対向する方向に延在する
ように前記半導体基板に配置された一対の記憶容
量形成領域とを有して成り、前記メモリセル対の
複数は行および列方向において１列および１行お
きに交互に配置されて成り、前記複数のデータ線
は相互にほぼ等間隔を以つて前記メモリセル対が
配置された各行に対応して配置され、かつ前記対
応するメモリセル対に対し前記コンタクト部を介
して電気的接続されて成ることを特徴とする。
行列方向においてそれぞれ延在するデータ線およ
びワード線群と、前記データ線群と前記ワード線
群とが交差する部分に対応して形成された複数の
メモリセルとを具備する半導体メモリにおいて、
前記複数メモリセルはメモリセル対の複数から成
り、各メモリセル対は半導体基板に形成された共
通コンタクト部となる半導体領域と、該半導体領
域を挾み、かつ該半導体領域に連続して相対向す
る方向に延在するように前記半導体基板に配置さ
れた一対のトランジスタ領域と、該一対のトラン
ジスタ領域を挾み、かつ該一対のトランジスタ領
域にそれぞれ連続して相対向する方向に延在する
ように前記半導体基板に配置された一対の記憶容
量形成領域とを有して成り、前記メモリセル対の
複数は行および列方向において１列および１行お
きに交互に配置されて成り、前記複数のデータ線
は相互にほぼ等間隔を以つて前記メモリセル対が
配置された各行に対応して配置され、かつ前記対
応するメモリセル対に対し前記コンタクト部を介
して電気的接続されて成ることを特徴とする。
以下実施例で詳細に説明する。
第３図は、その回路例を示すものである。すな
わち差動読み出し信号が現われるデータ線対
D0，０を図中のように近接して平行に配置
し、かつワード線（W0〜W63，DW0，DW1）の
各々１本とD0，０の交点の中で、一方の交点
のみにメモリセルを接続する。あるメモリセル
（たとえばMC63）読み出す場合には、そのセルが
接続されていないデータ線０に接続されている
ダミーセルDM0を同時に読み出して、データ線
D0，０に現われた差動電圧をプリアンプPA0で
有効に利用する。またプリアンプPA0で増幅され
た差動信号は、デコーダの出力であるアドレス信
号A0の印加によつてトランジスタQ0，０を通
り差動のアンプMAに入力し、再び差動で増幅さ
れる。このように本発明では、第２図の場合とは
まつたくD0，０の電気的平衡度は何ら阻害さ
れることはない。第４図は、D0，０の電気的
平衡度を保つたままでのメモリセル（８ビツト）
の接続法の概略図である。図中ａ，ｂ，ｃは
D0，０にそれぞれ１ケおき、２ケおき、４ケ
おきにメモリセルを接続する方法である。第５図
ａ，第６図はシリコンゲートプロセスを用いて第
４図ｂ，ｃを実現するレイアウト例である。
わち差動読み出し信号が現われるデータ線対
D0，０を図中のように近接して平行に配置
し、かつワード線（W0〜W63，DW0，DW1）の
各々１本とD0，０の交点の中で、一方の交点
のみにメモリセルを接続する。あるメモリセル
（たとえばMC63）読み出す場合には、そのセルが
接続されていないデータ線０に接続されている
ダミーセルDM0を同時に読み出して、データ線
D0，０に現われた差動電圧をプリアンプPA0で
有効に利用する。またプリアンプPA0で増幅され
た差動信号は、デコーダの出力であるアドレス信
号A0の印加によつてトランジスタQ0，０を通
り差動のアンプMAに入力し、再び差動で増幅さ
れる。このように本発明では、第２図の場合とは
まつたくD0，０の電気的平衡度は何ら阻害さ
れることはない。第４図は、D0，０の電気的
平衡度を保つたままでのメモリセル（８ビツト）
の接続法の概略図である。図中ａ，ｂ，ｃは
D0，０にそれぞれ１ケおき、２ケおき、４ケ
おきにメモリセルを接続する方法である。第５図
ａ，第６図はシリコンゲートプロセスを用いて第
４図ｂ，ｃを実現するレイアウト例である。
第５図ｂは第５図ａのAA′部の断面図である。
図中、ポリシリコンで形成された記憶容量形成
電極Cpは、第１図のような、メモリセル内の記
憶容量C0を形成するためのものである。
電極Cpは、第１図のような、メモリセル内の記
憶容量C0を形成するためのものである。
４００，４１０はシリコン基板６００内に形成
され、トランジスタＱを形成するためのドレイン
とソース（又はソースとドレイン）であり４２０
は４１０に対応して、C0を形成するためのドレ
イン（又はソース）である。
され、トランジスタＱを形成するためのドレイン
とソース（又はソースとドレイン）であり４２０
は４１０に対応して、C0を形成するためのドレ
イン（又はソース）である。
記憶容量形成電極Cpおよびワード線W58，
W59，等はポリシリコンで形成され、データ線D1
等はアルミニウムで形成されている。データ線
D1等とワード線W59等は絶縁膜２００により分離
されている。１００はデータ線D0，等と拡散
層４００とのコンタクト部である。
W59，等はポリシリコンで形成され、データ線D1
等はアルミニウムで形成されている。データ線
D1等とワード線W59等は絶縁膜２００により分離
されている。１００はデータ線D0，等と拡散
層４００とのコンタクト部である。
記憶容量C0の形成は、Ｎ―チヤネルMOSで
は、Cpに高電圧を加えると、その直下に形成さ
れるチヤネルとCp間の容量がC0となる第５図を
用いて動作を簡単に説明すると、ワード線たとえ
ばW60にパルス電圧を印加するとトランジスタＱ
（第１図MC0内のＱに相当）はオンとなり、C0の
記憶電圧はデータ線D0の容量とC0で分圧された
形でD0に電圧が現われることになる。一方、こ
れと対になるデータ線D0には、トランジスタＱ
が存在しないから、出力は現われない。０に現
われる出力は、前述たようにダミーセル（図中省
略）からの出力だけとなる。なお第５図から明ら
かなようにD0とD1におけるコンタクト部の拡散
層間の距離を中間にAl配線が存在するために、
大にできる。そのためD0，D1間のパンチスルー
が避けられる利点もある。さらに第３図の他の利
点はプリアンプPA1のレイアウトが従来に比べ容
易となることである。すなわち従来の第１図，第
２図では、互いに一直線上にレイアウトされてい
るD0，０の中間に、メモリセルよりもはるか
に占有面積大でしかも回路構成の複雑なPA0をレ
イアウトしなければならず、データ線のピツチを
考えるとこれはきわめて困難であつた。しかし第
３図では、データ線のピツチ方向に対して、従来
のほぼ２倍のレイアウト上の面積的余裕がでてく
るので、レイアウトがきわめて容易となる。
は、Cpに高電圧を加えると、その直下に形成さ
れるチヤネルとCp間の容量がC0となる第５図を
用いて動作を簡単に説明すると、ワード線たとえ
ばW60にパルス電圧を印加するとトランジスタＱ
（第１図MC0内のＱに相当）はオンとなり、C0の
記憶電圧はデータ線D0の容量とC0で分圧された
形でD0に電圧が現われることになる。一方、こ
れと対になるデータ線D0には、トランジスタＱ
が存在しないから、出力は現われない。０に現
われる出力は、前述たようにダミーセル（図中省
略）からの出力だけとなる。なお第５図から明ら
かなようにD0とD1におけるコンタクト部の拡散
層間の距離を中間にAl配線が存在するために、
大にできる。そのためD0，D1間のパンチスルー
が避けられる利点もある。さらに第３図の他の利
点はプリアンプPA1のレイアウトが従来に比べ容
易となることである。すなわち従来の第１図，第
２図では、互いに一直線上にレイアウトされてい
るD0，０の中間に、メモリセルよりもはるか
に占有面積大でしかも回路構成の複雑なPA0をレ
イアウトしなければならず、データ線のピツチを
考えるとこれはきわめて困難であつた。しかし第
３図では、データ線のピツチ方向に対して、従来
のほぼ２倍のレイアウト上の面積的余裕がでてく
るので、レイアウトがきわめて容易となる。
第５図ａから明らかなように、本発明によれ
ば、コンタクト部１００、コンタクト部を挾むよ
うに配置された一対のトランジスタ領域Ｑと、こ
のトランジスタ領域の外側に連続する一対の記憶
容量領域C0とから成るメモリセル対が複数交互
に行列状に配置されるので、コンタクト部１００
を大きくすることができる。また、これらに電気
的接続されるデータ線群（D0，０，D1……）
の相互の間隔を等間隔にしてデータ線群を高密度
に配設することができる。この場合、コンタクト
部は可及的に大きくできるとともにデータ線の線
幅も増大することができるもので、データ線の分
布抵抗を減少させることができる。
ば、コンタクト部１００、コンタクト部を挾むよ
うに配置された一対のトランジスタ領域Ｑと、こ
のトランジスタ領域の外側に連続する一対の記憶
容量領域C0とから成るメモリセル対が複数交互
に行列状に配置されるので、コンタクト部１００
を大きくすることができる。また、これらに電気
的接続されるデータ線群（D0，０，D1……）
の相互の間隔を等間隔にしてデータ線群を高密度
に配設することができる。この場合、コンタクト
部は可及的に大きくできるとともにデータ線の線
幅も増大することができるもので、データ線の分
布抵抗を減少させることができる。
またプリアンプPA0の配置は第３図のように
MA側でもよいし、あるいはD0，０の上の他端
（W63側）でもよい。W63側にPA0を配置すると第
３図のごとき、片端にのみレイアウトの比較的困
難な制御回路（PA0，Q0など）が集中することは
なくなる。場合によつてはプリアンプをデータ線
上のMA側とW63側とで交互に配置することもで
きる。このように本発明によればレイアウトの自
由度を増すことができる。
MA側でもよいし、あるいはD0，０の上の他端
（W63側）でもよい。W63側にPA0を配置すると第
３図のごとき、片端にのみレイアウトの比較的困
難な制御回路（PA0，Q0など）が集中することは
なくなる。場合によつてはプリアンプをデータ線
上のMA側とW63側とで交互に配置することもで
きる。このように本発明によればレイアウトの自
由度を増すことができる。
また第５図，第６図ではワード線がポリSiの例
であるが、ワード線がAlの場合にも同様にレイ
アウト可能で、またAlゲートの場合にも同様で
ある。
であるが、ワード線がAlの場合にも同様にレイ
アウト可能で、またAlゲートの場合にも同様で
ある。
また本例では１ケのトランジスタで１ビツトを
構成する例であつたが、データ対線から差動に信
号を取り出すために、ワード線との２交点の一方
にのみメモリセルを接続し、かつダミーセルを利
用した第３図、第４図の考え方を応用すれば、す
べてのメモリLSIに適用できることは明らかであ
る。第３図において、CD，はデータの書込
み、読出しのための共通のデータ線である。
構成する例であつたが、データ対線から差動に信
号を取り出すために、ワード線との２交点の一方
にのみメモリセルを接続し、かつダミーセルを利
用した第３図、第４図の考え方を応用すれば、す
べてのメモリLSIに適用できることは明らかであ
る。第３図において、CD，はデータの書込
み、読出しのための共通のデータ線である。
以上から高速、高安定動作のメモリLSIが実現
できることになる。
できることになる。
第１図、第２図は１ケのトランジスタで１ビツ
トを構成する従来のメモリ構成、第３図はデータ
対線の片側からだけ読み出し信号が出力する本発
明の実施例、第４図はメモリセルの結線法、第５
図ａ，ｂ、第６図はSiゲートを例にしたレイアウ
トの実施例である。 D0，０，D1，……データ線、W0，W62……
ワード線、DW0，DW1……ダミーセルのワード
線、NC0，MC1……メモリセル、DM0，DM1……
ダミーセル、C0……記憶容量、Ｑ……メモリセ
ル内トランジスタ、WD……ワードドライバ、
０，Q0〜Q63……デコーダ選択用トランジスタ、
A0〜A63……アドレス信号、PA0〜PA63……プリ
アンプ、MA……メインアンプ、Set……セツト
信号、Cp……C0形成用電極。
トを構成する従来のメモリ構成、第３図はデータ
対線の片側からだけ読み出し信号が出力する本発
明の実施例、第４図はメモリセルの結線法、第５
図ａ，ｂ、第６図はSiゲートを例にしたレイアウ
トの実施例である。 D0，０，D1，……データ線、W0，W62……
ワード線、DW0，DW1……ダミーセルのワード
線、NC0，MC1……メモリセル、DM0，DM1……
ダミーセル、C0……記憶容量、Ｑ……メモリセ
ル内トランジスタ、WD……ワードドライバ、
０，Q0〜Q63……デコーダ選択用トランジスタ、
A0〜A63……アドレス信号、PA0〜PA63……プリ
アンプ、MA……メインアンプ、Set……セツト
信号、Cp……C0形成用電極。
Claims (1)
- １ 互いに直交する行列方向においてそれぞれ延
在するデータ線群およびワード線群と、前記デー
タ線群と前記ワード線群とが交差する部分に対応
して形成された複数のメモリセルとを具備する半
導体メモリにおいて、前記複数のメモリセルはメ
モリセル対の複数から成り、各メモリセル対は半
導体基板に形成された共通コンタクト部となる半
導体領域と、該半導体領域を挾み、かつ該半導体
領域に連続して相対向する方向に延在するように
前記半導体基板に配置された一対のトランジスタ
領域と、該一対のトランジスタ領域を挾み、かつ
該一対のトランジスタ領域にそれぞれ連続して相
対向する方向に延在するように前記半導体基板に
配置された一対の記憶容量形成領域とを有して成
り、前記メモリセル対の複数は行および列方向に
おいて１列および１行おきに交互に配置されて成
り、前記複数のデータ線は相互にほぼ等間隔を以
つて前記メモリセル対が配置された各行に対応し
て配置され、かつ前記対応するメモリセル対に対
し前記コンタクト部を介して電気的接続されて成
ることを特徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59163786A JPS6063796A (ja) | 1984-08-06 | 1984-08-06 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59163786A JPS6063796A (ja) | 1984-08-06 | 1984-08-06 | 半導体メモリ |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54111763A Division JPS6011395B2 (ja) | 1979-09-03 | 1979-09-03 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6063796A JPS6063796A (ja) | 1985-04-12 |
| JPS6156598B2 true JPS6156598B2 (ja) | 1986-12-03 |
Family
ID=15780677
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59163786A Granted JPS6063796A (ja) | 1984-08-06 | 1984-08-06 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6063796A (ja) |
-
1984
- 1984-08-06 JP JP59163786A patent/JPS6063796A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6063796A (ja) | 1985-04-12 |
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