Deprecated: The each() function is deprecated. This message will be suppressed on further calls in /home/zhenxiangba/zhenxiangba.com/public_html/phproxy-improved-master/index.php on line 456
JPS6157710B2 - - Google Patents
[go: Go Back, main page]

JPS6157710B2 - - Google Patents

Info

Publication number
JPS6157710B2
JPS6157710B2 JP53090434A JP9043478A JPS6157710B2 JP S6157710 B2 JPS6157710 B2 JP S6157710B2 JP 53090434 A JP53090434 A JP 53090434A JP 9043478 A JP9043478 A JP 9043478A JP S6157710 B2 JPS6157710 B2 JP S6157710B2
Authority
JP
Japan
Prior art keywords
mos
switch
control signal
layer
voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP53090434A
Other languages
English (en)
Other versions
JPS5518016A (en
Inventor
Nobuaki Myagawa
Kazuo Kato
Shigeo Kuboki
Tadayasu Nakajima
Kyoshi Matsubara
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP9043478A priority Critical patent/JPS5518016A/ja
Priority to GB7921789A priority patent/GB2029658A/en
Priority to FR7916394A priority patent/FR2432241A1/fr
Priority to DE19792930375 priority patent/DE2930375A1/de
Publication of JPS5518016A publication Critical patent/JPS5518016A/ja
Publication of JPS6157710B2 publication Critical patent/JPS6157710B2/ja
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/201—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits
    • H10D84/204—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors
    • H10D84/209—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors of only resistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters
    • H03M1/74—Simultaneous conversion

Landscapes

  • Semiconductor Integrated Circuits (AREA)
  • Analogue/Digital Conversion (AREA)
  • Electronic Switches (AREA)
  • Attenuators (AREA)

Description

【発明の詳細な説明】 本発明はＡ／Ｄ変換器、Ｄ／Ａ変換器の電圧分
圧器に係り、特に、MOS構造の電圧分圧器であ
つて、各分圧電圧を出力する際の各スイツチ構成
をＥ―MOSとＤ―MOSを組み合わせた電圧分圧
器に関する。
従来、MOS構造での電圧分圧器は第１図、第
２図の構成を有している。第１図において、１は
電圧分圧器の基準電圧（電源電圧）に接続される
端子、２は電圧分圧器の他の基準電圧（接地電
圧）に接続される端子、３は端子１，２間の電圧
の分圧電圧を出力する出力端子である。R1〜Ｒi
は端子１，２間に配置される拡散抵抗層で、R1
は一端を端子１に接続する第１の拡散抵抗層、
R2は一端を拡散抵抗層R1の他端に接続する拡散
抵抗層、R3は一端を拡散抵抗層R2の他端に接続
する拡散抵抗層である。以下順次拡散抵抗層が接
続され、Ｒiは一端を拡散抵抗層Ｒi-1の他端に接
続し、他端を端子２に接続する拡散抵抗層であ
る。拡散抵抗層R1〜Ｒiは各々固有の抵抗値r1〜
ｒiの抵抗器を構成し端子１，２間の電圧を各抵
抗値r1〜ｒiに応じて分圧する。S11〜Ｓiは一段目
のスイツチ構成を示す。S11は一端を拡散抵抗層
R1，R2の接続点に接続するスイツチ、S12は一端
を拡散抵抗層R2，R3の接続点に接続し他端をス
イツチS11の他端に接続するスイツチである。以
下順次各スイツチは各拡散抵抗層の接続点に接続
され、Ｓ1i-1は一端を拡散抵抗層Ｒi-1，Ｒiの接続
点に接続されるスイツチ、Ｓiは一端を端子２に
接続し、他端をスイツチＳ1i-1の他端に接続する
スイツチである。S21〜S2〓は２段目のスイツチ
構成を示す。S21は一端をスイツチS11とS12の共
通接続点に接続するスイツチ、S22は一端をスイ
ツチS13とS14の共通接続点に接続し、他端をスイ
ツチS21の他端に接続するスイツチである。以下
順次各スイツチは同様の構成をし、S2〓は一端を
スイツチＳ1i-3とＳ1i-2の共通接続点に接続するス
イツチ、S2〓は一端をスイツチＳ1i-1とＳ1iの共
通接続点に接続し、他端をスイツチS2〓の他端に
接続するスイツチである。Ｓj1，Ｓj2はｊ段目の
スイツチ構成を示す。Ｓj1は一端をスイツチＳj-
１，１とＳj-12の共通接続点に接続するスイツチ、Ｓj
２は一端をスイツチＳj-13とＳj-14の共通接続点に
接続し、他端をスイツチＳj1の他端および出力端
子３に接続するスイツチである。
Ｓ１，１，Ｓ２，２，〜Sj，はスイツチ
の導通、非導通を制御する制御信号でＳ１と１
は互いに反転した信号である。たとえば拡散抵抗
層R1とR2の接続点電圧を出力する場合、制御信
号Ｓ１，Ｓ２……Sjを導通させ、制御信号１，
２，……を非導通にさせる。
第２図は第１図の回路の一部分のMOS構成の
パターン図を示す。
第２図でR2，R3は拡散抵抗層で夫々ｌ２，ｌ
３間の抵抗値ｒ２，ｒ３を持つ。Ｓ１，１は制
御信号線を表わし製造プロセスの構造上Al層で
作られる。斜線で示される部分Ｅ１，Ｅ２，Ｅ３
はAlゲートのMOS構造のスイツチを構成してい
る。Ｇ１，Ｇ２，Ｇ３は制御信号線Ｓ１，Ｓ２と
各Alゲートを接続するためのAl配線である。Ｃ
１，Ｃ２，Ｃ３は制御信号線Ｓ１，Ｓ２と各Al
配線Ｇ１，Ｇ２，Ｇ３とを接続するコンタクトで
ある。たとえば、拡散抵抗層Ｒ２とＲ３の接続点
電圧を出力する場合、ｎチヤンネルでは制御信号
Ｓ１，２，……には“Ｌ”レベル、制御信号
１，Ｓ２，……Sjには“Ｈ”レベルを印加させ
スイツチングする。
上記のように従来のAlゲートのMOS構造電圧
分圧器は、Alの制御信号線を拡散抵抗層の領域
とは別の領域に作らなければならなかつたため、
チツプ面積が大きくなる欠点があつた。特に多数
の拡散抵抗層の接点電圧を出力する電圧分圧器を
構成する場合にはチツプ面積が非常に大きくなつ
た。またMOS構造のAlゲートとAl制御信号線と
の間をAl配線で接続しなければならないという
欠点もあつた。
本発明の目的は、チツプ面積の小さいMOS構
造電圧分圧器を提供するにある。
本発明の特徴は、拡散抵抗またはコンデンサで
作つた電圧分圧器の分電圧引出線上に制御信号線
層を形成し、各交点部分をMOS構造のスイツチ
と成し、これらMOS構造スイツチのうち制御信
号でオンオフさせたいものはＥ―MOSにし、制
御信号の如何に拘らずオン状態を保たせるものは
Ｄ―MOSにしたことにある。
以下本発明の実施例を説明する。
第３図において、１は電圧分圧器の基準電圧
（電源電圧）に接続される端子、２は電圧分圧器
の他の基準電圧（接地電圧）に接続される端子、
３は端子１，２間の電圧の分圧電圧を出力する出
力端子である。R1〜Ｒiは端子１，２間に配置さ
れる拡散抵抗層或はイオン打込みを施した拡散抵
抗層で、R1は一端を端子１に接続する第１の拡
散抵抗層、R2は一端を拡散抵抗層R1の他端に接
続する拡散抵抗層で、以下順次拡散抵抗層が接続
され、ｉ番目のＲiは一端を拡散抵抗層Ｒi-1の他
端に接続し、他端を端子２に接続する拡散抵抗層
である。拡散抵抗層R1〜Ｒiは各々固有の抵抗値
r1〜ｒiを有し端子１，２間の電圧を各抵抗値r1〜
ｒiに応じて分圧する。図において、T11〜Ｔ12iは
１段目のスイツチ列を構成する。T11は一端を拡
散抵抗層R1とR2の接続点に接続するスイツチ、
T12は一端をスイツチT11の他端に接続するスイ
ツチ、T13は一端を拡散抵抗層R2とR3の接続点に
接続するスイツチ、T14は一端をスイツチT13の
他端に接続し、他端をスイツチT12の他端に接続
するスイツチ、T15は一端を拡散抵抗層R3とR4の
接続点に接続するスイツチ、T16は一端をスイツ
チT15の他端に接続するスイツチ、T17は拡散抵
抗層R4とR5の接続点に接続するスイツチT18は一
端をスイツチ１７の他端に接続し、他端をスイツ
チT16の他端に接続するスイツチで、以下順次拡
散抵抗層の接続点にスイツチが接続され、Ｔ12i-3
は一端を拡散抵抗層Ｒi-1とＲiの接続点に接続さ
れるスイツチ、Ｔi,2i-2は一端をスイツチＴi2i-3
に接続されるスイツチ、Ｔ12i-1は一端を端子２に
接続するスイツチ、Ｔi2iは一端をスイツチＴ12i-1
の他端に接続し、他端をスイツチＴ12i-2に接続さ
れるスイツチである。これらのスイツチ列は
MOS構造のトランジスタで構成され、各々エン
ハンスメント形のMOSトランジスタ（Ｅ―
MOS）とデイプレツシヨン形のMOSトランジス
タ（Ｄ―MOS）の組み合わせで作られている。
すなわち、第１段目のスイツチ列で T11，Ｔ1(i)，Ｔ1(i+1) (1) ここで、ｉ＝4t（ｔ＝１，２，３，……） の関係を満足するスイツチ用MOSをＥ―MOSで
構成し、 Ｔ1(i)Ｔ1(i+1) (2) ここで、ｉ＝2t（ｔ＝１，３，５，７，……） の関係を満足するスイツチ用MOSをＤ―MOSで
構成する。
T21〜Ｔ2iは２段目のスイツチ列を構成する。
T21は一端をスイツチT12の他端に接続するスイ
ツチ、T22は一端をスイツチT21の他端に接続す
るスイツチ、T23は一端をスイツチT16の他端に
接続するスイツチ、T24は一端をスイツチT23の
他端に接続し、他端をスイツチT22の他端に接続
するスイツチ、以下順次スイツチが接続され、Ｔ
2i-3は一端をスイツチＴ12i-6の他端に接続するス
イツチ、Ｔ2i-2は一端をスイツチＴ2i-3の他端に接
続するスイツチ、Ｔ2i-1は一端をスイツチＴ12i-2
に接続するスイツチ、Ｔ2iは一端をスイツチＴ2i-
１に接続し、他端をスイツチＴ2i-2の他端に接続す
るスイツチである。これらのスイツチ列もＥ―
MOSとＤ―MOSの組み合わせで作られ T21，Ｔ2(i)，Ｔ2(i+1) (3) ここでｉ＝4t（ｔ＝１，２，３，４，…） の関係を満足するスイツチはＥ―MOSで構成さ
れ、 Ｔ2(i)，Ｔ2(i+1) (4) ここでｉ＝2t（ｔ＝１，３，５，７，…） の関係を満足するスイツチはＤ―MOSで構成さ
れる。
Ｔj1〜Ｔj4はｊ段目のスイツチ列を構成する。
Ｔj1は一端をＴj-1,2の他端に接続するスイツチ、
Ｔj2は一端をスイツチＴj1の他端に接続し、他端
を出力端子３に接続するスイツチ、Ｔj3は一端を
スイツチＴj-16の他端に接続するスイツチ、Ｔj4
は一端をスイツチＴj3の他端に接続し、他端を出
力端子３に接続するスイツチである。
これらのスイツチ列もＥ―MOSとＤ―MOSの
組み合わせで作られ、たとえばＴj1，Ｔj4はＥ―
MOS，Ｔj2，Ｔj3はＤ―MOSで構成される。
Ｓ１，１，Ｓ２，２，…，Sj，は各々の
スイツチ列を導通、非導通にするための制御信号
でＳ１，Ｓ２，…Sjと１，２，…はそれぞ
れ反転した信号を入力する。たとえば、拡散抵抗
層R2とR3の接続点電圧を出力する場合にはＳ
１，２，…には“Low”レベルを印加し、
１，Ｓ２，…Sjに“High”レベルを印加する。
ここで、Ｄ―MOSで構成されるスイツチは制
御信号にかかわらず常に導通状態である。
第４図ａ，ｂは第３図の回路の一部分のMOS
構造パターン図と断面構造を示す。
第４図ａでR2，R3，R4は拡散抵抗層で夫々l2，
l3，l4間の抵抗値r2，r3，r4を表わし、Ｓ１，１
は互いに反転した制御信号を与える信号線パター
ンである。Ｓ１，１信号線と拡散層の交叉する
部分（図中斜線で示す）がスイツチとなるがＳ
１，１信号線とスイツチ用MOSのゲート層を
同じ材料、すなわち多結晶シリコンにし、たとえ
ば拡散抵抗層R1とR2の接続点から伸びる拡散層
と信号線Ｓ１，１の交叉によつてできるMOS
トランジスタをそれぞれＥ―MOS（あるいはＤ
―MOS）Ｅ１１，Ｄ―MOS（あるいはＥ―
MOS）Ｄ１１構造とする。拡散抵抗層R2とR3の
接続点から伸びる拡散層と信号線Ｓ１，１の交
叉によつてできるMOSトランジスタをそれぞれ
Ｄ―MOS（あるいはＥ―MOS）Ｄ１２，Ｅ―
MOS（あるいはＤ―MOS）Ｅ１２構造とする。
同様に、拡散抵抗層R3とR4，R4とR5の接続点か
ら伸びる拡散層と信号線Ｓ１，１の交叉によつ
てできるMOSトランジスタはそれぞれＥ―MOS
（あるいはＤ―MOS）Ｅ１３，Ｄ―MOS（あるい
はＥ―MOS）Ｄ１３，Ｄ―MOS（あるいはＥ―
MOS）Ｄ１４，Ｅ―MOS（あるいはＤ―MOS）
Ｅ１４となる。
したがつて、いま制御信号線Ｓ１に“High”
レベル、１に“Low”レベルが印加されるとＰ
１端子，Ｐ２端子にはそれぞれ、拡散抵抗層R1
とR2の接点電圧、拡散抵抗層R3とR4の接点電圧
が出力される。
このようにＥ―MOSとＤ―MOSを組合せ、且
つ制御信号線の層とスイツチ用MOSのゲート層
を同じ材料にすることにより、制御信号線を拡散
層の上に重ねることができ、制御信号線とゲート
層のコンタクトを無くし、制御信号線及びコンタ
クトの面積並びにコンタクトと各層間に設計上
（製造上）必要な距離が少なくなるので、電圧分
圧器のチツプ面積が少なくなる。
第４図ｂは第４図ａのパターン構成の断面構造
を示したもので、１０は基板、１１は拡散抵抗層
とスイツチ用Ｅ―MOS（あるいはＤ―MOS）の
ドレイン端（あるいはソース端）を構成する拡散
層、１２はＥ―MOS（あるいはＤ―MOS）のソ
ース端（あるいはドレイン端）とＤ―MOS（あ
るいはＥ―MOS）のドレイン端（あるいはソー
ス端）を構成する拡散層、１３はＤ―MOS（あ
るいはＥ―MOS）のソース端（あるいはドレイ
ン端）および配線層となる拡散層、１４はスイツ
チ用MOSのゲート酸化膜、１５，１６はスイツ
チ用MOSの多結晶シリコンゲート層、１９，２
０はそれぞれスイツチ用MOSのチヤネルであ
る。
ここで、ゲート層１５，１６の下に作られるチ
ヤネル１９，２０はそれぞれＥ―MOS（あるい
はＤ―MOS）Ｄ―MOS（あるいはＥ―MOS）の
構造になつている。
一般に、MOSトランジスタでドレイン端（あ
るいはソース端）の電位を正確にソース端（ある
いはドレイン端）に伝えるためには ＶGS−Ｖth＝（ＶG−ＶRi）−Ｖth＞０ (5) が成立しなければならない。ここでＶGSはMOS
トランジスタのゲート・ソース間電圧、Ｖthはし
きい値電圧、ＶRiはｉ番目とｉ＋１番目の拡散抵
抗層の接点電圧、ＶGはゲート電圧を表わす。し
たがつて、制御信号の電圧レベルによつてはＤ―
MOSのしきい値電圧を下げる。
ＶGSに対するＤ―MOS，Ｅ―MOSのドレイン
電流は第５図の形で表わされる。第５図でＶth
Ｅ，ＶthD，ＶthD1はそれぞれＥ―MOS，Ｄ―
MOS，しきい値をさらに下げたＤ―MOSのしき
い値電圧を表わす。
また、同様にＥ―MOSにおいても正確な接点
電圧を出力するには(5)式を満足しなければならな
いがＥ―MOSの場合は制御信号の電圧レベルを
上げなければならない。
第６図ａは従来のMOSスイツチ構造の断面を
示し、Ｅ―MOSあるいはＤ―MOS構造の上に絶
縁層としてのPSG（リンシリケートガラス）１７
がありその上に更にAl配線層Ｇ１〜Ｇ３がある
ため、電圧分圧器上に他の配線層を設けることは
できない。これに対し、上記実施例では、多結晶
シリコンの制御信号線層の一部がゲート層となつ
ており、この制御信号線層及びゲート層１５，１
６を覆うPSG１７の上にはAl層等が存在しない
ので、第６図ｂに示すようにPSG１７の上に全面
Al層１８を設けてアースに落せばノイズ防止の
効果がある。また全面Al層の代わりに他の配線
層を設けることもできるので電圧分圧器のチツプ
上の配置に自由度が増える。
第７図は本発明の電圧分圧器における配線およ
び配置上の利点について説明する図で、第７図ａ
で１００は集積回路のチツプを示しx1，y1はそれ
ぞれ寸法をあらわす。２００は集積回路内で用い
る論理回路およびそれに関連のある回路、３００
は電圧分圧器を示す。第７図ａが、制御信号線を
Al層とした従来のチツプ構成とすると電圧分圧
器３００の構成は第７図ｂのようになる。ここ
で、３０１は電圧分圧器の拡散抵抗層、スイツチ
列、制御信号層を含む部分、３０２は電圧分圧器
の拡散抵抗層、スイツチ列、制御信号層を含む部
分３０１へ制御信号を供給する配線層部分で、配
線層部分３０２の為の面積を必要とする。
第７図ｃは本発明の実施例による電圧分圧器構
成の場合の配置を示す図であるが、拡散抵抗層、
スイツチ列、制御信号層以外に電圧分圧器用の配
線層部分を必要としない第７図ｂの配線層部分３
０２の部分に他の機能を向上させるための回路を
入れることができる。また、第７図ｂの配線層部
分３０２の部分に入れる回路がない場合にはチツ
プ寸法を小さくすることができる。第７図ｄは配
線層部分３０２に対応する面積を削除してチツプ
寸法を小さくし、しかも論理回路およびそれに関
連のある回路部分が２０１，２０２と２つに分か
れその間に本発明の実施例電圧分圧器３０１が配
置される場合の構成を示しているが、このような
場合でも回路２０１と２０２を接続する信号線を
電圧分圧器のPSG上に配置することができる。
一般に、MOSトランジスタのオン抵抗Ｒpoは
次式であらわされる。
Ｒpo＝１／β・Ｗ／Ｌ・（ＶＧＳ−Ｖｔｈ） (6) ここで、βはチヤンネルコンダクタンス定数、
ＬはMOSトランジスタのチヤネル長、ＷはMOS
トランジスタのチヤネル幅、ＶGSはMOSトラン
ジスタのゲート・ソース間電圧、ＶthはMOSトラ
ンジスタのしきい値電圧である。
(5)式から明らかなようにMOSトランジスタの
オン抵抗は（チヤネル幅／チヤネル長）に反比例
して小さくなる。
第８図は前記Ｗ／Ｌに対するＥ―MOSのオン
抵抗特性とＤ―MOSのオン抵抗特性を示す。上
記実施例のスイツチ構成では一段当りのスイツチ
の抵抗がＥ―MOSのオン抵抗とＤ―MOSのオン
抵抗の和となる。たとえば第１段目のスイツチ列
のMOS寸法を第８図ａの一段目のＷ／Ｌに選ぶ
と１段目の単位スイツチのオン抵抗は（ｒE1＋ｒ
D1）となる。したがつて、ｊ段までのスイツチ列
をすべて一段目のＷ／Ｌの寸法で構成すると抵抗
はＪ（ｒE1＋ｒD1）となり拡散抵抗層の各接続点
から出力端子までの抵抗が大きくなる。
上記実施例による電圧分圧器はスイツチ列の段
数が増加するとスイツチの数が１段当り1/2ずつ
に減少するのでスイツチ部分の面積に余裕が生じ
スイツチ用MOS寸法を増加させることができ
る。そこで、各段のスイツチ用MOSのＷ／Ｌを
第８図ｂの如く段数の増加とともに増加させると
各段ごとにスイツチ用MOSのオン抵抗が減少す
る。
この場合の拡散抵抗層から各段のスイツチ用
MOSまでの全オン抵抗の特性は第８図ｂのよう
になり、すべてのスイツチ用MOSの寸法を一段
目のＷ／Ｌにした場合に比べ全オン抵抗ΣＲpoは だけ減少する。
第９図は各段のスイツチ用MOS寸法を変化さ
せた場合の電圧分圧器の構成パターン図を示す。
１は電圧分圧器の基準電圧（電源電圧）に接続さ
れる端子、２は電圧分圧器の他の基準電圧（接地
電圧）に接続される端子、３は電圧分圧器の出力
端子である。R1〜Ｒiは拡散抵抗層で各々長さl1〜
ｌiに対応して固有の抵抗値を有する。E11〜Ｅ1
ｉ，D11〜Ｄ1iは第１段目のスイツチ列を構成す
るＥ―MOSとＤ―MOSで各々のMOS寸法は
W1／L1である。E21〜E2〓，D21〜D2〓は第２段
目のスイツチ列を構成するＥ―MOS，Ｄ―MOS
で各々のMOS寸法はW2／L2である。以下順次ス
イツチ列の段数が増加し、第ｊ段目のスイツチ列
のＥ―MOS，Ｄ―MOSの寸法は各々Ｗj／Ｌjで
ある。ここで、各段のMOS寸法は拡散抵抗層と
出力端子間に入るすべてのスイツチ用MOSの全
オン抵抗を小さくするため W1／L1＜W2／L2＜……＜Ｗj／Ｌj (8) の関係を満足させる。
上記実施例によれば、複数段の切り換え構成か
らなる電圧分圧器のスイツチ用MOSを各段ごと
に変化させることにより、拡散抵抗層と電圧分圧
器の出力端子間のインピーダンスが下げられる。
上記実施例による電圧分圧器で用いたＥ―
MOSとＤ―MOSを組み合わせた単位スイツチは
拡散抵抗層と出力端子の間に直列に入つたが、Ｅ
―MOSとＤ―MOSの組み合わせによるスイツチ
が並列に入る場合も考えられる。第１０図は並列
に入る場合の実施例を示す。
同図において、M1は一端を拡散抵抗層R1とR2
の接続点に接続され、他端を出力端子３に接続す
るスイツチ、M2は一端を拡散抵抗層R2とR3の接
続点に接続され、他端を出力端子３に接続するス
イツチ、以下順次各スイツチは拡散抵抗層と出力
端子に接続され、Ｍi-1は一端を拡散抵抗層Ｒi-1
とＲiの接続点に接続され、他端を出力端子３に
接続するスイツチ、Ｍiは一端を端子２に接続
し、他端を出力端子３に接続するスイツチであ
る。I1〜ＩiはそれぞれスイツチM1〜Ｍiを導通、
非導通させるための制御信号である。
第１０図のスイツチ構成をMOS構造で構成
し、制御信号の配線層をゲート層と同じ層で配線
する場合、各制御信号層は各拡散抵抗層の接続点
から伸びる層と交叉する。たとえば、制御信号I1
はｉ−１本の層と交叉する（第１０図で×印をつ
けた箇所）。よつて、第１０図の×印をＤ―MOS
構造とし、スイツチM1〜ＭiをＥ―MOS構造とし
拡散抵抗層と出力端子に対して並列にＥ―MOS
とＤ―MOSを組み合わせたスイツチ列となる。
第１１図は第１０図の一部分のMOS構造パタ
ーン図でR2，R3，R4は拡散抵抗を表わし、M1，
M2，M3はＥ―MOS構造とし、その他のスイツチ
はすべてＤ―MOS（図のＤ１，Ｄ２，Ｄ３）構
造のスイツチとする。
上記各実施例は、拡散抵抗による抵抗分圧器を
例にして説明したが、ゲート酸化膜等で作つたコ
ンデンサからなる容量分圧器についても同様に実
施できるものである。
以上のように本発明は、制御信号線層とMOS
のゲート層を同じ材料にし、且つＥ―MOSとＤ
―MOSを組合せたことによつて、制御信号線層
の一部をそのままゲート層として使用することが
可能であり、制御信号線層のための専用スペース
が不要となつて電圧分圧器のチツプ面積を小さく
できる。
【図面の簡単な説明】
第１図は従来の電圧分圧器の回路を一部省略し
て示す図、第２図は第１図の回路を実現するチツ
プパターンを示す部分図、第３図は本発明の実施
例に係る電圧分圧器の回路を一部省略して示す
図、第４図ａは第３図実施例の回路を実現するチ
ツプパターンを示す部分図、第４図ｂは第４図の
チツプの一部断面図、第５図はMOSトランジス
タのＶGS−ＩD特性を示す図、第６図ａは第２図
のチツプの一部断面図、第６図ｂチツプ表面を全
面アルミ層で覆つた本発明の実施例のチツプの一
部断面図、第７図は集積回路チツプ上に占める電
圧分圧器の面積割合を示す図で、夫々ａは回路全
体に対する従来の電圧分圧器の割合を示す一例
図、ｂは従来の電圧分圧器の配線層の割合を示す
一例図、ｃは本発明の実施例における電圧分圧器
の割合を示す図、ｄは配線層が不要になつた分だ
け集積回路チツプを小さくした本発明の実施例を
示す図、第８図ａ，ｂはチヤンネル寸法に対する
MOSトランジスタのオン抵抗を説明する図、第
９図はMOSスイツチのチヤンネル寸法を順に異
ならせた本発明の実施例のチツプパターンを示す
図、第１０図は本発明の他の実施例に係る電圧分
圧器の回路を一部省略して示す図、第１１図は第
１０図の回路を実現するチツプパターンを示す図
である。 R1〜Ｒi……拡散抵抗層、S11〜Ｓj2，T11〜Ｔj
４，M1〜Ｍi……スイツチ、１，２……基準電源
端子、３……出力端子、１０……基板、１１，１
２，１３……拡散層、１４……ゲート酸化膜、１
５，１６……ゲート層、１７……PSG層、Ｇ１〜
Ｇ３……Al配線層、１８……全面Al層、Ｓ１〜
Sj，１〜……制御信号（線）、I1〜Ｉi……制
御信号（線）、E1〜E3，E11〜E14，E11〜Ｅ1i，
E21〜E2〓，Ｅj1〜Ｅj2……Ｅ―MOS、D11〜
D14、D11〜Ｄ1i，D21〜D2〓，Ｄj1〜Ｄj2，D1〜D3
……Ｄ―MOS。

Claims (1)

  1. 【特許請求の範囲】 １ 複数の拡散抵抗で作つた抵抗列あるいはゲー
    ト酸化膜等からなる複数のコンデンサで作つたコ
    ンデンサ列の両端に基準電圧を印加し、制御信号
    によりオンオフするスイツチを介して抵抗列ある
    いはコンデンサ列の各分電圧を出力するようにし
    た電圧分圧器において、各分電圧を取出すための
    各引出線層上にこれらと交差する制御信号線層を
    形成し、各交点に制御信号線層の交点部分をゲー
    ト層に利用したMOS構造スイツチを構成し、こ
    れらMOS構造スイツチのうち制御信号でオンオ
    フさせるものはＥ―MOSに、制御信号の如何に
    拘らずオン状態を保たせるものはＤ―MOSにし
    たことを特徴とする電圧分圧器。 ２ 特許請求の範囲第１項記載の電圧分圧器にお
    いて、各分電圧を取出すための各接続点から電圧
    分圧器の出力端子までの間に複数個設けられた
    MOS構造スイツチのMOS寸法を出力端子へ行く
    に従つて順に大きくし、各MOS構造スイツチの
    オン抵抗を順に下げるようにした電圧分圧器。 ３ 特許請求の範囲第１項記載の電圧分圧器にお
    いて、各分電圧を夫々Ｅ―MOSスイツチとＤ―
    MOSスイツチの直列回路を介して引出し、各引
    出端部を隣接する２個毎に共通接続し、更に各共
    通接続端を夫々Ｅ―MOSスイツチとＤ―MOSス
    イツチの直列回路を介して引出し、該引出端部を
    隣接する２個毎に共通接続し、以下同様に接続し
    て最終出力を得るようにした電圧分圧器。 ４ 特許請求の範囲第１項記載の電圧分圧器にお
    いて、各分電圧を引出すための引出線層を互に平
    行に形成し、各引出線層の他端を共通に接続して
    出力端子とし、各引出線層上にこれらと交差する
    複数の制御信号線層を形成し、これら制御信号線
    層のうち第１の制御信号線層は全ての引出線層と
    交差し、第２の制御信号線層は第１の引出線層を
    除く他の引出線層と交差し、第３の制御信号線層
    は第１及び第２の引出線層を除く他の引出線層と
    交差し、以下同様に制御信号線層が引出線層と交
    差する数を順次減少させた電圧分圧器。 ５ 複数の拡散抵抗で作つた抵抗列あるいはゲー
    ト酸化膜等からなる複数のコンデンサで作つたコ
    ンデンサ列の両端に基準電圧を印加し、制御信号
    によりオンオフするスイツチを介して抵抗列ある
    いはコンデンサ列の各分電圧を出力するようにし
    た電圧分圧器において、各分電圧を取出すための
    各引出線層上にこれらと交差する制御信号線層を
    形成し、各交点に制御信号線層の交点部分をゲー
    ト層に利用したMOS構造スイツチを構成し、こ
    れらMOS構造スイツチのうち制御信号でオンオ
    フさせるものはＥ―MOSに、制御信号の有無に
    拘らずオン状態を保たせるものはＤ―MOSにす
    ると共に、これら制御信号線層を含む電圧分圧器
    表面を絶縁層で覆い、更に該絶縁層上に全面にわ
    たつて金属層を形成したことを特徴とする電圧分
    圧器。
JP9043478A 1978-07-26 1978-07-26 Voltage divider Granted JPS5518016A (en)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP9043478A JPS5518016A (en) 1978-07-26 1978-07-26 Voltage divider
GB7921789A GB2029658A (en) 1978-07-26 1979-06-22 Digital-to-analog converter
FR7916394A FR2432241A1 (fr) 1978-07-26 1979-06-26 Diviseur de tension
DE19792930375 DE2930375A1 (de) 1978-07-26 1979-07-26 Spannungsteiler

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP9043478A JPS5518016A (en) 1978-07-26 1978-07-26 Voltage divider

Publications (2)

Publication Number Publication Date
JPS5518016A JPS5518016A (en) 1980-02-07
JPS6157710B2 true JPS6157710B2 (ja) 1986-12-08

Family

ID=13998493

Family Applications (1)

Application Number Title Priority Date Filing Date
JP9043478A Granted JPS5518016A (en) 1978-07-26 1978-07-26 Voltage divider

Country Status (4)

Country Link
JP (1) JPS5518016A (ja)
DE (1) DE2930375A1 (ja)
FR (1) FR2432241A1 (ja)
GB (1) GB2029658A (ja)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4354175A (en) * 1980-05-01 1982-10-12 Mostek Corporation Analog/digital converter utilizing a single column of analog switches
DE3026361A1 (de) * 1980-07-11 1982-02-04 Siemens AG, 1000 Berlin und 8000 München Aus mindestens zwei monolitisch zusammengefassten mis-feldeffekttransistoren bestehender elektrischer widerstand fuer integrierte halbleiterschaltungen
DE3173051D1 (en) * 1981-05-16 1986-01-09 Itt Ind Gmbh Deutsche Integrated voltage divider with selection circuit in igfet technique, a modification thereof and its use in a da converter
JPS58117726A (ja) * 1982-01-05 1983-07-13 Matsushita Electric Ind Co Ltd 信号切換回路
JPS5980010A (ja) * 1982-10-27 1984-05-09 テクトロニツクス・インコ−ポレイテツド プログラマブルアツテネ−タ
JP2931440B2 (ja) * 1991-06-05 1999-08-09 旭化成マイクロシステム株式会社 多チャンネルｄ／ａ変換器
JP3922261B2 (ja) 2004-03-08 2007-05-30 セイコーエプソン株式会社 データドライバ及び表示装置
JP2005072609A (ja) * 2004-09-27 2005-03-17 Fujitsu Ltd 半導体装置
US8669781B2 (en) * 2011-05-31 2014-03-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2016034988A1 (en) 2014-09-05 2016-03-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic component, and electronic device
US9780779B2 (en) 2015-08-07 2017-10-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic component, and electronic device
JP6882861B2 (ja) * 2016-07-14 2021-06-02 キヤノン株式会社 半導体装置、液体吐出ヘッド、液体吐出ヘッドカートリッジおよび記録装置

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5228851A (en) * 1975-08-29 1977-03-04 Nat Semiconductor Corp Converter circuit

Also Published As

Publication number Publication date
GB2029658A (en) 1980-03-19
DE2930375A1 (de) 1980-02-07
JPS5518016A (en) 1980-02-07
FR2432241A1 (fr) 1980-02-22

Similar Documents

Publication Publication Date Title
JPS6157710B2 (ja)
KR890003147B1 (ko) 게이트 에레이
US4764798A (en) Master slice IC having n and p channel transistors
US5378941A (en) Bipolar transistor MOS transistor hybrid semiconductor integrated circuit device
US4613771A (en) Integrated circuit having three power bases and proportioned parasitic resistive and capacitive coupling to reduce output noise
JPS6065547A (ja) 半導体装置
JPS5994849A (ja) 半導体集積回路装置
US4862241A (en) Semiconductor integrated circuit device
JPS61290767A (ja) Ｍｏｓ電界効果トランジスタ
JPH08167847A (ja) ディジタルアナログ変換器
JPH0327566A (ja) サージ保護装置
US3753005A (en) Integrated circuit comprising strip-like conductors
US4705968A (en) Semiconductor integrated circuit device with high breakdown voltage level
US5977610A (en) Integrated circuit having resistor formed over multiple tubs of semiconductor material
JPS58119648A (ja) 半導体集積回路装置
JP3338386B2 (ja) 電界効果型半導体素子
JPH0541455A (ja) 半導体集積回路及びその層間接続方法
JPH07307463A (ja) 電力用ｍｏｓ電界効果トランジスター
US7049698B1 (en) Semiconductor integrated circuit having transistor with reduced resistance
JP2652948B2 (ja) 半導体集積回路
JPH0357314A (ja) 半導体装置
JP2811740B2 (ja) 集積回路
JPS6342532Y2 (ja)
JPS58148544A (ja) バス回路
JPS59217351A (ja) 半導体装置