JPS6159657B2 - - Google Patents
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- Publication number
- JPS6159657B2 JPS6159657B2 JP55064982A JP6498280A JPS6159657B2 JP S6159657 B2 JPS6159657 B2 JP S6159657B2 JP 55064982 A JP55064982 A JP 55064982A JP 6498280 A JP6498280 A JP 6498280A JP S6159657 B2 JPS6159657 B2 JP S6159657B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- terminal
- voltage
- switching element
- voltage application
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P74/00—Testing or measuring during manufacture or treatment of wafers, substrates or devices
Landscapes
- Testing Of Individual Semiconductor Devices (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
この発明は半導体集積回路に用いられる絶縁膜
の破壊故障を、ウエハ状態で評価する評価用半導
体素子に関するものである。
の破壊故障を、ウエハ状態で評価する評価用半導
体素子に関するものである。
絶縁膜の評価に、長時間の電圧印加が重要であ
るという事が最近わかつてきた。
るという事が最近わかつてきた。
すなわち、いわゆる絶縁膜破壊電圧以下の電圧
であつても長時間の印加により絶縁膜破壊が起
り、これが直接的に絶縁膜の信頼性に対応する。
であつても長時間の印加により絶縁膜破壊が起
り、これが直接的に絶縁膜の信頼性に対応する。
従来、絶縁膜の評価は、後述の２つの方法でな
されていた。
されていた。
一つはウエハを小さなダイに細分し、それぞれ
のダイに含まれている絶縁膜素子の２端子がパツ
ケージの外部ピンと接続されるように組立てる。
のダイに含まれている絶縁膜素子の２端子がパツ
ケージの外部ピンと接続されるように組立てる。
しかる後に、パツケージの外部ピンを介して絶
縁膜素子の２端子に電圧を印加する事で絶縁膜破
壊故障を評価する。この方法では、簡単な治具で
大量の素子に電気的ストレスを同時印加する事が
可能であるという利点があるが、パツケージに組
立てる時間が長くかかり、その費用が高くつくと
いう欠点がある。
縁膜素子の２端子に電圧を印加する事で絶縁膜破
壊故障を評価する。この方法では、簡単な治具で
大量の素子に電気的ストレスを同時印加する事が
可能であるという利点があるが、パツケージに組
立てる時間が長くかかり、その費用が高くつくと
いう欠点がある。
もう一つの方法は、ウエハ状態で、プローブ接
触により各絶縁膜素子に電圧印加していくもので
ある。
触により各絶縁膜素子に電圧印加していくもので
ある。
この方法はウエハ状態で行なうので、パツケー
ジの組立て時間及びコストが省ける、という利点
がある。しかし、プローブ接触できるピン数は、
たかだか10〜100ポイント程度であるため、ウエ
ハ上の全絶縁膜素子（数干個）に電圧印加するに
は、非常に長期間かかつてしまうという欠点があ
つた。
ジの組立て時間及びコストが省ける、という利点
がある。しかし、プローブ接触できるピン数は、
たかだか10〜100ポイント程度であるため、ウエ
ハ上の全絶縁膜素子（数干個）に電圧印加するに
は、非常に長期間かかつてしまうという欠点があ
つた。
この発明は、上記のような従来の方法の欠点を
除去するためになされたもので、各絶縁膜素子の
一端子をそのまま外部端子とすると同時に、それ
ぞれ一つの共通信号でオン・オフするスウイツチ
ング素子を介して共通の外部端子に接続する事に
よつて、絶縁膜素子への電圧印加を同時に行なえ
るようにし、パツケージ組立を不要にすると共に
評価時間の大巾な短縮を達成しようとするもので
ある。
除去するためになされたもので、各絶縁膜素子の
一端子をそのまま外部端子とすると同時に、それ
ぞれ一つの共通信号でオン・オフするスウイツチ
ング素子を介して共通の外部端子に接続する事に
よつて、絶縁膜素子への電圧印加を同時に行なえ
るようにし、パツケージ組立を不要にすると共に
評価時間の大巾な短縮を達成しようとするもので
ある。
以下、この発明の一実施例を図について説明す
る。図は、本発明による評価用半導体素子を示し
ており、１は半導体ウエハ、２はこの半導体ウエ
ハ上に形成された絶縁膜素子、３はこの絶縁膜素
子が破壊されたかどうかをチエツクするためのチ
エツク用外部端子、４はスウイツチング素子で、
絶縁膜素子をチエツクする時は、スウイツチング
用信号端子６からの信号でオフされ、全絶縁膜素
子に電圧を印加する時はオンにされて電圧印加用
外部端子５から全端子３に電圧が印加する。７は
絶縁膜素子全部の共通接地端子である。
る。図は、本発明による評価用半導体素子を示し
ており、１は半導体ウエハ、２はこの半導体ウエ
ハ上に形成された絶縁膜素子、３はこの絶縁膜素
子が破壊されたかどうかをチエツクするためのチ
エツク用外部端子、４はスウイツチング素子で、
絶縁膜素子をチエツクする時は、スウイツチング
用信号端子６からの信号でオフされ、全絶縁膜素
子に電圧を印加する時はオンにされて電圧印加用
外部端子５から全端子３に電圧が印加する。７は
絶縁膜素子全部の共通接地端子である。
絶縁膜の評価において、数μsecから数10時間
までの範囲で電圧を印加する必要があり、電圧印
加前後のリーク電流チエツクで絶縁膜の破壊を調
べるのが一般的である。絶縁膜破壊率と電圧印加
時間の関係から絶縁膜の信頼性を推定する事が可
能となる。次に評価手順について説明する。
までの範囲で電圧を印加する必要があり、電圧印
加前後のリーク電流チエツクで絶縁膜の破壊を調
べるのが一般的である。絶縁膜破壊率と電圧印加
時間の関係から絶縁膜の信頼性を推定する事が可
能となる。次に評価手順について説明する。
まず、端子６からの信号で、スウイツチング素
子４をオフにした状態でウエハ１上の全絶縁膜素
子２に対し、チエツク用外部端子３から順次リー
クチエツクを行なう。次に端子６からの信号でス
ウイツチング素子４をオンさせ、端子５から全絶
縁膜素子２に所定の時間電圧を印加する。しかる
後に、スウイツチング素子４をオフさせ、再び全
絶縁膜素子２のリークチエツクを行なう。上記作
業を繰り返す事によつて絶縁膜破壊故障率対電圧
印加時間の関係が求められる。
子４をオフにした状態でウエハ１上の全絶縁膜素
子２に対し、チエツク用外部端子３から順次リー
クチエツクを行なう。次に端子６からの信号でス
ウイツチング素子４をオンさせ、端子５から全絶
縁膜素子２に所定の時間電圧を印加する。しかる
後に、スウイツチング素子４をオフさせ、再び全
絶縁膜素子２のリークチエツクを行なう。上記作
業を繰り返す事によつて絶縁膜破壊故障率対電圧
印加時間の関係が求められる。
本発明は、上記電圧印加が全絶縁膜素子共通に
行なえる事にあり、例えば、1000個の絶縁膜素子
に対し、100時間の電圧印加が必要である場合を
考えると、従来の方法であれば、100時間×（１０００
／１０ 回〜１０００／１００回）＝10000時間〜1000時間かか
つてしま うのに対し、本発明の場合には、100時間です
む。
行なえる事にあり、例えば、1000個の絶縁膜素子
に対し、100時間の電圧印加が必要である場合を
考えると、従来の方法であれば、100時間×（１０００
／１０ 回〜１０００／１００回）＝10000時間〜1000時間かか
つてしま うのに対し、本発明の場合には、100時間です
む。
なお、第１図においては、スウイツチング素子
としてMOSトランジスタを用いているが、スウ
イツチング素子であれば、どんなものを用いても
同様の効果がある。
としてMOSトランジスタを用いているが、スウ
イツチング素子であれば、どんなものを用いても
同様の効果がある。
以上のように、この発明によれば、各絶縁膜素
子の一端子をそれぞれ一つのスウイツチング素子
を介して共通の電圧印加端子に接続したので、電
圧印加がウエハ上の全絶縁膜素子に同時に行なえ
るようになり、大巾な評価時間の短縮が可能とな
る。また各絶縁膜素子の２端子がパツケージの外
部ピンと接続されるように組立てるような手間が
不要となる利点がある。
子の一端子をそれぞれ一つのスウイツチング素子
を介して共通の電圧印加端子に接続したので、電
圧印加がウエハ上の全絶縁膜素子に同時に行なえ
るようになり、大巾な評価時間の短縮が可能とな
る。また各絶縁膜素子の２端子がパツケージの外
部ピンと接続されるように組立てるような手間が
不要となる利点がある。
図は、本発明による評価用半導体素子の一実施
例を示す構成図である。 １……半導体ウエハ、２……絶縁膜素子、３…
…絶縁膜素子のチエツク用端子、４……スウイツ
チング素子、５……電圧印加用端子、６……スウ
イツチング用信号端子、７……絶縁膜素子の共通
接地端子。
例を示す構成図である。 １……半導体ウエハ、２……絶縁膜素子、３…
…絶縁膜素子のチエツク用端子、４……スウイツ
チング素子、５……電圧印加用端子、６……スウ
イツチング用信号端子、７……絶縁膜素子の共通
接地端子。
Claims (1)
- １ 半導体集積回路に用いられる絶縁膜の破壊故
障をウエハ状態で評価するものにおいて、各絶縁
膜素子の一端子をそのままチエツク用端子とする
と同時に、それぞれ一つの共通信号でオン・オフ
するスウイツチング素子を介して共通の電圧印加
用端子に接続した事を特徴とする評価用半導体素
子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6498280A JPS56161650A (en) | 1980-05-15 | 1980-05-15 | Semiconductor element for appraisement |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6498280A JPS56161650A (en) | 1980-05-15 | 1980-05-15 | Semiconductor element for appraisement |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56161650A JPS56161650A (en) | 1981-12-12 |
| JPS6159657B2 true JPS6159657B2 (ja) | 1986-12-17 |
Family
ID=13273764
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6498280A Granted JPS56161650A (en) | 1980-05-15 | 1980-05-15 | Semiconductor element for appraisement |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56161650A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63312648A (ja) * | 1987-06-15 | 1988-12-21 | Nippon Telegr & Teleph Corp <Ntt> | 半導体集積回路チップの製法 |
| JP2591800B2 (ja) * | 1988-08-12 | 1997-03-19 | 沖電気工業株式会社 | 半導体集積回路の欠陥検出方法及び欠陥検出用回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5051267A (ja) * | 1973-09-07 | 1975-05-08 | ||
| JPS5332679A (en) * | 1976-09-08 | 1978-03-28 | Hitachi Ltd | Easy to inspect lsi mounting package |
-
1980
- 1980-05-15 JP JP6498280A patent/JPS56161650A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56161650A (en) | 1981-12-12 |
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