JPS6213693B2

JPS6213693B2 -

Info

Publication number: JPS6213693B2
Application number: JP54122867A
Authority: JP
Inventors: Kunihiko Niwa
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1979-09-25
Filing date: 1979-09-25
Publication date: 1987-03-28
Also published as: JPS5647981A

Description

【発明の詳細な説明】本発明はバツフアメモリの動作制御方式に関
し、特にバツフアメモリのリセンタリング方式に
関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a buffer memory operation control method, and more particularly to a buffer memory recentering method.

バツフアメモリは、データの速度変換や非同期
データの送受信などに使用されている。例えば、
衛星通信において、衛星と地球との距離の変動に
よつて、衛星から受信したデータが周波数ジツタ
および位相ジツタを含むようになるが、これらの
ジツタを吸収するために地上端局においてはバツ
フアメモリを使用している。詳しく述べると、衛
星通信地上端局受信部ではジツタを伴なつた受信
データを、このデータから抽出したタイミング信
号を用いて一旦バツフアメモリに書込んでおき、
地上端局内部のクロツク発生回路によつて発生し
たジツタを含まないタイミング信号を用いて前記
データを読み出すことにより前記ジツタを含むデ
ータをジツタのないデータに変換している。この
バツフアメモリを動作させるさいに、データ書込
み速度と読出し速度とは平均的には一致している
が、短期間でみると異なるため、メモリが一杯
（オーバーフロー）になつてデータが書込めなく
なつたり、逆に、メモリが空（アンダーフロー）
になつてデータの読出しが行なえなくなつたりす
ることが生じる。この結果、データの欠落又は重
複が生じ書き込まれるデータと読み出されるデー
タとが一致しなくなる。しかもこのように一杯又
は空に近い状態のままバツフアメモリを使用して
いると、再びデータの欠落又は重複が生じやす
い。このため、一旦オーバーフロー又はアンダー
フローが生じたときは、バツフアメモリを、その
記憶容量の丁度半分にデータが入つたような状態
にリセツトしている。このようなバツフアメモリ
の状態制御はリセンタリングと言われている。 Buffer memory is used for data speed conversion, asynchronous data transmission and reception, etc. for example,
In satellite communications, data received from the satellite may include frequency and phase jitter due to variations in the distance between the satellite and the earth, but buffer memory is used at ground terminal stations to absorb this jitter. are doing. To be more specific, in the satellite communication ground terminal station receiving section, received data with jitter is temporarily written into a buffer memory using a timing signal extracted from this data.
The jitter-containing data is converted into jitter-free data by reading the data using a jitter-free timing signal generated by a clock generation circuit inside the ground terminal station. When operating this buffer memory, the data write speed and read speed match on average, but they differ in the short term, so the memory may become full (overflow) and data cannot be written. , conversely, memory is empty (underflow)
This may cause the data to become unreadable. As a result, data is missing or duplicated, and the written data and the read data do not match. Moreover, if the buffer memory is used in such a full or nearly empty state, data loss or duplication is likely to occur again. Therefore, once an overflow or underflow occurs, the buffer memory is reset to a state where data is stored at exactly half of its storage capacity. Such buffer memory state control is called recentering.

本発明の目的は簡単なハードウエアの採用によ
り上述のリセンタリングを実現したバツフアメモ
リの動作制御方式を提供することにある。 An object of the present invention is to provide a buffer memory operation control method that achieves the above-mentioned recentering by employing simple hardware.

本発明の方式の特徴は、オーバーフローの状態
となつたときバツフアメモリの記憶容量の半分を
リセツト状態にし、アンダーフロー状態となつた
ときには読出しクロツクの供給を停止することに
よつて強制的にオーバーフロー状態を作り出した
のちに前記バツフアメモリの記憶容量の半分をリ
セツトすることにある。 The feature of the method of the present invention is that when an overflow state occurs, half of the storage capacity of the buffer memory is reset, and when an underflow state occurs, the supply of the read clock is stopped to forcibly eliminate the overflow state. After the buffer memory is created, half of the storage capacity of the buffer memory is reset.

次に本発明を図面を参照して詳細に説明する。 Next, the present invention will be explained in detail with reference to the drawings.

第１図はバツフアメモリの動作原理を示す図で
ある。 FIG. 1 is a diagram showing the operating principle of a buffer memory.

入力データ１０１が入力クロツク信号１０２に
応答してバツフアメモリ１０５に書き込まれる。
一方、出力クロツク信号１０４に同期し出力デー
タ１０３は読出される。また、前記メモリが一杯
又は空か否かの情報は信号１０６および１０７と
して出力される。 Input data 101 is written to buffer memory 105 in response to input clock signal 102.
On the other hand, output data 103 is read out in synchronization with output clock signal 104. Further, information as to whether the memory is full or empty is output as signals 106 and 107.

このようなバツフアメモリは、フアーストイン
フアーストアウト（FIFO）メモリにより一般的
に構成されている。このFIFOメモリの詳細は、
例えば、1976年10月モノリシツクメモリーズ社発
行の「57401／67401FIFOデータカタログ」を参
照できる。以下の説明では、バツフアメモリとし
てFIFOメモリを用いるが、必ずしもこれに限定
されない。 Such buffer memory is generally configured as a first-in-first-out (FIFO) memory. For more information on this FIFO memory, see
For example, you can refer to the "57401/67401 FIFO Data Catalog" published by Monolithic Memories in October 1976. In the following description, FIFO memory is used as the buffer memory, but it is not necessarily limited to this.

第２図は前記FIFOメモリの一構成例を示す回
路図である。同図においては、それぞれＮビツト
からなるFIFO２０４とFIFO２０８とが縦続接
続され、2Nビツトの記憶容量のバツフアメモリ
を構成している。 FIG. 2 is a circuit diagram showing an example of the configuration of the FIFO memory. In the figure, FIFO 204 and FIFO 208 each having N bits are connected in cascade to form a buffer memory with a storage capacity of 2N bits.

第３図は第２図の回路の各部の波形を示す。 FIG. 3 shows waveforms at various parts of the circuit of FIG. 2.

入力データ２０１はFIFO１の入力端子Ｄに与
えられる。インプツトレデイ信号（IR）２０３
はFIFO２０４から出力され、FIFO２０４の第
１メモリセルにデータが格納されていれば論理
１、格納されていなければ論理０となる。 Input data 201 is applied to input terminal D of FIFO1. Input ready signal (IR) 203
is output from the FIFO 204, and becomes a logic 1 if data is stored in the first memory cell of the FIFO 204, and becomes a logic 0 if no data is stored.

書込みクロツク２０２はシフトイン入力SIに入
力され、このクロツク２０２とIR信号２０３と
がともに論理１になると、入力データ２０１が
FIFO２０４の第１メモリセルに書き込まれる。
これにより第１メモリセルは占有されるため、
IR信号２０３は論理０となり、この結果、第１
メモリセルが占有されていることがわかる。 Write clock 202 is input to shift-in input SI, and when both clock 202 and IR signal 203 are logic 1, input data 201 is
Written to the first memory cell of FIFO 204.
This occupies the first memory cell, so
The IR signal 203 becomes a logic 0, which results in the first
It can be seen that the memory cells are occupied.

次にSIクロツク２０２が論理０になると、前記
第１メモリセルに入つていたデータは第２メモリ
セルが占有されていない限り第２メモリセルに転
送される。第２メモリセル以降のセルについても
次のメモリセルが占有されていない限りデータは
次々と自動的に転送されていく。前記第１メモリ
セルのデータが前記第２メモリセルに転送される
と、前記第１メモリセルはデータで占有されなく
なるため、IR信号２０３は論理１にもどる。こ
の動作の繰返しによりデータの書込みがなされ
る。 When SI clock 202 then becomes a logic 0, the data contained in the first memory cell is transferred to the second memory cell unless the second memory cell is occupied. As for the cells after the second memory cell, data is automatically transferred one after another as long as the next memory cell is not occupied. When the data in the first memory cell is transferred to the second memory cell, the IR signal 203 returns to logic 1 because the first memory cell is no longer occupied by data. Data is written by repeating this operation.

一方、読出し動作のためにシフトアウト端子
SOに読出しクロツク２１１が入力される。アウ
トプツトレデイ信号（OR）２１０はFIFO２０
８から出力されるとともにFIFO２０８の最終
（第Ｎ）メモリセルからデータが読出し可能な状
態であれば論理１となつている。読出しクロツク
２１１とOR信号２１０とがともに論理１になる
と、前記第Ｎメモリセルからのデータの転送が開
始され、OR信号２１０は論理０となる。但し、
出力データ（０）２０９は読出しクロツク
（SO）２１１が立ち下るまでは一定である。読出
しクロツク（SO）２１１が立ち下ると、新しい
データが出力され、OR信号２１０は再び論理１
にもどる。以上の動作の繰り返しによりデータが
読出される。書込みクロツク２０２と読出しクロ
ツク２１１とは非同期でよいため、容易にバツフ
アメモリの機能をはたすことができる。また、
FIFO２０４およびFIFO２０８にはそれぞれリ
セツト端子が設けられており、信号２１２および
２１３を論理０にすると、各FIFOはその時点
で、いくつのデータが格納されているかに拘ら
ず、強制的に空の状態にリセツトされる。この動
作は普通マスターリセツトとよばれる。２つの
FIFO間のデータ転送は、FIFO２０４の出力
０、アウトプツトレデイ信号ORおよびシフトア
ウト信号SOをそれぞれFIFO２０８の入力Ｄ、シ
フトイン信号SIおよびインプツトレデイ信号IR
に接続することによりなされる。 On the other hand, shift out terminal for read operation
A read clock 211 is input to SO. Output ready signal (OR) 210 is FIFO20
If the data is output from the FIFO 208 and data can be read from the final (Nth) memory cell of the FIFO 208, it becomes logic 1. When read clock 211 and OR signal 210 both become logic 1, data transfer from the Nth memory cell begins, and OR signal 210 becomes logic 0. however,
Output data (0) 209 remains constant until read clock (SO) 211 falls. When the read clock (SO) 211 falls, new data is output and the OR signal 210 becomes a logic 1 again.
Return to Data is read by repeating the above operations. Since the write clock 202 and the read clock 211 may be asynchronous, they can easily function as a buffer memory. Also,
FIFO 204 and FIFO 208 are each provided with a reset terminal, and when signals 212 and 213 are set to logic 0, each FIFO is forced into an empty state regardless of how much data is stored at that time. It will be reset. This operation is commonly referred to as a master reset. two
Data transfer between FIFOs is performed by connecting the output 0 of the FIFO 204, the output ready signal OR, and the shift out signal SO to the input D of the FIFO 208, the shift in signal SI, and the input ready signal IR.
This is done by connecting to.

第４図は本発明の一実施例を示す回路図であ
る。 FIG. 4 is a circuit diagram showing one embodiment of the present invention.

本実施例は、FIFOを２つ用いた第２図の構成
に３個のフリツプフロツプと１個のゲートとを付
加した構成により実現される。 This embodiment is realized by adding three flip-flops and one gate to the configuration shown in FIG. 2 using two FIFOs.

第５図および第６図は第４図の回路のリセンタ
リング動作を説明するための波形図であり、特に
第５図はバツフアメモリがオーバーフローしたと
き、第６図はアンダーフローしたときの動作を説
明するための図である。 5 and 6 are waveform diagrams for explaining the recentering operation of the circuit in FIG. 4. In particular, FIG. 5 explains the operation when the buffer memory overflows, and FIG. 6 explains the operation when the buffer memory underflows. This is a diagram for

まず、第４図と第５図とを参照しつつ本発明の
動作を説明する。 First, the operation of the present invention will be explained with reference to FIGS. 4 and 5.

第４図のFIFO４０４には、入力データ４０１
が書込みクロツク４０２に同期して与えられ、第
１メモリセルにデータが格納されているか否かの
情報がインプツトレデイ信号４０３として出力さ
れている。正常動作時には、第５図に示す時刻Ｔ
１およびＴ２のように書込みクロツク４０２の立
ち上り時点ではインプツトレデイ信号４０３は論
理１になつているため、フリツプフロツプ４０６
の出力４０７は論理１に保たれている。ところ
が、バツフアメモリがオーバーフローすると、第
５図の時刻Ｔ３に示す如く、書込みクロツク４０
２の立上り時点でインプツトレデイ信号４０３は
論理０のままになる。従つて、フリツプフロツプ
４０６の出力４０７は論理０となり、これにより
FIFO４０４はマスターリセツトされる。この結
果、FIFO１および２を縦続接続して構成される
2Nビツトのバツフアメモリの丁度半分が一杯、
半分が空になり、リセンタリングがなされたこと
になる。FIFO４０４のインプツトレデイ信号４
０３は、マスターリセツトによつて再び論理１と
なり、フリツプフロツプ４０６の出力４０７は時
刻Ｔ４において論理１となるから、マスターリセ
ツトが解除され、正常動作に復旧する。 Input data 401 is stored in the FIFO 404 in FIG.
is applied in synchronization with a write clock 402, and information as to whether data is stored in the first memory cell is output as an input ready signal 403. During normal operation, the time T shown in FIG.
1 and T2, the input ready signal 403 is at logic 1 at the rising edge of the write clock 402, so the flip-flop 406
The output 407 of is held at logic one. However, when the buffer memory overflows, as shown at time T3 in FIG.
At the rising edge of 2, the input ready signal 403 remains at logic 0. Therefore, the output 407 of flip-flop 406 becomes a logic 0, which causes
FIFO 404 is master reset. As a result, it is configured by cascading FIFO 1 and 2.
The 2N bit buffer memory is exactly half full,
Half of it is now empty and recentering has taken place. FIFO404 input ready signal 4
03 becomes logic 1 again by the master reset, and the output 407 of flip-flop 406 becomes logic 1 at time T4, so the master reset is canceled and normal operation is restored.

第６図を参照すると時刻Ｔ１０，Ｔ１１および
Ｔ１２ではアンダーフローは生じていない。この
ような正常動作時には、後述するように、フリツ
プフロツプ４１５の出力信号４１２は論理１とな
るため、読出しクロツク入力４０９はゲート４１
３を介してそのままシフトアウト信号４１４とし
てFIFO４０５に供給されている。ところが、時
刻Ｔ１３では、シフトアウト信号４１４が立ち上
つてもアウトプツトレデイ信号４１５が論理０の
ままであり、アンダーフローが生じたことがわか
る。このとき、フリツプフロツプ４０８の出力４
１１はそれまで論理１であつたものが、論理０に
変化し、フリツプフロツプ４１５をリセツトし
て、信号４１２を論理０にする。この結果、ゲー
ト４１３は閉じられ、読出しクロツク入力４０９
はFIFO４０５に送られなくなり、読出し動作は
停止する。ある程度時間がたつと、FIFO４０４
およびFIFO４０５の内に残つていたデータが
FIFO４０５の第Ｎメモリセルに到達するため、
アウトプツトレデイ信号４１５は時刻Ｔ１４にお
いて論理１になり、フリツプフロツプ４０８の出
力４１１は時刻Ｔ１５において論理１になるが、
フリツプフロツプ４１５の出力４１２はまだ論理
０のままである。 Referring to FIG. 6, no underflow occurs at times T10, T11 and T12. During normal operation, the output signal 412 of the flip-flop 415 becomes logic 1, as will be described later, so the read clock input 409 is connected to the gate 41.
3, it is directly supplied to the FIFO 405 as a shift-out signal 414. However, at time T13, even though the shift out signal 414 rises, the output ready signal 415 remains at logic 0, indicating that an underflow has occurred. At this time, the output 4 of flip-flop 408
11, which was previously a logic 1, changes to a logic 0, resetting the flip-flop 415 and making the signal 412 a logic 0. As a result, gate 413 is closed and read clock input 409
is no longer sent to the FIFO 405, and the read operation stops. After a certain amount of time, FIFO404
And the data remaining in FIFO405
To reach the Nth memory cell of FIFO 405,
The output ready signal 415 becomes logic 1 at time T14, and the output 411 of flip-flop 408 becomes logic 1 at time T15.
The output 412 of flip-flop 415 remains at a logic zero.

一方、書込みクロツク４０２はいままで通り入
り続けるから一定時間経過後の時刻Ｔ２０におい
てFIFO４０４がオーバーフローし、前述の手順
に従つてFIFO４０４がマスターリセツトされ
る。マスターリセツト信号４０７はフリツプフロ
ツプ４１５にも印加されており、これをセツトす
るから、出力信号４１２は再び時刻Ｔ１６におい
て論理１にもどり、ゲート４１３を開き、以後は
正常にシフトアウト信号４１４の入力がなされ
る。この結果、2Nビツトのバツフアメモリの丁
度半分が一杯、半分が空の状態から動作が再開さ
れたことになり、リセンタリングが行われたわけ
である。 On the other hand, since the write clock 402 continues to enter as before, the FIFO 404 overflows at time T20 after a certain period of time has elapsed, and the FIFO 404 is master reset according to the procedure described above. The master reset signal 407 is also applied to the flip-flop 415, and since this is set, the output signal 412 returns to logic 1 at time T16, opening the gate 413, and from then on, the shift-out signal 414 is input normally. Ru. As a result, the operation was restarted with exactly half of the 2N-bit buffer memory being full and half empty, and recentering was performed.

以上説明したように、本発明のリセンタリング
方式においては (1) オーバーフローが生じたら、バツフアメモリ
の入口に近い方の半分をリセツトし、 (2) アンダーフローが生じたら、一旦バツフアメ
モリの読出しを停止し、強制的にオーバーフロ
ーを起させて、上記(1)の動作を行うことによつて、バツフアメモリのリセンタリング
を行うことを特徴としている。 As explained above, in the recentering method of the present invention, (1) when an overflow occurs, the half of the buffer memory closest to the entrance is reset; and (2) when an underflow occurs, reading from the buffer memory is temporarily stopped. , the buffer memory is recentered by forcibly causing an overflow and performing the operation (1) above.

なお、バツフアメモリを電源投入時にリセンタ
リングすることもしばしば行われるが、その際に
も本方式の考え方がそのまま適用できることはい
うまでもない。また、上述の実施例では、Ｎビツ
トのFIFOを２個縦断接続した構成について詳し
く述べたが、N₁ビツトおよびN₂ビツトの計２個
のFIFOを縦続接続した構成にも適用できる。 It should be noted that the buffer memory is often recentered when the power is turned on, and it goes without saying that the concept of this method can be applied as is to that case as well. Further, in the above embodiment, a configuration in which two N-bit FIFOs are cascaded is described in detail, but the present invention can also be applied to a configuration in which a total of two N1 _- bit and N2 _- bit FIFOs are cascaded.

[Brief explanation of the drawing]

第１図はバツフアメモリの動作原理を説明する
ためのブロツク図である。１０５……バツフアメモリ、１０１……入力デ
ータ、１０２……書込みクロツク、１０６……バ
ツフアメモリが一杯か否かを示す情報、１０３…
…出力データ、１０４……読出しクロツク、１０
７……バツフアメモリが空か否かを示す情報。第２図はFIFOを２段用いたバツフアメモリの
構成図である。２０４，２０８……FIFO、２０１……入力デ
ータ、２０９……出力データ、２０２……書込み
（シフトイン）クロツク、２１１……読出し（シ
フトアウト）クロツク、２０３……インプツトレ
デイ信号、２１０……アウトプツトレデイ信号、
２１２，２１３……マスターリセツト信号。第３図はFIFOの正常動作時の波形図である。
第４図は本発明の一実施例を示す回路図である。４０４，４０５……FIFO、４０１……入力デ
ータ、４１０……出力データ、４０２……書込み
クロツク、４０９……読出しクロツク、４０３…
…インプツトレデイ信号、４１５……アウトプツ
トレデイ信号、４０６，４１５，４０８……フリ
ツプフロツプ、４１３……アンドゲート。第５図は第４図の回路のオーバーフロー時のリ
センタリング動作を説明するための波形図および
第６図は第４図の回路のアンダーフロー時のリセ
ンタリング動作を説明するための波形図である。 FIG. 1 is a block diagram for explaining the operating principle of a buffer memory. 105...Buffer memory, 101...Input data, 102...Write clock, 106...Information indicating whether or not the buffer memory is full, 103...
...Output data, 104...Read clock, 10
7... Information indicating whether the buffer memory is empty or not. FIG. 2 is a block diagram of a buffer memory using two stages of FIFO. 204, 208...FIFO, 201...Input data, 209...Output data, 202...Write (shift in) clock, 211...Read (shift out) clock, 203...Input ready signal, 210...Output register day signal,
212, 213...Master reset signal. FIG. 3 is a waveform diagram during normal operation of the FIFO.
FIG. 4 is a circuit diagram showing one embodiment of the present invention. 404, 405...FIFO, 401...Input data, 410...Output data, 402...Write clock, 409...Read clock, 403...
...Input ready signal, 415... Output ready signal, 406, 415, 408... Flip-flop, 413... AND gate. FIG. 5 is a waveform diagram for explaining the recentering operation of the circuit shown in FIG. 4 during overflow, and FIG. 6 is a waveform diagram for explaining the recentering operation of the circuit shown in FIG. 4 during underflow. .

Claims

[Claims]

It has a configuration in which two buffer memories of 1 N ₁ bit and N ₂ bit are connected in series (N ₁ +
In a buffer memory operation control method that is performed in response to overflows and underflows that occur during write and read operations of _N2 ) bit buffer memory, the _N1 bit buffer memory in the previous stage is reset in response to the occurrence of the overflow, and then the write and read operations are performed. The read operation is restarted, the read clock is stopped in response to the occurrence of the underflow, the overflow is forcibly generated, and the N1 _- bit buffer memory in the previous stage is reset, and then the write and read operations are resumed. A buffer memory operation control method characterized by the following.