JPS6213694B2 - - Google Patents
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- JPS6213694B2 JPS6213694B2 JP54011271A JP1127179A JPS6213694B2 JP S6213694 B2 JPS6213694 B2 JP S6213694B2 JP 54011271 A JP54011271 A JP 54011271A JP 1127179 A JP1127179 A JP 1127179A JP S6213694 B2 JPS6213694 B2 JP S6213694B2
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- register
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Description
【発明の詳細な説明】
この発明は情報処理装置に用いられるレジスタ
フアイルのアクセス方式に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a register file access method used in an information processing device.
一般に、情報処理装置においては、CPU（中
央処理装置）の一構成要素として、例えば命令バ
ツフア、オペランドバツフア、作業レジスタ等の
多目的に使用される記憶装置（ここではレジスタ
フアイルと呼ぶ）を設け、このレジスタフアイル
のデータをデータ選択回路、演算回路等を経由し
て或るレジスタ類に供給するような構成のものが
広く実用化されている。このような構成における
情報処理装置において、その装置のマシーンサイ
クルの時間を決定する一つの要素として、レジス
タフアイルのアクセス時間があげられる。第１図
は従来の構成におけるレジスタフアイルの周辺回
路を示すもので、図中、１１は例えば命令バツフ
ア、オペランドバツフア、作業レジスタ等の多目
的に使用されるレジスタフアイル（RF）、１２は
このレジスタフアイル１１の読出しデータをラツ
チするラツチ回路、１３，１４，１５はデータ選
択回路、１６は演算回路、１７１〜１７４はレジ
スタフアイル１１のリードアドレス、ライトアド
レスをそれぞれ用途別に貯えるアドレスレジス
タ、１８１，１８２および１９はそれぞれ上記レ
ジスタフアイル１１に与えるアドレスを選択する
ためのアドレス選択回路である。而してレジスタ
フアイル１１のアクセス時においては、アドレス
レジスタ１７iのアドレスデータがアドレス選択
回路１８iおよび１９を経由してレジスタフアイ
ル１１に与えられ、このアドレスデータに基づい
てレジスタフアイル１１がリード／ライト制御さ
れる。このように従来では、レジスタフアイル１
１のアクセス時に、アドレスレジスタ１７iに貯
えられたアドレスデータがアドレス選択回路１８
i，１９を経由してレジスタフアイル１１に供給
されるため、この際のアドレス供給に要する時間
分だけレジスタフアイル１１のアクセス時間が長
くなり、従つてマシーンサイクルの時間も長くな
るという不都合が生じていた。 Generally, in an information processing device, a storage device (herein referred to as a register file) used for multiple purposes such as an instruction buffer, an operand buffer, and a working register is provided as a component of the CPU (central processing unit). A configuration in which the data of this register file is supplied to a certain register via a data selection circuit, an arithmetic circuit, etc. is widely put into practical use. In an information processing apparatus having such a configuration, one of the factors that determines the machine cycle time of the apparatus is the register file access time. FIG. 1 shows a peripheral circuit of a register file in a conventional configuration. In the figure, 11 is a register file (RF) used for multiple purposes such as an instruction buffer, operand buffer, and work register, and 12 is a register file (RF) for this register. 13, 14, 15 are data selection circuits; 16 is an arithmetic circuit; 171 to 174 are address registers that store the read address and write address of the register file 11 for each purpose; 18; 1 , 18, 2 and 19 are address selection circuits for selecting addresses to be given to the register file 11, respectively. When accessing the register file 11, the address data of the address register 17i is given to the register file 11 via the address selection circuits 18i and 19, and the register file 11 performs read/write operations based on this address data. Light controlled. In this way, conventionally, the register file 1
1, the address data stored in the address register 17i is transferred to the address selection circuit 18.
Since the address is supplied to the register file 11 via i , 19, the access time to the register file 11 becomes longer by the time required for supplying the address at this time, which causes the inconvenience that the machine cycle time also becomes longer. Ta.
この発明は上記実情に鑑みなされたもので、レ
ジスタフアイルの使用効率を高めることができる
とともに、アクセスタイムを著しく向上せしめる
ことのできるレジスタフアイルのアクセス方式を
提供することを目的とする。 The present invention has been made in view of the above-mentioned circumstances, and an object of the present invention is to provide a register file access method that can improve register file usage efficiency and significantly improve access time.
以下第２図および第３図を参照してこの発明の
一実施例を説明する。第２図に於いて、１０１は
例えば命令バツフア（IB）、オペランドバツフア
（OB）、作業レジスタ（WR）等の多目的に使用
されるレジスタフアイル（RF）、１０２はこのレ
ジスタフアイル１０１の読出しアドレス（RA）
を選択する読出しアドレス選択回路（以下RAS
と称す）、１０３は上記レジスタフアイル１０１
の書込みアドレス（RB）を選択する書込みアド
レス選択回路（以下RBSと称す）、１０４は上記
RAS１０２、RBS１０３のうちの何れか一方の
出力を選択するアドレス選択回路（以下ASと称
す）、１０５はこのAS１０４より出力されるアド
レスデータを受けて上記レジスタフアイル１０１
の読出し／書込みアドレスを指定するアドレスレ
ジスタ（以下RFARと称す）、１０６はこの
RFAR１０５に与えられる読出しアドレス
（RA）を１マシーンサイクル期間保持する待避用
アドレスレジスタ（以下RSVAと称す）、１０７
は上記レジスタフアイル１０１に書込むべきデー
タを選択するデータ選択回路、１０８は上記レジ
スタフアイル１０１より読出されたデータを貯え
るラツチ回路である。 An embodiment of the present invention will be described below with reference to FIGS. 2 and 3. In FIG. 2, 101 is a register file (RF) used for multiple purposes such as an instruction buffer (IB), operand buffer (OB), and work register (WR), and 102 is a read address of this register file 101. (RA)
Read address selection circuit (hereinafter referred to as RAS)
), 103 is the register file 101 mentioned above.
104 is a write address selection circuit (hereinafter referred to as RBS) for selecting the write address (RB) of
An address selection circuit (hereinafter referred to as AS) 105 that selects the output of either one of the RAS 102 and RBS 103 receives the address data output from the AS 104 and selects the output from the register file 101.
An address register (hereinafter referred to as RFAR) 106 specifies the read/write address of this register.
A save address register (hereinafter referred to as RSVA) 107 that holds the read address (RA) given to the RFAR 105 for one machine cycle period.
108 is a data selection circuit that selects data to be written into the register file 101, and 108 is a latch circuit that stores data read from the register file 101.
而して上記RAS１０２には、例えば制御記憶
部より与えられる命令バツフアアドレス（Ｘ）、
オペランドバツフアアドレス（Ｙ）、作業レジス
タアドレス（Ｚ）、更にはRSVA１０６に貯えら
れたアドレス等が選択すべき読出しアドレスとし
て与えられ、RBS１０３には、命令バツフアアド
レス（Ｓ）、オペランドバツフアアドレス（Ｔ）、
作業レジスタアドレス（Ｕ）等が選択すべき書込
みアドレスとして与えられる。また上記AS１０
４は第３図ｄに示される制御信号（SELRA）に
基づいて読出しアドレス（RA）または書込みア
ドレス（RB）を選択出力制御せしめるもので、
上記制御信号（SELRA）は、第３図ａに示され
る基本クロツク（CLK−Ｂ）に基づき、基本マ
シーンサイクルの前半に対応する周期（C1）をも
つて“０”となり、基本マシーンサイクルの後半
に対応する周（C2）をもつて“１”となるもの
で、SELRA＝“０”の際に書込みアドレス
（RB）を出力し、SELRA＝“１”の際に読出しア
ドレス（RA）を出力するものであり、その一例
を第３図ｇに示す。またRFAR１０５は第３図ｇ
に示される基本クロツク（CLK−Ｂ）に基づい
て読出しアドレス（RA）と書込みアドレス
（RB）とを交互に貯えるもので、基本マシーンサ
イクルの前半に対応する周期（C1）をもつてAS１
０４より出力された読出しアドレス（RA）を貯
え、基本マシーンサイクルの後半に対応する周期
をもつてAS１０４より出力された書込みアドレ
ス（RB）を貯えるものであり、その一例を第３
図ｅに示す。またRSVA１０６はマシーンサイク
ル(A)、(B)、(C)…………に対応した第３図ｂに示さ
れるクロツク（CLK−Ｃ）に基づいてRFA１０
５に与えられた読出しアドレス（RA）を貯える
もので、その一例を第３図ｆに示す。またラツチ
回路１０８は第３図ｊに示されるラツチゲート信
号（LG）（SELRAの反転信号）に基づいてレジ
スタフアイル１０１より読出されたデータをラツ
チするもので、そのラツチ出力の一例を第３図ｉ
に示す。 The RAS 102 includes, for example, an instruction buffer address (X) given from the control storage unit,
The operand buffer address (Y), the working register address (Z), and the address stored in the RSVA 106 are given as read addresses to be selected, and the RBS 103 is given the instruction buffer address (S) and the operand buffer address. (T),
A working register address (U) or the like is given as a write address to be selected. Also, the above AS10
4 selectively outputs and controls the read address (RA) or write address (RB) based on the control signal (SELRA) shown in FIG. 3d;
The control signal (SELRA) becomes "0" with a period (C 1 ) corresponding to the first half of the basic machine cycle based on the basic clock (CLK-B) shown in FIG. It becomes “1” with a cycle (C 2 ) corresponding to the second half, and outputs the write address (RB) when SELRA="0" and outputs the read address (RA) when SELRA="1". An example is shown in Fig. 3g. Also, RFAR105 is shown in Figure 3g.
A read address (RA) and a write address (RB) are stored alternately based on the basic clock (CLK-B) shown in AS1 with a period (C 1 ) corresponding to the first half of the basic machine cycle.
The read address (RA) output from AS104 is stored, and the write address (RB) output from AS104 is stored at a period corresponding to the second half of the basic machine cycle.
Shown in Figure e. The RSVA106 also operates the RFA10 based on the clock (CLK-C) shown in Figure 3b corresponding to machine cycles (A), (B), (C)...
An example of this is shown in FIG. 3f. The latch circuit 108 latches the data read out from the register file 101 based on the latch gate signal (LG) (inverted signal of SELRA) shown in FIG. 3j, and an example of the latch output is shown in FIG. 3i.
Shown below.
次に作用を説明する。第３図に示すマシーンサ
イクル(A)（基本マシーンサイクル）の前半に対応
する周期（C1）においては、同図ｄに示される如
く、SELRA＝“０”となつており、RBS１０３で
選択された書込みアドレス（RB）、例えば作業レ
ジスタアドレス（Ｕ）がAS１０４より出力され
る（第３図ｇ参照）。この際、RFAR１０５に
は、前のマシーンサイクル（Ａ−１）において
AS１０４より出力されていた読出しアドレス
（RA）、例えば命令バツフアアドレス（Ｘ）が貯
えられている（第３図ｅ参照）。従つてマシーン
サイクル(A)の前半ではレジスタフアイル１０１の
読出しアドレス（Ｘ）が保証され、このRFAR１
０５の読出しアドレス（Ｘ）に基づいてレジスタ
フアイル１０１より読出されたデータ（Ｘ）がラ
ツチ回路１０８にラツチされる。このラツチ回路
１０８のラツチゲート信号（LG）は、第３図ｊ
に示される如く、基本マシーンサイクルの前半に
対応する周期（C1）で“１”、後半に対応する周
期（C2）で“０”となつているので、そのマシー
ンサイクル(A)の間は第３図ｉに示される如く読出
しアドレス（Ｘ）に対するデータが保証されるこ
とになる。また上記マシーンサイクル(A)の後半に
対応する周期（C2）においては、第３図ｅに示さ
れる如く、上記AS１０４より出力されていた書
込みアドレス（Ｕ）がRFAR１０５に貯えられ
る。従つてマシーンサイクル(A)の後半ではレジス
タフアイル１０１の書込みアドレス（Ｕ）が保証
され、このRFAR１０５の書込みアドレス（Ｕ）
に基づき第３図ｃに示されるクロツク（CLK−
Ｃ）に周期した同図ｈに示されるRF書込みパル
ス（RFWP）により、レジスタフアイル１０１へ
データ（Ｕ）の書込みが行なわれる。更にこのマ
シーンサイクル(A)の後半に対応する周期（C2）に
おいては、第３図ｄに示される如く、SELRA＝
“１”となつており、RAS１０２で選択された読
出しアドレス（RA）、例えば命令バツフアアドレ
ス（Ｘ）がAS１０４より出力される（第３図ｇ
参照）。而してこのAS１０４より出力されたアド
レス（Ｘ）は次のマシーンサイクル(B)の前半に対
応する周期（C1）をもつてRFAR１０５に貯えら
れ、上記したマシーンサイクル(A)の前半における
場合と同様に、レジスタフアイル１０１の読出し
アドレス（Ｘ）が保証される。 Next, the action will be explained. In the cycle (C 1 ) corresponding to the first half of the machine cycle (A) (basic machine cycle) shown in FIG. A write address (RB), for example a working register address (U), is output from the AS 104 (see Figure 3g). At this time, RFAR105 has the following information in the previous machine cycle (A-1):
The read address (RA) outputted from the AS 104, for example, the instruction buffer address (X), is stored (see FIG. 3e). Therefore, in the first half of the machine cycle (A), the read address (X) of the register file 101 is guaranteed, and this RFAR1
Data (X) read from the register file 101 based on the read address (X) of 05 is latched in the latch circuit 108. The latch gate signal (LG) of this latch circuit 108 is as shown in FIG.
As shown in , it is "1" in the period (C 1 ) corresponding to the first half of the basic machine cycle and "0" in the period (C 2 ) corresponding to the second half, so that during that machine cycle (A) As shown in FIG. 3i, the data for the read address (X) is guaranteed. Further, in the period (C 2 ) corresponding to the latter half of the machine cycle (A), the write address (U) outputted from the AS 104 is stored in the RFAR 105, as shown in FIG. 3e. Therefore, in the latter half of the machine cycle (A), the write address (U) of the register file 101 is guaranteed, and the write address (U) of the RFAR 105 is guaranteed.
Based on the clock (CLK-
Data (U) is written to the register file 101 by the RF write pulse (RFWP) shown in h of the same figure, which is cycled at C). Furthermore, in the period (C 2 ) corresponding to the latter half of this machine cycle (A), as shown in FIG. 3d, SELRA=
The read address (RA) selected by the RAS102, for example, the instruction buffer address (X), is output from the AS104 (Fig. 3g).
reference). The address (X) output from this AS 104 is then stored in the RFAR 105 with a period (C 1 ) corresponding to the first half of the next machine cycle (B), and in the case of the first half of the machine cycle (A) described above. Similarly, the read address (X) of the register file 101 is guaranteed.
上記したように、レジスタフアイル１０１の読
出しアドレスは、その読出しサイクルの前のマシ
ーンサイクルで決定され、RFAR１０５に与えら
れて、このRFAR１０５がレジスタフアイル１０
１を直接アドレス指定するため、レジスタフアイ
ル１０１の高速アクセスが確保される。 As mentioned above, the read address of the register file 101 is determined in the machine cycle before the read cycle and is provided to the RFAR 105, which is then read from the register file 101.
1 is directly addressed, high-speed access to the register file 101 is ensured.
また、メモリオペランドバツフアを読取ろうと
した際に、未だデータセツトが完了していない
（メモリからの読出しが完了していない）場合
は、第３図ｋに示されるようなウエイト信号
（WAIT）が発生する。これによつて同図ｃに示
されるクロツク制御用フリツプフロツプ出力
（CKCTL）が反転せず、その間、同図ｂに示す
如くクロツク（CLK−Ｃ）の出力が禁止され
て、マシーンサイクルが引伸ばされる（マシーン
サイクル(C)）。この際、当然、メモリデータをレ
ジスタフアイル１０１にセツトする（書込む）必
要があるので、RFAR１０５には、基本メモリサ
イクルの前半に対応する周期（C1）でAS１０４よ
り出力された書込みアドレス（Ｔ）がその後半に
対応する周期（C2）をもつて貯えられる。従つて
その前にRFAR１０５に貯えられていた読出しア
ドレス（Ｙ）は消滅し、RFAR１０５の内容は第
３図ｅに示される如く、読出しアドレス（Ｙ）か
ら書込みアドレス（Ｔ）に書換えられてしまう。
しかしながら、この際は、RFAR１０５に供給さ
れた読出しアドレス（Ｙ）が第３図ｂに示される
クロツク（CLK−Ｃ）に同期して同図ｆに示す
如く、RSVA１０６に貯えられており、従つて、
例えウエイト信号でマシーンサイクルが引伸ばさ
れても、読出しアドレス（Ｙ）は保存される。而
してウエイトサイクル中においては、上記RSVA
１０６に貯えられた読出しアドレス（Ｙ）が
RAS１０２、AS１０４を経て周期（C2）でRFAR
１０５に与えられ、周期（C1）でRFAR１０５に
保持される。このためレジスタフアイル１０１か
らは正しいデータが読出される。 Furthermore, when attempting to read the memory operand buffer, if the data set has not yet been completed (reading from memory has not been completed), a wait signal (WAIT) as shown in Figure 3k is generated. Occur. As a result, the clock control flip-flop output (CKCTL) shown in figure c is not inverted, and in the meantime, the clock (CLK-C) output is inhibited as shown in figure b, and the machine cycle is extended. (Machine cycle (C)). At this time, it is naturally necessary to set (write) memory data to the register file 101, so the RFAR 105 contains the write address (T ) is stored with a period (C 2 ) corresponding to its latter half. Therefore, the read address (Y) previously stored in the RFAR 105 disappears, and the contents of the RFAR 105 are rewritten from the read address (Y) to the write address (T), as shown in FIG. 3e.
However, at this time, the read address (Y) supplied to the RFAR 105 is stored in the RSVA 106 as shown in FIG. 3f in synchronization with the clock (CLK-C) shown in FIG. ,
Even if the machine cycle is extended by a wait signal, the read address (Y) is preserved. Therefore, during the weight cycle, the above RSVA
The read address (Y) stored in 106 is
RFAR with period (C 2 ) via RAS102 and AS104
105 and held in the RFAR 105 with a period (C 1 ). Therefore, correct data is read from the register file 101.
上記したようにこの発明によれば、レジスタフ
アイルの使用効率を高めることができるととも
に、アクセスタイムを著しく向上することがで
き、これによつて処理装置におけるマシーンサイ
クルの短縮、更には処理速度の向上が計れる。 As described above, according to the present invention, it is possible to increase the usage efficiency of register files and to significantly improve access time, thereby shortening the machine cycle in the processing device and further improving the processing speed. can be measured.
第１図は従来のレジスタフアイルアクセス手段
を説明するためのブロツク図、第２図はこの発明
の一実施例を示すブロツク図、第３図ａ乃至ｋは
上記実施例の動作を説明するためのタイムチヤー
トである。
１０１……レジスタフアイル（RF）、１０２…
…読出しアドレス選択回路（RAS）、１０３……
書込みアドレス選択回路（RBS）、１０４……ア
ドレス選択回路（AS）、１０５……アドレスレジ
スタ（RFAR）、１０６……待避用アドレスレジ
スタ（RSVA）、１０８……ラツチ回路。
FIG. 1 is a block diagram for explaining a conventional register file access means, FIG. 2 is a block diagram for explaining an embodiment of the present invention, and FIGS. 3 a to 3 k are diagrams for explaining the operation of the above embodiment. It is a time chart. 101...Register file (RF), 102...
...Read address selection circuit (RAS), 103...
Write address selection circuit (RBS), 104... address selection circuit (AS), 105... address register (RFAR), 106... address register for save (RSVA), 108... latch circuit.
Claims (1)
いて、上記レジスタフアイルを基本マシーンサイ
クルに対応する周期の前半で読出し制御し、上記
周期の後半で書込み制御する手段、および上記レ
ジスタフアイルの読出し／書込みアドレスを直接
指定するアドレスレジスタと、このアドレスレジ
スタで指定された読出しアドレスに基づいて上記
レジスタフアイルより読出されたデータを１マシ
ーンサイクルの間保持するラツチ回路と、上記ア
ドレスレジスタに与えられた読出しアドレスを１
マシーンサイクルの間保持する待避用アドレスレ
ジスタと、上記基本マシーンサイクルの整数倍で
なる１マシーンサイクル時において上記待避用ア
ドレスレジスタに貯えられた読出しアドレスを上
記アドレスレジスタに与え上記レジスタフアイル
の読出しアドレスを保障する手段とを有してなる
ことを特徴としたレジスタフアイルのアクセス方
式。1. In an information processing device having a register file, means for controlling reading of the register file in the first half of a cycle corresponding to a basic machine cycle and controlling writing in the second half of the cycle, and a means for controlling the read/write address of the register file. An address register that directly specifies, a latch circuit that holds data read from the register file for one machine cycle based on the read address specified by the address register, and a latch circuit that holds the data read from the register file for one machine cycle based on the read address specified by the address register.
A save address register is held during a machine cycle, and during one machine cycle, which is an integral multiple of the basic machine cycle, the read address stored in the save address register is given to the address register to set the read address of the register file. 1. A register file access method characterized by comprising means for ensuring.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1127179A JPS55103640A (en) | 1979-02-02 | 1979-02-02 | Access system of register file |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1127179A JPS55103640A (en) | 1979-02-02 | 1979-02-02 | Access system of register file |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55103640A JPS55103640A (en) | 1980-08-08 |
| JPS6213694B2 true JPS6213694B2 (en) | 1987-03-28 |
Family
ID=11773301
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1127179A Granted JPS55103640A (en) | 1979-02-02 | 1979-02-02 | Access system of register file |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55103640A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7237216B2 (en) * | 2003-02-21 | 2007-06-26 | Infineon Technologies Ag | Clock gating approach to accommodate infrequent additional processing latencies |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4911017A (en) * | 1972-05-26 | 1974-01-31 |
-
1979
- 1979-02-02 JP JP1127179A patent/JPS55103640A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55103640A (en) | 1980-08-08 |
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