JPS6217889B2 - - Google Patents
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- JPS6217889B2 JPS6217889B2 JP1836279A JP1836279A JPS6217889B2 JP S6217889 B2 JPS6217889 B2 JP S6217889B2 JP 1836279 A JP1836279 A JP 1836279A JP 1836279 A JP1836279 A JP 1836279A JP S6217889 B2 JPS6217889 B2 JP S6217889B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
この発明は、準コンプリメンタリ型プツシユプ
ル出力回路に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a quasi-complementary push-pull output circuit.
プツシユプル出力回路においては、例えば第1
図に示すように、ベース・エミツタ間に抵抗
R1,R2を設けた出力トランジスタQ2,Q4を駆動
トランジスタQ1,Q2で駆動する。 In the push-pull output circuit, for example, the first
As shown in the figure, there is a resistance between the base and emitter.
Output transistors Q 2 and Q 4 provided with R 1 and R 2 are driven by drive transistors Q 1 and Q 2 .
上記抵抗R1,R2を設ける理由は、上記駆動ト
ランジスタQ1,Q3におけるリーク電流により、
出力トランジスタQ2,Q4のバイアス電流が変動
しないようにすることにある。 The reason why the resistors R 1 and R 2 are provided is because of the leakage current in the drive transistors Q 1 and Q 3 .
The purpose is to prevent the bias currents of the output transistors Q 2 and Q 4 from changing.
したがつて、従来のプツシユプル出力回路にあ
つては、抵抗R1,R2の値をR1=R2に設定するも
のであつた。 Therefore, in the conventional push-pull output circuit, the values of the resistors R 1 and R 2 were set to R 1 =R 2 .
この出願に係る発明者は、準コンプリメンタリ
型プツシユプル出力回路においては、上記抵抗
R1,R2の値を等しく設定することがクロスオー
バー歪を増長させるものであるということを見い
出した。 The inventor of this application believes that in a quasi-complementary type push-pull output circuit, the above-mentioned resistor
It has been found that setting the values of R 1 and R 2 equally increases crossover distortion.
この発明は、小さなアイドリング電流の下での
クロスオーバ歪の改善を図つた準コンプリメンタ
リ型プツシユプル出力回路を提供するためになさ
れた。 The present invention was made in order to provide a quasi-complementary push-pull output circuit that improves crossover distortion under small idling current.
この発明は、インバーテイツドダーリントン接
続された出力トランジスタのベース,エミツタ間
に設けられた抵抗の値を、他方の出力トランジス
タのベース,エミツタ間に設けられた抵抗の値よ
り大きく設定するようにするものである。 In this invention, the value of the resistance provided between the base and emitter of an output transistor connected in an inverted Darlington is set to be larger than the value of the resistance provided between the base and emitter of the other output transistor. It is something.
本願で開示される発明のうち、代表的なものの
概要は次の通りである。 Outline of typical inventions disclosed in this application is as follows.
すなわち、一方の半波出力を得るためのダーリ
ントン接続した第1の出力トランジスタ回路と、
他方の半波出力を得るためのインバーテイツドダ
ーリントン接続された第2の出力トランジスタ回
路とを具備し、上記第1の出力トランジスタ回路
は第1のトランジスタQ1と該第1のトランジス
タと同一の導電型であつてそのベースが該第1の
トランジスタのエミツタに接続された第2のトラ
ンジスタQ2とを有し、上記第2の出力トランジ
スタ回路は上記第1のトランジスタと反対の導電
型の第3のトランジスタQ3と上記第1のトラン
ジスタと同一の導電型であつてそのベースが上記
第3のトランジスタのコレクタに接続された第4
のトランジスタQ4とを有し、上記第1のトラン
ジスタのベースと上記第3のトランジスタのベー
スとの間または上記第2のトランジスタのエミツ
タと上記第3のトランジスタのエミツタとの間の
少なくとも一方の間に接続されたバイアス回路
Q5′,Q6′,Q7′:Q5,Q6,Q7を具備し、上記第2
のトランジスタのエミツタと上記第4のトランジ
スタのコレクタとの共通接続点に負荷が接続さ
れ、上記第1の出力トランジスタ回路の上記第2
のトランジスタのベース・エミツタ間に接続され
た第1の抵抗R1と、上記第2の出力トランジス
タ回路の上記第4のトランジスタのベース・エミ
ツタ間に接続された第2の抵抗R2とを含む準コ
ンプリメンタリ型プツシユプル出力回路におい
て、上記第1の抵抗より、上記第2の抵抗の値を
大きく設定するものとしたことを特徴とする。 That is, a Darlington-connected first output transistor circuit for obtaining one half-wave output;
and a second output transistor circuit connected in an inverted Darlington to obtain the other half-wave output, and the first output transistor circuit includes a first transistor Q1 and a transistor identical to the first transistor. a second transistor Q 2 of conductivity type and having its base connected to the emitter of the first transistor; said second output transistor circuit has a second transistor Q2 of conductivity type opposite to said first transistor; A fourth transistor Q3 having the same conductivity type as the first transistor and whose base is connected to the collector of the third transistor.
a transistor Q4 , and at least one of the bases of the first transistor and the third transistor or the emitter of the second transistor and the third transistor. Bias circuit connected between
Q 5 ′, Q 6 ′, Q 7 ′: Equipped with Q 5 , Q 6 , Q 7 , and the second
A load is connected to a common connection point between the emitter of the transistor and the collector of the fourth transistor;
and a second resistor R2 connected between the base and emitter of the fourth transistor of the second output transistor circuit. The quasi-complementary push-pull output circuit is characterized in that the value of the second resistor is set larger than that of the first resistor.
以下、実施例により、この発明を具体的に説明
する。 Hereinafter, the present invention will be specifically explained with reference to Examples.
負荷としての定電流トランジスタQ13と、ダー
リントン接続されたトランジスタQ11,Q12とが
大振幅A級増幅回路を構成し、ここで形成された
大振幅信号をダーリントン接続されたトランジス
タQ1,Q2と、インバーテイツドダーリントン接
続されたトランジスタQ3,Q4とでそれぞれ正の
半波出力、負の半波出力を形成するB級増幅出力
を形成する。 Constant current transistor Q 13 as a load and Darlington-connected transistors Q 11 and Q 12 constitute a large-amplitude class A amplifier circuit, and the large-amplitude signal formed here is transmitted to Darlington-connected transistors Q 1 and Q 2 and inverted Darlington-connected transistors Q 3 and Q 4 form a class B amplified output that forms a positive half-wave output and a negative half-wave output, respectively.
上記トランジスタQ1,Q2,Q4を含む閉ループ
内に設けられたトランジスタQ5と、そのベー
ス,エミツタ間に設けられた抵抗R3と、ベー
ス,コレクタ間に設けられたダイオード接続され
た直列トランジスタQ6,Q7とはバイアス回路を
構成し、中点電圧を基準にして、上記トランジス
タQ5のエミツタ,コレクタ間で形成したバイア
ス電圧をトランジスタQ8のベース,エミツタ間
を介して上記駆動トランジスタQ3のエミツタに
印加する。このトランジスタQ3のベースと、上
記他方の駆動トランジスタQ1のベース間には、
上記トランジスタQ8におけるベース,エミツタ
間電圧を相殺するダイオード接続したトランジス
タQ9を設けるものである。 A transistor Q5 provided in a closed loop including the above transistors Q1 , Q2 , Q4 , a resistor R3 provided between its base and emitter, and a diode-connected series transistor provided between its base and collector. Transistors Q 6 and Q 7 constitute a bias circuit, and the bias voltage formed between the emitter and collector of the transistor Q 5 is applied to the above drive via the base and emitter of the transistor Q 8 based on the midpoint voltage. Applied to the emitter of transistor Q3 . Between the base of this transistor Q3 and the base of the other drive transistor Q1 ,
A diode-connected transistor Q9 is provided to offset the voltage between the base and emitter of the transistor Q8 .
なお、バイアス回路には、バイアス電圧の安定
化を図るため、定電流トランジスタQ10により定
電流駆動するものである。 Note that the bias circuit is driven with a constant current by a constant current transistor Q10 in order to stabilize the bias voltage.
上記出力トランジスタQ2,Q4のベース,エミ
ツタ間には、前述したように駆動トランジスタ
Q1,Q3におけるリーク電流によるバイアスの変
動を防止するため、抵抗R1,R2を設けるもので
あるが、小さなアイドリング電流の下でのクロス
オーバー歪の改善を図るため、上記抵抗R1,R2
の値は、R1<R2に設定するものである。 As mentioned above, there is a drive transistor between the base and emitter of the output transistors Q 2 and Q 4 .
Resistors R 1 and R 2 are provided to prevent bias fluctuations due to leakage current in Q 1 and Q 3. However, in order to improve crossover distortion under small idling current, the above resistor R 1 ,R 2
The value of is set to R 1 <R 2 .
上記抵抗R1,R2の抵抗値を等しく設定する従
来技術の下では、出力トランジスタQ2,Q4にア
イドリング電流のみが流れている状態から、出力
トランジスタQ2の方に微小の信号電流が流れ始
める微小電流領域、換言すれば、正の半波信号の
立ち上り時において、上記トランジスタQ2の信
号電流によるベース,エミツタ間電圧の増加分だ
け他方の駆動トランジスタQ3及びQ8のバイアス
が減少することとなる。これは、上記出力トラン
ジスタQ2が一定のバイアス電圧が印加された閉
ループ内に設けられていることによる。すなわ
ち、バイアス回路を構成するトランジスタQ5〜
Q7及びトランジスタQ8,Q9のベース,エミツタ
間電圧は一定であるので、上記出力トランジスタ
Q2のベース,エミツタ間電圧の増加分は、駆動
トランジスタQ3及びQ8のバイアス電圧を減少す
るように作用するものとなる。 Under the conventional technology in which the resistance values of the resistors R 1 and R 2 are set equal, a minute signal current flows from the state in which only idling current flows to the output transistors Q 2 and Q 4 to the output transistor Q 2 . In the minute current region where the current begins to flow, in other words, at the rise of the positive half-wave signal, the bias of the other drive transistors Q3 and Q8 decreases by the increase in the voltage between the base and emitter due to the signal current of the transistor Q2 . I will do it. This is because the output transistor Q2 is provided in a closed loop to which a constant bias voltage is applied. In other words, the transistor Q 5 that constitutes the bias circuit
Since the voltage between the base and emitter of Q 7 and transistors Q 8 and Q 9 is constant, the above output transistor
The increase in the voltage between the base and emitter of Q2 acts to reduce the bias voltage of the drive transistors Q3 and Q8 .
したがつて、第3図のように、出力信号VOUT
の正の方では歪は生じない。 Therefore, as shown in FIG. 3, the output signal V OUT
On the positive side, no distortion occurs.
これに対して、上記アイドリング電流のみが流
れている状態から、出力トランジスタQ4の方に
微小電流が流れ始める立ち上り時においては、こ
の信号電流により出力トランジスタQ4のベー
ス,エミツタ間電圧が増加するが、このトランジ
スタQ4は、上記バイアス回路を含む閉ループ内
に構成されていないため、トランジスタQ3,Q8
のベース,エミツタ間電圧の増加分が少なく、他
方の出力トランジスタQ2が直ちにオフしなくな
る。すなわち、上記トランジスタQ3,Q8のベー
ス,エミツタ間電圧の増加分は、出力トランジス
タQ4のベース電流に変換された出力電流信号に
よるものとなり、微小出力電流領域ではほとんど
変化しない。言い換えると、トランジスタQ4が
導通の場合、トランジスタQ1,Q2がアイドリン
グ電流による導通のままになつているため、トラ
ンジスタQ4導通時の電流増幅率が実質的に低下
していることとなる。 On the other hand, at the start-up time when only the above-mentioned idling current is flowing and a minute current begins to flow toward the output transistor Q 4 , this signal current increases the voltage between the base and emitter of the output transistor Q 4 . However, this transistor Q 4 is not configured in a closed loop including the above bias circuit, so transistors Q 3 and Q 8
Since the increase in the voltage between the base and emitter of Q2 is small, the other output transistor Q2 does not turn off immediately. That is, the increase in the voltage between the base and emitter of the transistors Q 3 and Q 8 is due to the output current signal converted to the base current of the output transistor Q 4 and hardly changes in the small output current region. In other words, when transistor Q 4 is conductive, transistors Q 1 and Q 2 remain conductive due to the idling current, so the current amplification factor when transistor Q 4 is conductive is substantially reduced. .
したがつて、抵抗R1=R2とすると、上述の理
由での増幅率のアンバランスにより、第3図に示
すように、出力波形の負の部分bに、クロスオー
バー歪を生ずるものとなる。 Therefore, if the resistance R 1 = R 2 , the unbalance of the amplification factor due to the above-mentioned reason will cause crossover distortion in the negative part b of the output waveform, as shown in Figure 3. .
この実施例では、上記増幅率のアンバランスを
補うため、抵抗R2を大きくするものである。 In this embodiment, the resistor R 2 is increased to compensate for the unbalance of the amplification factor.
例えば、抵抗R1を1KΩとすると、抵抗R2は、
5KΩと大きくするものである。 For example, if resistance R 1 is 1KΩ, resistance R 2 is
The resistance is increased to 5KΩ.
これにより、駆動トランジスタQ3の増幅率を
高め、立ち下り時のクロスオーバー歪を改善する
ことができる。 Thereby, it is possible to increase the amplification factor of the drive transistor Q3 and improve crossover distortion at the time of falling.
なお、この抵抗R2は、前述のように駆動トラ
ンジスタQ3のリーク電流によるバイアスの変動
を防止することの他、出力トランジスタQ4がオ
フ時の正の半波出力でのベース,コレクタ間にお
ける接合容量への充電電荷の放電経路を構成し
て、ノツチング歪を防止するものであるので、こ
のことも考慮して抵抗の値を選ぶものである。 Note that this resistor R 2 is used not only to prevent bias fluctuations due to leakage current of the drive transistor Q 3 as described above, but also to prevent bias fluctuations between the base and the collector during positive half-wave output when the output transistor Q 4 is off. Since the resistor is used to prevent notching distortion by configuring a discharge path for the charge charged to the junction capacitance, the value of the resistor should be selected with this consideration in mind.
また、この実施例回路においては、正の出力振
幅を大きく採るため、ブートストラツプコンデン
サC2で駆動トランジスタQ1及び定電流トランジ
スタQ10,Q13の電源電圧とするものである。 In addition, in this embodiment circuit, in order to obtain a large positive output amplitude, the bootstrap capacitor C2 is used as the power supply voltage for the drive transistor Q1 and the constant current transistors Q10 and Q13 .
この発明は、前記実施例に限定されず、例えば
第2図に示すように、バイアス回路を駆動トラン
ジスタQ1,Q3のベース間にダイオード(ダイオ
ード接続したトランジスタ…Q5′〜Q7′)を設けた
ものであつても、このバイアス回路が含まれた閉
ループ内には、負の半波出力を形成する出力トラ
ンジスタQ4が含まれないため、前記同様のクロ
スオーバー歪が生ずるので、上述のように抵抗
R1<R2とするものである。このようにバイアス
電圧の与え方は、種々変形できるものであるが、
同様の問題を必ず含むものである。 The present invention is not limited to the above-mentioned embodiment. For example, as shown in FIG. 2, the bias circuit is connected to a diode (diode-connected transistors...Q 5 ' to Q 7 ') between the bases of the drive transistors Q 1 and Q 3 . , the closed loop that includes this bias circuit does not include the output transistor Q 4 that forms a negative half-wave output, so the same crossover distortion as described above occurs. resistance like
R 1 <R 2 . In this way, the method of applying the bias voltage can be modified in various ways, but
It always involves similar problems.
したがつて、この発明は、準コンプリメンタリ
型プツシユプル出力回路に広く利用できる。 Therefore, the present invention can be widely used in semi-complementary push-pull output circuits.
第1図、第2図は、それぞれ準コンプリメンタ
リ型のプツシユプル出力回路の回路図であり、第
3図は、従来の準コンプリメンタリ型プツシユプ
ル出力回路の波形図を示すものである。
1 and 2 are circuit diagrams of quasi-complementary push-pull output circuits, respectively, and FIG. 3 is a waveform diagram of a conventional quasi-complementary push-pull output circuit.
Claims (1)
続した第1の出力トランジスタ回路と、他方の半
波出力を得るためのインバーテイツドダーリント
ン接続された第2の出力トランジスタ回路とを具
備し、上記第1の出力トランジスタ回路は第1の
トランジスタと該第1のトランジスタと同一の導
電型であつてそのベースが該第1のトランジスタ
のエミツタに接続された第2のトランジスタとを
有し、上記第2の出力トランジスタ回路は上記第
1のトランジスタと反対の導電型の第3のトラン
ジスタと上記第1のトランジスタと同一の導電型
であつてそのベースが上記第3のトランジスタの
コレクタに接続された第4のトランジスタとを有
し、上記第1のトランジスタのベースと上記第3
のトランジスタのベースとの間または上記第2の
トランジスタのエミツタと上記第3のトランジス
タのエミツタとの間の少なくとも一方の間に接続
されたバイアス回路を具備し、上記第2のトラン
ジスタのエミツタと上記第4のトランジスタのコ
レクタとの共通接続点に負荷が接続され、上記第
1の出力トランジスタ回路の上記第2のトランジ
スタのベース・エミツタ間に接続された第1の抵
抗と、上記第2の出力トランジスタ回路の上記第
4のトランジスタのベース・エミツタ間に接続さ
れた第2の抵抗とを含む準コンプリメンタリ型プ
ツシユプル出力回路において、上記第1の抵抗よ
り、上記第2の抵抗の値を大きく設定するものと
したことを特徴とする準コンプリメンタリ型プツ
シユプル出力回路。1 A first output transistor circuit connected in Darlington to obtain one half-wave output, and a second output transistor circuit connected in inverted Darlington to obtain the other half-wave output, The first output transistor circuit has a first transistor and a second transistor having the same conductivity type as the first transistor and whose base is connected to the emitter of the first transistor. The output transistor circuit includes a third transistor of a conductivity type opposite to that of the first transistor, and a fourth transistor of the same conductivity type as the first transistor, the base of which is connected to the collector of the third transistor. a base of the first transistor and a base of the third transistor.
a bias circuit connected between at least one of the base of the transistor of the second transistor and the emitter of the second transistor and the emitter of the third transistor; a load is connected to a common connection point with the collector of the fourth transistor; a first resistor connected between the base and emitter of the second transistor of the first output transistor circuit; In a quasi-complementary type push-pull output circuit including a second resistor connected between the base and emitter of the fourth transistor of the transistor circuit, the value of the second resistor is set larger than that of the first resistor. A quasi-complementary push-pull output circuit characterized by:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1836279A JPS55112013A (en) | 1979-02-21 | 1979-02-21 | Semicomplementary type push-pull output circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1836279A JPS55112013A (en) | 1979-02-21 | 1979-02-21 | Semicomplementary type push-pull output circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55112013A JPS55112013A (en) | 1980-08-29 |
| JPS6217889B2 true JPS6217889B2 (en) | 1987-04-20 |
Family
ID=11969576
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1836279A Granted JPS55112013A (en) | 1979-02-21 | 1979-02-21 | Semicomplementary type push-pull output circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55112013A (en) |
-
1979
- 1979-02-21 JP JP1836279A patent/JPS55112013A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55112013A (en) | 1980-08-29 |
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