JPS622330B2 - - Google Patents
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- JPS622330B2 JPS622330B2 JP56105388A JP10538881A JPS622330B2 JP S622330 B2 JPS622330 B2 JP S622330B2 JP 56105388 A JP56105388 A JP 56105388A JP 10538881 A JP10538881 A JP 10538881A JP S622330 B2 JPS622330 B2 JP S622330B2
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- multiplication
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-
- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/523—Multiplying only
- G06F7/533—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even
- G06F7/5334—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product
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- General Engineering & Computer Science (AREA)
Description
【発明の詳細な説明】
本発明は２進乗算装置に関する。
従来より、２進数の乗算を行うための装置とし
てさまざまな構成のものが提案されているが、特
に最近の乗算装置において高速処理を行う場合に
しばしば採用されている構成が、ブース
（Booth）のアルゴリズム等により一度に多数の
部分積を発生させこれをキヤリーセーブアダーを
ツリー状に接続した多入力加算器により加算する
構成である。
てさまざまな構成のものが提案されているが、特
に最近の乗算装置において高速処理を行う場合に
しばしば採用されている構成が、ブース
（Booth）のアルゴリズム等により一度に多数の
部分積を発生させこれをキヤリーセーブアダーを
ツリー状に接続した多入力加算器により加算する
構成である。
第１図を参照すると従来の乗算装置は、72ビツ
トの被乗数を格納するレジスタ１、28ビツトの乗
数を格納するレジスタ２、該レジスタ２からの乗
数を下位から順に処理されるビツト毎に選択出力
する切替回路３、前記レジスタ１および前記切替
回路３からの出力に基づいてブース（Booth）の
アルゴリズムを用いた部分積を生成し出力線１０
１，１０２，………，１０５および１０６に出力
する乗算器４，５，６，７，８、および９、この
乗算器４−９からの部分積を加算するキヤリー・
セーブ・アダー（以下CSA）１０および１１、
これらのCSA１０および１１からの加算結果の
うちの桁上げ信号を格納するレジスタ１６および
１８、前記加算結果のうちの和信号を格納するレ
ジスタ１７および１９、これらレジスタ１６，１
７，１８、および１９の内容を加算するツリー状
のCSA１２，１３，１４、および１５、最終段
のCSA１５の出力のうちの桁上げ信号を格納す
るレジスタ２０、和信号を格納するレジスタ２
１、これらのレジスタ２０および２１の内容を加
算する加算器２２および２３、フリツプ・フロツ
プ２４、およびレジスタ２５から構成されてい
る。
トの被乗数を格納するレジスタ１、28ビツトの乗
数を格納するレジスタ２、該レジスタ２からの乗
数を下位から順に処理されるビツト毎に選択出力
する切替回路３、前記レジスタ１および前記切替
回路３からの出力に基づいてブース（Booth）の
アルゴリズムを用いた部分積を生成し出力線１０
１，１０２，………，１０５および１０６に出力
する乗算器４，５，６，７，８、および９、この
乗算器４−９からの部分積を加算するキヤリー・
セーブ・アダー（以下CSA）１０および１１、
これらのCSA１０および１１からの加算結果の
うちの桁上げ信号を格納するレジスタ１６および
１８、前記加算結果のうちの和信号を格納するレ
ジスタ１７および１９、これらレジスタ１６，１
７，１８、および１９の内容を加算するツリー状
のCSA１２，１３，１４、および１５、最終段
のCSA１５の出力のうちの桁上げ信号を格納す
るレジスタ２０、和信号を格納するレジスタ２
１、これらのレジスタ２０および２１の内容を加
算する加算器２２および２３、フリツプ・フロツ
プ２４、およびレジスタ２５から構成されてい
る。
第１図および第３図を参照すると、この装置の
動作においてはレジスタ１および回路３からの内
容の部分積を乗算器４から９でとつたあと、加算
器１０および１１で部分積を加算しレジスタ１
６，１７，１８、および１９に格納する。
動作においてはレジスタ１および回路３からの内
容の部分積を乗算器４から９でとつたあと、加算
器１０および１１で部分積を加算しレジスタ１
６，１７，１８、および１９に格納する。
次にレジスタ１６，１７，１８、および１９か
らの内容がツリー状のCSA１２，１３，１４、
および１５が加算され一旦レジスタ２０および２
１に格納される。一回の加算では乗数28ビツトの
うちの12ビツトが処理される。したがつて、一回
目の加算結果は前記CSA１３に与えられ前記レ
ジスタ１６，１７，１８、および１９の次の部分
積と加算がとられる。第３図のタイミングt2から
t5どがこの演算のために費される。なおレジスタ
２０および２１の下位12ビツトは各サイクル毎に
失われるので、これらを加算器２２により加算し
その結果をレジスタ２５に格納して乗算動作を終
了する。第３図に示されるように、乗算動作開始
からレジスタ２５への格納動作まで５クロツクを
費やしている。この動作において、信号線１０７
および１０８を介してのフイードバツク動作は最
初の部分積加算サイクルt1−t2では乗算機能を果
たしていない。すなわち、該サイクルt1−t2では
レジスタ２０および２１の内容は「０」でありタ
イミングt1で発生された部分積p0には「０」が加
算されているにすぎないという欠点がある。次
に、第１図に示した装置は１サイクル当り乗数12
ビツトに対する部分積を発生できるにもかかわら
ず最後の部分積サイクルt2−t3では４ビツトの乗
数に対する部分積を発生しているにすぎないとい
う欠点もある。この後者の欠点の除去方法として
は、１サイクル当りの処理ビツト数を乗数のビツ
ト数の約数にする方法がある。第１図の例では28
ビツトであるから、その約数としては「１」、
「２」、「４」、「７」、「14」、および「28」の６種
類
がある。約数を「１」、「２」、「４」、および
「７」とする性能が著しく低下し「28」とすると
金物量が大きすぎる。約数「14」では上述の12ビ
ツト処理に比較してCSAを１段追加しなければ
ならない。したがつて、１サイクル当り14ビツト
を処理し乗算の実行を４クロツクのタイミングで
終了するように構成しても、信号遅延時間の増加
によりクロツク間隔が大きくなり性能の向上が得
られないという欠点がある。
らの内容がツリー状のCSA１２，１３，１４、
および１５が加算され一旦レジスタ２０および２
１に格納される。一回の加算では乗数28ビツトの
うちの12ビツトが処理される。したがつて、一回
目の加算結果は前記CSA１３に与えられ前記レ
ジスタ１６，１７，１８、および１９の次の部分
積と加算がとられる。第３図のタイミングt2から
t5どがこの演算のために費される。なおレジスタ
２０および２１の下位12ビツトは各サイクル毎に
失われるので、これらを加算器２２により加算し
その結果をレジスタ２５に格納して乗算動作を終
了する。第３図に示されるように、乗算動作開始
からレジスタ２５への格納動作まで５クロツクを
費やしている。この動作において、信号線１０７
および１０８を介してのフイードバツク動作は最
初の部分積加算サイクルt1−t2では乗算機能を果
たしていない。すなわち、該サイクルt1−t2では
レジスタ２０および２１の内容は「０」でありタ
イミングt1で発生された部分積p0には「０」が加
算されているにすぎないという欠点がある。次
に、第１図に示した装置は１サイクル当り乗数12
ビツトに対する部分積を発生できるにもかかわら
ず最後の部分積サイクルt2−t3では４ビツトの乗
数に対する部分積を発生しているにすぎないとい
う欠点もある。この後者の欠点の除去方法として
は、１サイクル当りの処理ビツト数を乗数のビツ
ト数の約数にする方法がある。第１図の例では28
ビツトであるから、その約数としては「１」、
「２」、「４」、「７」、「14」、および「28」の６種
類
がある。約数を「１」、「２」、「４」、および
「７」とする性能が著しく低下し「28」とすると
金物量が大きすぎる。約数「14」では上述の12ビ
ツト処理に比較してCSAを１段追加しなければ
ならない。したがつて、１サイクル当り14ビツト
を処理し乗算の実行を４クロツクのタイミングで
終了するように構成しても、信号遅延時間の増加
によりクロツク間隔が大きくなり性能の向上が得
られないという欠点がある。
本発明の目的は上述の欠点を除去し少ないハー
ドウエアの追加により性能の向上した乗算装置を
提供することにある。
ドウエアの追加により性能の向上した乗算装置を
提供することにある。
本発明の２進乗算を行う乗算装置は、被乗数を
格納する被乗数格納手段と、乗数を格納する乗数
格納手段と、前記被乗数格納手段の出力と前記乗
数格納手段の内容のうち下位部を乗算し少くとも
１つの部分積を作成する第１の乗算手段と、前記
乗数格納手段の内容のうち前記下位部の最上位ビ
ツトを含みそれより上位の部分を複数の部分に分
割して順次出力する部分乗数供給手段と、前記被
乗数格納手段の出力と前記部分乗数供給手段の出
力を乗算し複数の部分積を作成する第２の乗算手
段と、この第２の乗算手段で作成された前記複数
の部分積を格納する第１の格納手段群の出力に接
続されたキヤリー・セーブ・アダー手段と、この
キヤリー・セーブ・アダー手段の出力と前記第１
の乗算手段の出力を選択して出力する選択手段
と、この選択手段の出力を格納する第２の格納手
段群と、この第２の格納手段群の出力を所定のビ
ツト数だけシフトして前記キヤリー・セーブ・ア
ダー手段に入力する手段とを含む。
格納する被乗数格納手段と、乗数を格納する乗数
格納手段と、前記被乗数格納手段の出力と前記乗
数格納手段の内容のうち下位部を乗算し少くとも
１つの部分積を作成する第１の乗算手段と、前記
乗数格納手段の内容のうち前記下位部の最上位ビ
ツトを含みそれより上位の部分を複数の部分に分
割して順次出力する部分乗数供給手段と、前記被
乗数格納手段の出力と前記部分乗数供給手段の出
力を乗算し複数の部分積を作成する第２の乗算手
段と、この第２の乗算手段で作成された前記複数
の部分積を格納する第１の格納手段群の出力に接
続されたキヤリー・セーブ・アダー手段と、この
キヤリー・セーブ・アダー手段の出力と前記第１
の乗算手段の出力を選択して出力する選択手段
と、この選択手段の出力を格納する第２の格納手
段群と、この第２の格納手段群の出力を所定のビ
ツト数だけシフトして前記キヤリー・セーブ・ア
ダー手段に入力する手段とを含む。
次に本発明の一実施例について図面を参照して
詳削に説明する。
詳削に説明する。
第２図を参照すると、本発明の一実施例は、72
ビツトの被乗数を格納するレジスタ１，28ビツト
の乗数を格納するレジスタ２、該レジスタ２から
のうちの24ビツトの乗数を12ビツトずつ選択出力
する切替回路３、前記レジスタ１および前記切替
回路３からの出力に基づいてブース（Booth）の
アルゴリズムを用いた部分積を生成し出力線１０
１−１０６に出力する乗算器４，５，６，７，
８、および９、前記レジスタ１の内容およびレジ
スタ２のビツト２４から２７までの内容に基づい
てブース（Booth）のアルゴリズムを用いた部分
積を生成し出力線１０９および１１０に出力する
乗算器２７および２８、この乗算器４，５，６，
７，８、および９からの部分積を加算するCSA
１０および１１、このCSA１０および１１から
の加算結果のうちの桁上げ信号を格納するレジス
タ１６および１８、前記加算結果のうちの和信号
を格納するレジスタ１７および１９、これらレジ
スタ１６，１７，１８、および１９の内容を加算
するツリー状のCSA１２，１３，１４、および
１５、最終段のCSA１５からの出力と乗算器２
７および２８からの出力とのうちどちらか一方を
出力する切替回路２９および３０、この切替回路
２９および３０の出力を格納するレジスタ２０お
よび２１、このレジスタ２０および２１の上位ビ
ツトの内容を加算する加算器２２、前記レジスタ
２０および２１の下位ビツトの内容を加算する加
算器２３、この加算器２３からの信号を格納する
フリツプフロツプ２４、および前記加算器２２の
出力を格納するレジスタ２５から構成されてい
る。
ビツトの被乗数を格納するレジスタ１，28ビツト
の乗数を格納するレジスタ２、該レジスタ２から
のうちの24ビツトの乗数を12ビツトずつ選択出力
する切替回路３、前記レジスタ１および前記切替
回路３からの出力に基づいてブース（Booth）の
アルゴリズムを用いた部分積を生成し出力線１０
１−１０６に出力する乗算器４，５，６，７，
８、および９、前記レジスタ１の内容およびレジ
スタ２のビツト２４から２７までの内容に基づい
てブース（Booth）のアルゴリズムを用いた部分
積を生成し出力線１０９および１１０に出力する
乗算器２７および２８、この乗算器４，５，６，
７，８、および９からの部分積を加算するCSA
１０および１１、このCSA１０および１１から
の加算結果のうちの桁上げ信号を格納するレジス
タ１６および１８、前記加算結果のうちの和信号
を格納するレジスタ１７および１９、これらレジ
スタ１６，１７，１８、および１９の内容を加算
するツリー状のCSA１２，１３，１４、および
１５、最終段のCSA１５からの出力と乗算器２
７および２８からの出力とのうちどちらか一方を
出力する切替回路２９および３０、この切替回路
２９および３０の出力を格納するレジスタ２０お
よび２１、このレジスタ２０および２１の上位ビ
ツトの内容を加算する加算器２２、前記レジスタ
２０および２１の下位ビツトの内容を加算する加
算器２３、この加算器２３からの信号を格納する
フリツプフロツプ２４、および前記加算器２２の
出力を格納するレジスタ２５から構成されてい
る。
次に本実施例の動作を詳細に説明する。
第２図および第４図を参照すると、まずタイミ
ングt0で前記レジスタ１に被乗数、前記レジスタ
２に乗数がセツトされる。１クロツク後のタイミ
ングt1でレジスタ１６，１７，１８、および１９
にレジスタ２のビツト１２〜２３に対応する部分
積がセツトされる。第３図に示した従来装置の動
作ではこのt1クロツクにおいてレジスタ２０およ
び２１には論理“０”がセツトされるが、第４図
に示すように本実施例の動作ではタイミングt1に
おいてレジスタ２０および２１にはレジスタ２の
ビツト２４〜２７に対応する部分積がセツトされ
る。すなわち、最初の部分積発生サイクル（t0か
らt1までの間）にレジスタ２のビツト２４〜２７
に対応する部分積が乗算器２７および２８により
発生されて信号線１０９および信号線１１０に出
力され、さらにスイツチ２９は信号線１０９の部
分積、スイツチ３０は信号線１１０の部分積を選
択するように制御される。タイミングt2ではレジ
スタ１６，１７，１８および１９にレジスタ２の
ビツト０〜１１に対応する部分積がセツトされ、
レジスタ２０およびレジスタ２１にはレジスタ２
のビツト１２〜２７に対応する部分積の和がセツ
トされる。この部分積加算サイクル（t1からt2ま
での間）においてはスイツチ２９は信号線１１１
の内容、スイツチ３０は信号線１１２の内容を選
択するように制御される。タイミングt3はレジス
タ２０、および２１には全ての部分積の和がセツ
トされるが、この部分積加算サイクル（t2からt3
までの間）においてもスイツチ２９は信号線１１
１の内容、スイツチ３０は信号線１１２の内容を
選択するように制御される。タイミングt4ではレ
ジスタ２０およびレジスタ２１の内容が加算器２
２により加算され、結果がレジスタ２５にセツト
されて乗算が終了する。
ングt0で前記レジスタ１に被乗数、前記レジスタ
２に乗数がセツトされる。１クロツク後のタイミ
ングt1でレジスタ１６，１７，１８、および１９
にレジスタ２のビツト１２〜２３に対応する部分
積がセツトされる。第３図に示した従来装置の動
作ではこのt1クロツクにおいてレジスタ２０およ
び２１には論理“０”がセツトされるが、第４図
に示すように本実施例の動作ではタイミングt1に
おいてレジスタ２０および２１にはレジスタ２の
ビツト２４〜２７に対応する部分積がセツトされ
る。すなわち、最初の部分積発生サイクル（t0か
らt1までの間）にレジスタ２のビツト２４〜２７
に対応する部分積が乗算器２７および２８により
発生されて信号線１０９および信号線１１０に出
力され、さらにスイツチ２９は信号線１０９の部
分積、スイツチ３０は信号線１１０の部分積を選
択するように制御される。タイミングt2ではレジ
スタ１６，１７，１８および１９にレジスタ２の
ビツト０〜１１に対応する部分積がセツトされ、
レジスタ２０およびレジスタ２１にはレジスタ２
のビツト１２〜２７に対応する部分積の和がセツ
トされる。この部分積加算サイクル（t1からt2ま
での間）においてはスイツチ２９は信号線１１１
の内容、スイツチ３０は信号線１１２の内容を選
択するように制御される。タイミングt3はレジス
タ２０、および２１には全ての部分積の和がセツ
トされるが、この部分積加算サイクル（t2からt3
までの間）においてもスイツチ２９は信号線１１
１の内容、スイツチ３０は信号線１１２の内容を
選択するように制御される。タイミングt4ではレ
ジスタ２０およびレジスタ２１の内容が加算器２
２により加算され、結果がレジスタ２５にセツト
されて乗算が終了する。
第４図に示す本実施例の場合の乗算実行時間は
第３図の従来装置に比べて１クロツク分高速化さ
れている。この高速化は前述の従来装置の２つの
欠点を除去することによりもたらされている。
第３図の従来装置に比べて１クロツク分高速化さ
れている。この高速化は前述の従来装置の２つの
欠点を除去することによりもたらされている。
なお、本実施例ではスイツチ２９および３０と
いう切替回路を用いてレジスタ２０および２１へ
の入力の切り替えているが、信号線１０９と信号
線１１０とのそれぞれの内容を選択する場合には
信号線１１１と信号線１１２を“０”にする手段
および信号線１１１と信号線１１２とのそれぞれ
の内容を選択する場合には、信号線１０９と信号
線１１０を“０”にする手段を設けることにより
これらの切替回路はORゲートで代用できる。ま
た、本実施例においては乗数のビツト幅を28ビツ
トと設定しているが、これ以外のビツト幅であつ
ても本発明が適用可能であることは言うまでもな
い。
いう切替回路を用いてレジスタ２０および２１へ
の入力の切り替えているが、信号線１０９と信号
線１１０とのそれぞれの内容を選択する場合には
信号線１１１と信号線１１２を“０”にする手段
および信号線１１１と信号線１１２とのそれぞれ
の内容を選択する場合には、信号線１０９と信号
線１１０を“０”にする手段を設けることにより
これらの切替回路はORゲートで代用できる。ま
た、本実施例においては乗数のビツト幅を28ビツ
トと設定しているが、これ以外のビツト幅であつ
ても本発明が適用可能であることは言うまでもな
い。
本発明には、従来の装置に比較して性能を向上
できるという効果がある。
できるという効果がある。
第１図は従来装置の構成を示す図、第２図は本
発明の一実施例を示す図、第３図は第１図に示す
従来装置の動作を説明するための図、および第４
図は第２図に示す一実施例の動作を説明するため
の図である。 図において、１，２，１６，１７，１８，１
９，２０，２１，２５……レジスタ、３，２６，
２９，３０……スイツチ、４，５，６，７，８，
９，２７，２８……乗算器、１０，１１，１２，
１３，１４，１５……キヤリー・セーブ・アダー
（CSA）、２２，２３、……加算器、２４……フ
リツプフロツプ。
発明の一実施例を示す図、第３図は第１図に示す
従来装置の動作を説明するための図、および第４
図は第２図に示す一実施例の動作を説明するため
の図である。 図において、１，２，１６，１７，１８，１
９，２０，２１，２５……レジスタ、３，２６，
２９，３０……スイツチ、４，５，６，７，８，
９，２７，２８……乗算器、１０，１１，１２，
１３，１４，１５……キヤリー・セーブ・アダー
（CSA）、２２，２３、……加算器、２４……フ
リツプフロツプ。
Claims (1)
- １ ２進乗算を行う乗算装置において、被乗数を
格納する被乗数格納手段と、乗数を格納する乗数
格納手段と、前記被乗数格納手段の出力と前記乗
数格納手段の内容のうち下位部の出力を乗算し少
なくとも１つの部分積を作成する第１の乗算手段
と、前記乗数格納手段２の内容のうち前記下位部
の最上位ビツトを含みそれより上位の部分の出力
を複数の部分に分割して順次出力する部分乗数供
給手段と、前記被乗数格納手段１の出力と前記部
分乗数供給手段の出力を乗算し複数の部分積を作
成する第２の乗算手段と、この第２の乗算手段で
作成された前記複数の部分積を格納する第１の格
納手段群と、この第１の格納手段群の出力に接続
されたキヤリー・セーブ・アダー手段と、このキ
ヤリー・セーブ・アダー手段の出力と前記第１の
乗算手段の出力を選択して出力する選択手段と、
この選択手段の出力を格納する第２の格納手段群
と、この第２の格納手段群の出力を所定のビツト
数だけシフトして前記キヤリー・セーブ・アダー
手段に入力する手段とを含むことを特徴とする乗
算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56105388A JPS588353A (ja) | 1981-07-06 | 1981-07-06 | 乗算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56105388A JPS588353A (ja) | 1981-07-06 | 1981-07-06 | 乗算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS588353A JPS588353A (ja) | 1983-01-18 |
| JPS622330B2 true JPS622330B2 (ja) | 1987-01-19 |
Family
ID=14406262
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56105388A Granted JPS588353A (ja) | 1981-07-06 | 1981-07-06 | 乗算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS588353A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0354384U (ja) * | 1989-09-29 | 1991-05-27 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59184945A (ja) * | 1983-04-04 | 1984-10-20 | Nec Corp | パイプライン化乗算回路 |
| JPS59205646A (ja) * | 1983-05-09 | 1984-11-21 | Matsushita Electric Ind Co Ltd | 累積乗算器 |
| JPS61177543A (ja) * | 1985-02-04 | 1986-08-09 | Hitachi Ltd | 乗算装置 |
| JPS61251933A (ja) * | 1985-04-30 | 1986-11-08 | Nec Corp | 乗算回路 |
| US6151122A (en) | 1995-02-21 | 2000-11-21 | Nikon Corporation | Inspection method and apparatus for projection optical systems |
-
1981
- 1981-07-06 JP JP56105388A patent/JPS588353A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0354384U (ja) * | 1989-09-29 | 1991-05-27 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS588353A (ja) | 1983-01-18 |
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