JPS6226473B2 - - Google Patents
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- JPS6226473B2 JPS6226473B2 JP6883478A JP6883478A JPS6226473B2 JP S6226473 B2 JPS6226473 B2 JP S6226473B2 JP 6883478 A JP6883478 A JP 6883478A JP 6883478 A JP6883478 A JP 6883478A JP S6226473 B2 JPS6226473 B2 JP S6226473B2
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- Japan
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- misfet
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- 239000000758 substrate Substances 0.000 claims description 24
- 239000004973 liquid crystal related substance Substances 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Liquid Crystal (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
この発明は、MISFET（絶縁ゲート型電界効
果トランジスタ）で構成された液晶表示装置用多
値電圧源回路に関する。
果トランジスタ）で構成された液晶表示装置用多
値電圧源回路に関する。
液晶表示装置用多値電圧源回路として、特開昭
50−158294号公報に記載されている第４図に示す
ような回路が公知である。
50−158294号公報に記載されている第４図に示す
ような回路が公知である。
この回路は、中間レベル電圧−V3を出力する
スイツチングMISFETとして、直列接続した
MISFET Q13，Q14を用いるとともに、その共通
サブストレート領域を上記直列MISFET Q13，
Q14の接続点に接続するものである。
スイツチングMISFETとして、直列接続した
MISFET Q13，Q14を用いるとともに、その共通
サブストレート領域を上記直列MISFET Q13，
Q14の接続点に接続するものである。
これにより、最大電圧−V1出力時に、出力端
子OUTから上記MISFET Q14のドレイン、サブ
ストレート領域の順方向pn接合を通してサブス
トレート領域に最大電圧を供給し、中間電圧−
V3が印加されたMISFET Q13のドレインとサブ
ストレート領域のpn接合を逆バイアスし、出力
端子から中間電圧端子へ流れる直流電流を防止し
ようとするものである。
子OUTから上記MISFET Q14のドレイン、サブ
ストレート領域の順方向pn接合を通してサブス
トレート領域に最大電圧を供給し、中間電圧−
V3が印加されたMISFET Q13のドレインとサブ
ストレート領域のpn接合を逆バイアスし、出力
端子から中間電圧端子へ流れる直流電流を防止し
ようとするものである。
この回路にあつては、最大電圧−V1出力時に
おいて、MISFET Q14のドレインとサブストレ
ート領域とのpn接合を介して、サブストレート
領域に上記最大電圧−V1を供給するものである
ため、固定電位とならず、上記最大電圧−V1か
らpn接合順方電圧分だけレベルシフトした電圧
より絶対値的に大きな電圧に対しては、放電経路
が形成されないから、静電的結合等により変動す
るものとなる。したがつて、このようにサブスト
レート領域の電位が変動すると、MISFET
Q13，Q14のゲート電位との相対的関係におい
て、ゲート電位がオンレベルの方向にレベルシフ
トされることとなるため、オフレベル制御電圧印
加時においてもオンするという誤動作ないしオフ
レベルマージンを低下させるという問題があるこ
とが判明した。
おいて、MISFET Q14のドレインとサブストレ
ート領域とのpn接合を介して、サブストレート
領域に上記最大電圧−V1を供給するものである
ため、固定電位とならず、上記最大電圧−V1か
らpn接合順方電圧分だけレベルシフトした電圧
より絶対値的に大きな電圧に対しては、放電経路
が形成されないから、静電的結合等により変動す
るものとなる。したがつて、このようにサブスト
レート領域の電位が変動すると、MISFET
Q13，Q14のゲート電位との相対的関係におい
て、ゲート電位がオンレベルの方向にレベルシフ
トされることとなるため、オフレベル制御電圧印
加時においてもオンするという誤動作ないしオフ
レベルマージンを低下させるという問題があるこ
とが判明した。
この発明は、上記問題点を解決した新規な液晶
表示装置用多値電圧源回路を提供するためになさ
れた。
表示装置用多値電圧源回路を提供するためになさ
れた。
この発明は、上記中間電圧出力用直列スイツチ
ングMISFETのうち、出力端子側のMISFET
は、上記中間電圧出力制御信号に加えて、最大電
圧出力制御信号でも制御しようとするものであ
る。
ングMISFETのうち、出力端子側のMISFET
は、上記中間電圧出力制御信号に加えて、最大電
圧出力制御信号でも制御しようとするものであ
る。
以下、実施例により、この発明を具体的に説明
する。
する。
第１図は、この発明の一実施例を示す回路図で
ある。
ある。
この回路は、電圧−V1，−V3，V2の３値レベル
を出力する回路で、例えば、−V1は−3V、−V3は
−1.5V、V2は0Vとするものである。
を出力する回路で、例えば、−V1は−3V、−V3は
−1.5V、V2は0Vとするものである。
上記最大電圧−V1と出力端子OUTとの間に設
けられ、サブストレート領域が上記最大電圧端子
−V1に接続され、タイミングパルスφ１で制御
されるｎチヤンネルMISFET Q1は、出力に上記
電圧−V1を供給するためのものである。
けられ、サブストレート領域が上記最大電圧端子
−V1に接続され、タイミングパルスφ１で制御
されるｎチヤンネルMISFET Q1は、出力に上記
電圧−V1を供給するためのものである。
また、上記最小電圧（基準電圧V2）と出力端子
OUTとの間に設けられ、サブストレート領域が
上記最小電圧端子V2に接続され、タイミングパ
ルスφ２で制御されるｐチヤンネルMISFET Q2
は、出力に上記電圧V2を供給するためのもので
ある。
OUTとの間に設けられ、サブストレート領域が
上記最小電圧端子V2に接続され、タイミングパ
ルスφ２で制御されるｐチヤンネルMISFET Q2
は、出力に上記電圧V2を供給するためのもので
ある。
中間電圧−V3と出力端子OUTとの間に直列に
設けられたｎチヤンネルMISFET Q3，Q4は、出
力に上記中間電圧−V3を供給するためのもので
あり、そのサブストレート領域は共通に上記直列
MISFET Q3，Q4の接続点に接続するとともに、
MISFET Q3はタイミングパルスφ３で制御し、
MISFET Q4は、最大電圧出力時にサブストレー
ト領域をこの最大電圧で固定するため、上記タイ
ミングパルスφ３とタイミングパルスφ１との論
理和信号φ１＋φ３で制御するものである。
設けられたｎチヤンネルMISFET Q3，Q4は、出
力に上記中間電圧−V3を供給するためのもので
あり、そのサブストレート領域は共通に上記直列
MISFET Q3，Q4の接続点に接続するとともに、
MISFET Q3はタイミングパルスφ３で制御し、
MISFET Q4は、最大電圧出力時にサブストレー
ト領域をこの最大電圧で固定するため、上記タイ
ミングパルスφ３とタイミングパルスφ１との論
理和信号φ１＋φ３で制御するものである。
この回路をモノリシツク半導体集積回路装置に
構成した場合の一実施例断面図を第２図に示す。
構成した場合の一実施例断面図を第２図に示す。
同図において、１乃至2ohm・cmの抵抗率を有
するｎ型シリコン・サブストレートW2には、従
来の選択拡散技術によつて、約８ミクロンの深さ
に同時拡散された複数のｐ型ウエル領域W1，W3
を有する。
するｎ型シリコン・サブストレートW2には、従
来の選択拡散技術によつて、約８ミクロンの深さ
に同時拡散された複数のｐ型ウエル領域W1，W3
を有する。
このウエル領域W1及びW2には、それぞれｎ型
不純物を選択的に拡散することによつて、
MISFET Q1及びQ3，Q4のソース領域S1及びS3，
S4と、ドレイン領域D1及びD3，D4とを同時に形
成する。これらの拡散によつてつくられたソース
及びドレイン領域はウエル領域内に約1.5ミクロ
ンの深さに延びている。
不純物を選択的に拡散することによつて、
MISFET Q1及びQ3，Q4のソース領域S1及びS3，
S4と、ドレイン領域D1及びD3，D4とを同時に形
成する。これらの拡散によつてつくられたソース
及びドレイン領域はウエル領域内に約1.5ミクロ
ンの深さに延びている。
一方、シリコン・サブストレートW1には、ｐ
型不純物を選択的に拡散することによつて、
MISFET Q2のソース領域S2とドレイン領域D2と
を同時に形成する。
型不純物を選択的に拡散することによつて、
MISFET Q2のソース領域S2とドレイン領域D2と
を同時に形成する。
上記MISFETの各ゲート領域の表面には、厚
さ約1200Åの絶縁物の層で覆われており、この絶
縁層の上には、厚さ約4000Åのシリコン・ゲート
電極層が形成されている。ゲート電極層として、
アルミニウムを用いる場合には、上記絶縁層の上
に厚さ約10000Åのものを用いる。
さ約1200Åの絶縁物の層で覆われており、この絶
縁層の上には、厚さ約4000Åのシリコン・ゲート
電極層が形成されている。ゲート電極層として、
アルミニウムを用いる場合には、上記絶縁層の上
に厚さ約10000Åのものを用いる。
上記ウエル領域W1は、MISFET Q1のサブス
トレート領域を構成し、配線により電圧端子−
V1にソースととも接続される。
トレート領域を構成し、配線により電圧端子−
V1にソースととも接続される。
上記シリコン・サブストレートW2は、
MISFET Q2のサブストレート領域を構成し、配
線により電圧端子−V2にソースとともに接続さ
れる。
MISFET Q2のサブストレート領域を構成し、配
線により電圧端子−V2にソースとともに接続さ
れる。
そして、上記ウエル領域W3は、MISFET
Q3，Q4のサブストレート領域を構成し、配線に
より、上記MISFET Q3，Q4のソースに接続され
る。このMISFET Q3のドレインは、配線により
電圧端子−V3に接続される。
Q3，Q4のサブストレート領域を構成し、配線に
より、上記MISFET Q3，Q4のソースに接続され
る。このMISFET Q3のドレインは、配線により
電圧端子−V3に接続される。
上記MISFET Q1，Q2及びQ4のドレインは、配
線により共通に接続して出力端子に導くものであ
る。
線により共通に接続して出力端子に導くものであ
る。
また、上記MISFET Q1〜Q4のゲートには、配
線により、タイミングパルス信号φ１，φ２，φ
３及びφ１＋φ３が供給されるものである。
線により、タイミングパルス信号φ１，φ２，φ
３及びφ１＋φ３が供給されるものである。
この回路の動作は、第３図に示す動作波形図を
参照して、次に説明する。
参照して、次に説明する。
出力制御タイミングパルスφ２がローレベル
（−V1レベル）になつて、MISFET Q2がオン
し、出力OUTに電圧V2を出力する。通常、この
電圧V2は、0Vの基準電圧である。
（−V1レベル）になつて、MISFET Q2がオン
し、出力OUTに電圧V2を出力する。通常、この
電圧V2は、0Vの基準電圧である。
次に、このタイミングパルスφ２がハイレベル
（V2レベル）に変化するとともに、タイミングパ
ルスφ１がハイレベルに変化すると、MISFET
Q2がオフとなり、MISFET Q1がオンするため
に、出力OUTは、V2（0V）から−V1レベルに変
化する。そして、このタイミングパルスφ１のハ
イレベルにより、制御信号φ１＋φ３もハイレベ
ルとなつて、MISFET Q4がオンするため、サブ
ストレート領域W3の電位は、上記出力レベルで
ある−V1レベルに固定されることとなる。これ
により、前述のような誤動作ないし、オフレベル
マージンの低下が防止できる。また、MISFET
Q3のドレインとサブストレート領域とのpn接合
は、逆バイアスされるため、出力端子OUTと中
間電圧端子−V3との間で直流電流が流れること
はない。
（V2レベル）に変化するとともに、タイミングパ
ルスφ１がハイレベルに変化すると、MISFET
Q2がオフとなり、MISFET Q1がオンするため
に、出力OUTは、V2（0V）から−V1レベルに変
化する。そして、このタイミングパルスφ１のハ
イレベルにより、制御信号φ１＋φ３もハイレベ
ルとなつて、MISFET Q4がオンするため、サブ
ストレート領域W3の電位は、上記出力レベルで
ある−V1レベルに固定されることとなる。これ
により、前述のような誤動作ないし、オフレベル
マージンの低下が防止できる。また、MISFET
Q3のドレインとサブストレート領域とのpn接合
は、逆バイアスされるため、出力端子OUTと中
間電圧端子−V3との間で直流電流が流れること
はない。
そして、タイミングパルスφ１がロウレベル
（−V1レベル）に変化するとともに、タイミング
パルスφ３がハイレベル（V2レベル）に変化す
ると、MISFETφ１がオフ、MISFET Q3，Q4が
共にオンする。このMISFET Q3のオンにより、
サブストレート領域W3は、中間電圧−V3に固定
され、次にMISFET Q4のONにより出力に中間
電圧−V3レベルを出力するものとなる。
（−V1レベル）に変化するとともに、タイミング
パルスφ３がハイレベル（V2レベル）に変化す
ると、MISFETφ１がオフ、MISFET Q3，Q4が
共にオンする。このMISFET Q3のオンにより、
サブストレート領域W3は、中間電圧−V3に固定
され、次にMISFET Q4のONにより出力に中間
電圧−V3レベルを出力するものとなる。
上記タイミングパルスφ１〜φ３は、択一的に
オンレベルとすることにより、３値レベルのうち
任意のレベルを出力することができる。そして、
その出力レベルは、MISFETのドレイン側から
得るものであるため、電圧源の出力をレベル損な
く得られる相補型回路とすることができる。
オンレベルとすることにより、３値レベルのうち
任意のレベルを出力することができる。そして、
その出力レベルは、MISFETのドレイン側から
得るものであるため、電圧源の出力をレベル損な
く得られる相補型回路とすることができる。
この発明は、前記実施例に限定されず、４値以
上の多値レベルを出力する場合には、中間レベル
出力用スイツチングMISFETとして、前記同様
な直列MISFETを設ければよい。そして、出力
端子側のMISFETは、その出力すべき中間レベ
ルより絶対値的に大きな電圧を出力するタイミン
グパルスの論理和出力で制御するものとすればよ
い。
上の多値レベルを出力する場合には、中間レベル
出力用スイツチングMISFETとして、前記同様
な直列MISFETを設ければよい。そして、出力
端子側のMISFETは、その出力すべき中間レベ
ルより絶対値的に大きな電圧を出力するタイミン
グパルスの論理和出力で制御するものとすればよ
い。
また、電源の極性を変更した場合には、これに
応じて制御パルスの極性、及びMISFETの導電
型を変更すればよい。
応じて制御パルスの極性、及びMISFETの導電
型を変更すればよい。
第１図は、この発明の一実施例を示す回路図、
第２図は、モノリシツク半導体集積回路装置に構
成した場合の構造断面図、第３図は、動作波形
図、第４図は、従来技術の一例を示す回路図であ
る。
第２図は、モノリシツク半導体集積回路装置に構
成した場合の構造断面図、第３図は、動作波形
図、第４図は、従来技術の一例を示す回路図であ
る。
Claims (1)
- １ 絶対値的に最も大きな電圧値の第１の電圧源
と出力端子との間に設けられ、サブストレート領
域が第１の電圧源に接続された第１導電型の第
1MISFETと、第２の電圧源と上記出力端子との
間に設けられ、サブストレート領域が第２の電圧
源に接続された第２導電型の第2MISFETと、上
記第１の電圧源と第２の電圧源との間の電圧値を
有する第３の電圧源と上記出力端子との間に直列
的に結合された第１導電型の第３、第4MISFET
とを具備し、出力端子側に設けられた第
3MISFETのサブストレート領域は、上記第１、
第２、第３のどの電圧源にも接続されずに上記第
4MISFETのサブストレート領域とともに上記第
３と第4MISFETの接続点に接続され、上記第
3MISFETは、少なくとも上記第1MISFETが導
通状態にされているとき導通状態にされることを
特徴とする液晶表示装置用多値電圧源回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6883478A JPS55514A (en) | 1978-06-09 | 1978-06-09 | Multi value voltage power circuit for liquid crystal display unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6883478A JPS55514A (en) | 1978-06-09 | 1978-06-09 | Multi value voltage power circuit for liquid crystal display unit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55514A JPS55514A (en) | 1980-01-05 |
| JPS6226473B2 true JPS6226473B2 (ja) | 1987-06-09 |
Family
ID=13385115
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6883478A Granted JPS55514A (en) | 1978-06-09 | 1978-06-09 | Multi value voltage power circuit for liquid crystal display unit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55514A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003204259A (ja) | 2002-01-07 | 2003-07-18 | Mitsubishi Electric Corp | 多値論理回路 |
| JP4797169B2 (ja) * | 2006-03-20 | 2011-10-19 | 国立大学法人富山大学 | 整理ケース及び整理方法 |
-
1978
- 1978-06-09 JP JP6883478A patent/JPS55514A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55514A (en) | 1980-01-05 |
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