JPS6227404B2 - - Google Patents
Info
- Publication number
- JPS6227404B2 JPS6227404B2 JP436375A JP436375A JPS6227404B2 JP S6227404 B2 JPS6227404 B2 JP S6227404B2 JP 436375 A JP436375 A JP 436375A JP 436375 A JP436375 A JP 436375A JP S6227404 B2 JPS6227404 B2 JP S6227404B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- input
- gate
- single bit
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0646—Configuration or reconfiguration
- G06F12/0684—Configuration or reconfiguration with feedback, e.g. presence or absence of unit detected by addressing, overflow detection
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Program-control systems
- G05B19/02—Program-control systems electric
- G05B19/04—Program control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
- G05B2219/10—Plc systems
- G05B2219/11—Plc I-O input output
- G05B2219/11101—Verifying ram data correct, validity, reload faulty data with correct data
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
- G05B2219/10—Plc systems
- G05B2219/11—Plc I-O input output
- G05B2219/1159—Image table, memory
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
- G05B2219/10—Plc systems
- G05B2219/11—Plc I-O input output
- G05B2219/1168—Peak amplitude for input, nul amplitude for activating output
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
- G05B2219/10—Plc systems
- G05B2219/11—Plc I-O input output
- G05B2219/1188—Detection of inserted boards, inserting extra memory, availability of boards
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
- G05B2219/10—Plc systems
- G05B2219/13—Plc programming
- G05B2219/13004—Programming the plc
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
- G05B2219/10—Plc systems
- G05B2219/13—Plc programming
- G05B2219/13012—Using other programs, adapting program to machine, exchanging or rom
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
- G05B2219/10—Plc systems
- G05B2219/13—Plc programming
- G05B2219/13128—Relay ladder diagram, RLL RLD KOP
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
- G05B2219/10—Plc systems
- G05B2219/15—Plc structure of the system
- G05B2219/15018—Communication, serial data transmission, modem
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
- G05B2219/10—Plc systems
- G05B2219/15—Plc structure of the system
- G05B2219/15054—LIFO for storing intermediate results
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Programmable Controllers (AREA)
- Executing Machine-Instructions (AREA)
Description
本発明はプログラム可能の論理制御機に係り、
特に制御機に記憶装置と記憶データの読み出し装
置を内蔵し、記憶装置には命令語と、サンプル結
果または中間計算結果あるいは類似のデータを表
わす１ビツト構成のデータ語を記憶し、読み出し
装置はこれら記憶語を次の計算のため読み出して
再現するような制御機に関するものである。 選ばれた実施例では、半導体IC回路を使つて
構成したプログラム可能の論理制御機は多ビツト
の命令語と１ビツトのデータ語を記憶する記憶装
置と命令語に従つてデータに対するデータ処理を
行なうために記憶装置に選択的に結合するプロセ
ツサとを含んでいる。１ビツト語の押し下げ型棒
状スイツチ回路（プツシユダウンスタツク）がプ
ロセツサの計算に対する部分的な解答を記憶する
ためプロセツサに選択的に結合される。部分的な
解答は他の部分の計算が完了すると入力順と逆の
順序でその棒状スイツチ回路から読み出される。
他の部分の解答は押し下げ型棒状スイツチ回路か
ら再現した部分的解答と組み合わされる。 他の観点から見れば単独で有用であり、または
上述の実施例と組み合せて有用であるが、プログ
ラム可能の論理制御機は梯子型継電網の多重の導
線のそれぞれの状態を検出するためのサンプルさ
れる入力素子を有する。回路網の出力素子は制御
機の記憶装置に記憶されるプログラムされた命令
語にしたがつて電力を利用する機器に電源を接続
しまたこれを切断して梯子型回路網に要求される
動作条件を満足させる。サンプル装置は順次に１
ビツト語を発生する。この１ビツト語は入力素子
のそれぞれの状態を表わすものである。入力素子
の状態によつて各出力素子に対し１状態のの出力
制御状態を示す１ビツトの１つの組が発生され
る。電源電圧の各半サイクルごとに動作するタイ
ミング装置が半導体の読み出し／書き込み用のイ
メージ・レジスタ中に１ビツトの入力語と出力制
御状態語を発生し記憶する動作を開始する。さら
に、タイミング装置は直列の入出力（Ｉ／Ｏ）モ
ードを順番に設定するための制御装置を含んでい
て、その直列入出力モードでは入力素子がサンプ
ルされ出力状態がレジスタから読み出されて出力
素子に与えられそのモードについで運転モードが
行なわれ、運転モードでは制御状態の新らしい組
が設定されてレジスタに記憶される。 本発明は、ある一面から見れば、梯子型継電網
に相当する回路の各導線、すなわち梯子の横木に
相当する回路に、実際的には無制限に多数の並列
回路をもうけることができるプログラム可能の制
御機に関するものである。この特別な面から見れ
ば、本発明はアドレスの不要な、単一ビツト構成
の押し下げ型棒状スイツチ回路とそれに接続され
る回路に関し、これらの回路は計算の中間結果を
一時的に記憶して、次の計算と組み合せるために
この記憶を取り出すものである。他の面から見れ
ば、本発明は梯子型継電回路網の多重素子、多重
分岐導線がそのような導線中の入力素子の状態を
サンプルし、その導線中の出力素子に対する制御
状態信号を発生し、かつその過程において、制御
機に内蔵する読み出し／書き込み用イメージ・レ
ジスタに１ビツトのフラグ符号を記憶しそれによ
つて出力機器にフラグ符号の記憶をする必要をな
くした、プログラム可能の論理制御機に関するも
のである。 交流電源から電力を供給される機械の制御に関
する条件を設定する為に従来は多重の継電器装備
が用いられていた。この装備は一般に梯子型回路
網として知られている形の電気結線図によつて提
供される指示に従つて行なわれる。 この装備の作業を簡単化する問題を解決するた
めの数種類の方法は制御工学（Control
Engineering）の1972年９月号第45頁以下に述べ
られている。 本発明は一般にプログラム可能の論理制御機と
して知られている分野に属するものである。従来
はプログラム可能の論理制御機は機械、プロセ
ス、ソレノイド磁石、電動機等の制御に用いられ
てきた。そのような制御機は一般にはそれに関連
して多数の出力記憶装置を用いていた。論理制御
機によつて機械からの制御状態信号を発生する過
程において、計算の中間結果を一時的に記憶する
必要がある。従来は、このような中間結果は出力
記憶装置に記憶されたが、この記憶のモードは不
経済であり、与えられた組の機器の容量を低下さ
せる。その理由はこのモードでは利用し得る出力
記憶装置の多数が使用されるからである。出力の
一時的計算結果が出力記憶装置に記淑されると、
そのような出力を読み出すことができるように相
当多量の電子装置や配線が備えられない限りは、
その結果を次の計算に使うために利用することは
できない。 現在存在するプログラム可能の制御機はまた梯
子型継電網論理の各導線、すなわち梯子の横棒に
相当する回路に僅かの数の並列回路だけを用いる
ようプログラムを拘束する傾向がある。このよう
な論理システムで通常出くわす複雑さのため、従
来存在したこの拘束は不当な制限を課するもので
あつた。梯子型継電網の各導線に無制限に並列回
路を適応できるようにすることが望まれていた。 本発明は従来のシステムにおけるこの拘束を、
１ビツト語幅の押し下げ型棒状スイツチの形をし
たアドレス不要の記憶装置を使用することによつ
て除去するものである。このことによつて計算の
中間結果を一時的に記憶することができる。この
中間結果は他の計算と組み合せるためその後取り
出すことができる。この動作は下位の式の群に分
解することができるブール代数式に対しても同様
に良好に作動する。下位の式の群のそれぞれの式
が計算されその結果が押し下げ型棒状スイツチ回
路に別々に記憶されていて、次にこの記憶をとり
出してブール代数式の最后の結果を得るために組
み合される。本発明において重要なことは語長が
単に１ビツトであるとゆう事実である。また重要
なこととして、押し下げ型棒状スイツチ回路の長
さ、すなわち記憶できるビツトの数は実際上無制
限であることである。更に詳細に言えば、本発明
のこの面は、多ビツトの命令語と１ビツトのデー
タ語を記憶するための記憶装置と命令語に従つて
データ語の処理をするために記憶装置に選択的に
結合するプロセツサ装置とを含む半導体IC（集
積回路）ユニツトを使つて構成されたプログラム
可能の論理制御機において具体化されている。本
発明によれば、１ビツト語幅の押し下げ型棒状ス
イツチ回路がブール代数式型の計算の中間結果を
記憶するためにプロセツサに選択的に結合され
る。次には、他の部分の計算が終了したことに対
応して押し下げ型棒状スイツチ回路から部分的な
計算結果を、入力と逆の順序で読み出す装置が備
えられている。また次には、押し下げ型棒状スイ
ツチ回路から取り出した部分的な計算結果と他の
部分的な計算結果とを組み合わす装置が備えられ
ている。 本発明の他の面においては、この装置の電子構
成内に存在するランダム・アクセスの記憶装置
（RAM）中に中間計算結果を１時的に記憶するた
めの比較的安価な記憶装置も備えられている。多
くの計算の中間的な結果はこのような記憶装置に
記憶することができて、これが無い場合には必要
な出力記憶装置には記憶されない。RAMを出力
記憶装置と並列に使つて総ての出力データを記憶
することによつて、これらの出力データは次の計
算に使うため利用することができる。更に詳細に
言えば、本発明のこの面により、梯子型継電網の
多重の導線のそれぞれの状態を検出するためにサ
ンプルされる入力素子を有するプログラム可能の
論理制御機中に半導体の読み出し／書き込み用イ
メージ・レジスタが設けられている。制御機はま
た回路網中に出力素子を有し、この出力素子は梯
子型回路網で要求される動作条件を満足するよう
に制御機内の記憶装置に記憶されているプログラ
ムされた命令語に従つて電源電圧を電源利用機器
に接続しまたはこれを切断する。このシステムは
サンプル装置を有し、前記入力素子のそれぞれの
状態をそれぞれ１語で表わす１ビツト長の語を順
次に発生する。このシステムはまた１ビツトの出
力制御状態語を発生する装置を有する。この状態
語は１語が入力素子の状態によつて定まる出力素
子のそれぞれの１状態に相当する。タイミング装
置は電源電圧の各半サイクルごとに動作して、１
ビツト構成の語と出力制御状態語を発生しこれを
レジスタに記憶する動作を開始させる。更に特定
の面においては、出力制御状態を検出する過程に
おいてフラグ符号を発生する装置が備えられてい
る。次にこのフラグ符号をイメージ・レジスタ内
に記憶しておいて、要求があつた時読み出す装置
が備えられている。 以下図面について更に詳細に説明する。プログ
ラム可能の論理制御機システムの一実施例に関し
て本発明の説明をするが、このシステムには３個
の別個のユニツトがある。第１のユニツトは制御
機であつて、これはプログラム可能のシーケンサ
であり、記憶装置内に記憶される命令語の組と、
被制御の機器装置に関連する各種の入力素子の状
態を表示する役をする入力機器を順番に探知する
装置とを有する。 第２のユニツトはプログラム装置であり、シー
ケンサ内に最初に希望する命令語を記憶させ、爾
后シーケンサが変化する条件に応動して希望の動
作の組を制御するよう無人で動作するようにする
装置である。したがつてプログラム用キーボード
は与えられた制御機の始動開始すなわち最初のプ
ログラムの為に用いられその後ではシステムから
除去されて制御機がその動作を次に変更する必要
がある時以外には使われない。 第３のユニツトは入力および出力機器の組から
なりシーケンサから導かれるケーブルに沿つて
種々の希望位置において接続される。一般に、１
個もしくは１個以上の出力機器が電動機や、指示
電球や、ソレノイド磁石や、その他類似の電力利
用機器に交流電源を接続する機能を果たす。シス
テムの動作は次のとおりである。すなわちケーブ
ルに沿つた入力機器は電源電圧の半サイクルごと
に少なくとも１回その状態が探知される。入力機
器の状態はシーケンサ内に記憶される。その後
で、シーケンサの動作によつてあらかじめ設定さ
れた制御状態語はシーケンサ内の記憶装置から読
み出されケーブルを経て出力機器の記憶装置に至
り、必要な場合は出力機器の状態を変更する、た
とえば電動機の電源を「接」にしたりまたは
「断」にしたりする、ために利用される。 その後で、シーケンサの記憶装置内に記憶され
ている命令語の組は探知されて、入力ユニツトか
ら得られた入力データに対しデータ処理を行ない
新らしい出力状態語を発生するために用いられ
る。この手段によつて、出力システムの条件は電
源電圧の１サイクルよりは長くない時間間隔で選
択的に変更される。 本発明の応用は、シーケンサの動作を通してフ
ラグ符号が発生されるその動作の部分を実現する
ための改善に向けられている。更に特殊な面にお
いては、本発明はシーケンサの動作の中間結果が
イメージ・レジスタの形になつている読み出し／
書き込み用記憶装置に記憶され、したがつて出力
状態語を発生する間の任意の時点において要求に
よつて利用され得るような動作に向けられてい
る。 第１図 第１図はプログラム可能の論理制御機１０を示
し、制御機１０がプラグ３９８と多心ケーブル３
９９を介してＩ／Ｏ基本ユニツト４００に接続さ
れ、そこからケーブル３９９ａを介してＩ／Ｏ基
本ユニツト４０１に接続され、ユニツト４０１か
らはケーブル３９９ｂが矢４０２の方向に延長し
て任意の位置に設置される追加のＩ／Ｏユニツト
に接続される状態を示している。プログラム可能
の制御機１０はプラグ・イン入力ユニツト６００
からプログラムされる固定配線の独立したプロセ
スシーケンサと制御装置である。 Ｉ／Ｏ基本ユニツト４００は種々の回路素子に
適応するようにコネクタ４０９として示すような
複数個のコネクタをもつている。Ｉ／Ｏ基本ユニ
ツト４０１もまたコネクタ４１１，４１４として
示すような複数個のコネクタをもつている。コネ
クタは、たとえば、Ｘ／Ｙテーブル４０４を制御
するのに用いられる。電動機４０５はテーブル４
０４をある軸の方向に駆動し、電動機４０６はテ
ーブル４０４を他の軸の方向に駆動する。制限ス
イツチ４０７はテーブル４０４と物理的に接触し
たとき動作するよう配置される。電動機４０６は
導線４０８によりＩ／Ｏ基本ユニツト４００上の
出力コネクタ４０９に接続される。スイツチ４０
７は導線４１０によりＩ／Ｏ基本ユニツト４０１
上の入力コネクタ４１１に接続される。押しボタ
ンスイツチ４１２は導線４１３によつてユニツト
４０１上の入力コネクタ４１４に接続される。 プログラム可能の制御機１０は、たとえば、ス
イツチ４０７と４１２が共に接となつているとき
電動機４０６を附勢するために用いられる。この
ような動作はユニツト１０の中の記憶装置に記憶
されている制御状態に応動して行なわれる。ユニ
ツト１０内の記憶装置には入力ユニツト６００に
よつて希望する制御状態がロードされる。 Ｉ／Ｏ基本ユニツト４００は本実施例では８個
の入力コネクタ４００ａと８個の出力コネクタ４
００ｂとをそなえている。同様に、Ｉ／Ｏ基本ユ
ニツト４０１は８個の入力コネクタ４０１ａと８
個の出力コネクタ４０１ｂをそなえている。 第２図 このシステムは電力制御システムの結線に通常
用いられる梯子型回路網で構成される命令語にロ
ードされている指令電圧状態に応動して動作す
る。たとえば第２図には代表的な梯子型回路網を
示し、その中で制限スイツチ４０７と押しボタン
スイツチ４１２は電動機４０６と電力線４１５お
よび４１６間に直列に接続されており、この電力
線は第１図ユニツト４００に入る電力ケーブル３
９７中に含まれている。同様に、電動機４０５は
類似の制御素子と直列になつて電力線４１５と４
１６間に接続される。電力線４１５と４１６間に
接続される第３の回路は３個の並列なスイツチと
タイマ４１７および制御リレー４１８の直列回路
であり、タイマはいずれか１個のスイツチが接と
なると動作する。 ここに述べる本発明の実施例では、素子４０９
のような出力素子を256個と、素子４１１，４１
４のような入力素子を256個とがそなえられる。
第１図に示すシステムは梯子型回路網中の多くの
通路を形成するための命令語を記憶する役をして
いる。この実施例を拡大して梯子型回路網によつ
て表わされるシステム中に更に多くの素子を備え
るようにすることができる。このことは、プログ
ラムされた操作の中間結果を一時的に記憶するた
めのアドレス装置の不用な、押し下げ型棒状スイ
ツチ回路を独特の方法で使用することによつて遂
行される。この押し下げ型棒状スイツチ回路はブ
ール代数式に対しても良好に作動し、その場合こ
のブール代数式はいくつかの下位の式に分解さ
れ、この下位の式の一つ一つが押し下げ型棒状ス
イツチ回路に記憶されそしてその後でブール代数
式の最終の結果を得るように組み合わされる。第
２図では簡単な梯子型素子しか示されてないが、
第１図に示すシステムは梯子型回路網にほとんど
無制限に多くの数の梯子の横棒を持たせることが
でき、かつ任意の一つの横棒に無制限に多くの数
の素子を含ませることができる点において融通性
がある。 次に制御機１０、Ｉ／Ｏ基本ユニツト４００，
４０１、および制御モジユール６００に用いられ
る構造について説明する。動作においては、プラ
グ６００ｂは希望する梯子型回路網を制御機６０
０に入れる場合にだけ用いられる。その後で、プ
ラグ６００ｂは除去されユニツト６００はどこか
他の場所に設置されている追加の制御機のプログ
ラム挿入に使うために利用することができる。 プログラム可能の制御機１０−第３ないし６図 第３ないし６図に示されるプログラム可能の制
御器１０には次に述べる顕著な動作部分がある。 カウンターデータ・レジスタ−第３ないし４図 ユニツト１２ないし１５は直列Ｉ／Ｏモードの
動作をしているときは直列Ｉ／Ｏカウンタの役を
し、運転モードの動作をしているときは記憶命令
語の役をする。それらは後節で説明するようにイ
メージ・レジスタ２０と関連して動作する。 ビツトと命令語のカウンター第３ないし４図 ユニツト３６ないし３８はそのユニツトの動作
のプログラム順番を同期しかつ制御するためのビ
ツトと命令語のカウンタとしての役をする。 走査サイクル・カウンタ−第３図 カウンタ３５は第２図ユニツト４１７のような
タイミング・ユニツトが使われる場合に必要なタ
イミング動作を助勢するため完結された走査サイ
クルの数をカウントする役をする。 プロセツサ−第３図 ユニツト６１，６２．６３は第１次プロセツ
サ・ユニツトの役をする。ユニツト６１は主デコ
ーダとプロセツサ用ROMである。ユニツト６２
はタイマ・カウンタ・プロセツサ用ROMであ
る。ユニツト６３はタイマ・カウンタ状態信号記
憶ユニツトである。 同期ラツチ−第３図 同期ラツチ１１を経て、起動パルスが伝送され
制御機の各サイクルを開始する。制御機１０は通
常、第２図電力線４１５，４１６の110ボルトを
電源とする機器と関連して動作する。制御機１０
は電源電圧の各半サイクルの時間制限内で１周期
の動作を完結するよう作動する。同期ラツチ１１
の端子１１ｅに与えられる入力同期パルスは電源
電圧の各半波の尖頭値で発生するようにされてい
る。 同期パルスが発生するたび、第２図の４０７，
４１２等のスイツチのような梯子型回路網の総て
の制御素子の状態を示す信号はデータ入力アン
ド・ゲート１７を経て制御機に読み込まれイメー
ジ・レジスタ２０に記憶される。データの読列み
込みの後で、新らしく発生した制御状態信号は制
御機１０からケーブル３９９を経て送出される。
ケーブル３９９の一つの回路はデータ出力用ナン
ド・ゲート１８に接続されている。その後で、第
５図記憶装置２５ないし２８または３０ないし３
３のすべての命令語が吟味されて、新らしい出力
データが作り出される。このようにして一同期が
完結され、制御機は電源電圧が次の尖頭値になる
のを待ち、次の制御サイクルを開始する。 ゲート１８からの出力データは第２図のユニツ
ト４００，４０１等の中にあるシフト・レジスタ
に記憶される。このシフト・レジスタによる記憶
装置は、二重出力型のレジスタの形になつている
が、第１３ないし１４図に関して説明するよう
に、ある与えられた時間の間の制御条件を設定す
る出力データを記憶する。このような時間の間
に、新らしい出力データは二重出力型レジスタの
他の部分に記憶される。制御は電源電圧波形が零
を交叉するごとに出力レジスタの一方の半分から
他方の半分へ移される。 押し下げ型棒状スイツチ回路−第３図 ユニツト８０は１ビツトの語幅の押し下げ型棒
状スイツチ回路である。制御機の他の部分で行な
われた論理計算の結果がこの押し下げ型棒状スイ
ツチ回路に記憶される。この結果は記憶されたと
反対の順序で、随意に取り出すことができる。押
し下げ型棒状スイツチ回路の長さは実用的な意味
で無制限であつて、計算結果の数がどのように多
数になつてもそれが常識的なものである限り、適
当なユニツトを縦続することによつてこれに対応
することができる。順番に行なわれる動作中の中
間結果は他の順番に行なわれる計算結果と組み合
わせるために押し下げ型棒状スイツチ回路から取
り出すことができる。 記憶回路部−第５図 記憶回路部は４個のRAMユニツト２５ないし
２８からなるRAMとPROMユニツト３０ないし
３３からなるプログラム可能のROMを含んでい
る。RAMないし２８の各RAMユニツトは1024ビ
ツトの容量と10本の入力制御線を有ししたがつて
１時に１ビツトだけが読み出される。PROM３０
ないし３３は８本の入力制御線を有し、１時に並
列４ビツトの出力ができる。したがつてRAMユ
ニツト２５ないし２８は16ビツトの命令語を256
記記憶することができる。命令語はナンドゲート
２４が導通状態になつているときユニツト６００
を用いてRAMユニツト２５ないし２８に記憶さ
せることができる。導線２３は記首憶データ入力
線であつて、RAMユニツト２５ないし２８への
データ・フローのためには導通状態でなければな
らない。別の方法として、256語の命令語は
PROMユニツト３０ないし３３に記憶することが
できる。 第５図ではRAMユニツト２５ないし２８と
PROMユニツト３０ないし３３との両方が示され
ている。RAM２５とPROM３０とは実際には並
列動作用に接続されしたがつてシステム中では同
一場所を占める。いずれか一方が使われ両方が共
に使われることはない。RAM２６とPROM３
１、RAM２７とPROM３２、およびRAM２８と
PROM３３についても同様である。このように、
第５図では実際に余剰装置が示されているが、こ
こで述べる実施例では４個だけの記憶ユニツトが
用いられ、RAMとROMの組み合わせ希望によつ
てどのようにしてもよい。 RAMユニツト２５ないし２８に記憶されてい
る命令語は、新らしい命令語を挿入しまたは既存
の命令語を変更する普通の動作の過程において、
ユニツト６００を使つて変更することができる。
これに反し、PROMユニツト３０ないし３３は固
定であつてユニツト６００を使つて変更すること
はできない。RAMユニツト２５ないし２８の場
合も、PROMユニツト３０ないし３３の場合も、
命令語は16個の１ビツト制御状態として読み出さ
れ、ゲート３４を経て直列に読み出される。 更に詳細にこのシステムについて説明する前
に、希望する動作の概略の説明を簡単に述べるこ
とにする。 このシステムでは３種のモードが順番に行なは
れる。すなわち(a)待機モード(b)直列入出力モード
および(c)運転モードである。 待機モード：このシステムは60Hzの電源電圧の
次の尖頭値が起るまで休止状態で待機する。尖頭
値が起ると、同期パルスが発生して動作を開始さ
せ、動作の各周期は次の尖頭値が起る前に完了す
る。 直列入出力モード：このモードは同期パルスの
出現によつて開始される。直列入出力モードには
３種の別個の段楷が含まれている。第１の段楷で
は、第１図のユニツト４００，４０１上の総ての
入力ユニツト４０７，４１２の状態が読み込まれ
てイメージ・レジスタ２０に記憶される。ここに
述べる特定の実施例では、イメージ・レジスタ２
０は1025ビツトの記憶容量を有する。イメージ・
レジスタ２０の入力部は256ビツトに制限されて
いる。したがつて、入力ユニツトは256種まで設
けることができ、その状態はイメージ・レジスタ
２０中に読み込まれる。 第２の段楷では、直列の出力オペレーシヨンが
行なはれ、それによつてイメージ・レジスタ２０
の中央部に記憶されている512ビツトの直列出力
オペレーシヨンが起る。512個の中央記憶位置は
システム内部で使用するフラグを記憶するために
使はれ、そのようなフラグの使用を必要とする外
部機器によつて利用することができる。ここでは
特定の使用法については述べないが、そのような
フラグの記憶はオペレーシヨンの一部となつてお
り、それを読み出すことは第２の段楷の動作の一
部になつている。それらは中間の段楷として直列
入出力モード中に含まれている。 第３の段楷では、イメージ・レジスタ２０の最
后の256ビツトが読み出され第１図のケーブル３
９９上を伝送されてユニツト４００，４０１等に
記憶される。 レジスタ２０の最后の256ビツトに記憶されて
いる情報は前の周期のオペレーシヨンの間に発生
した情報であり、更に詳細に言へば前のモードの
運転モード中に発生した情報である。 運転モード：運転モードでは、記憶装置２５な
いし２８および（または）３０ないし３３に記憶
されている命令語が、イメージ・レジスタ２０の
第１の256ビツトに記憶されている入力データに
対して、このシステムにより実行される。 この時点では、ユニツト４００，４０１等のそ
れぞれには並列入力直列出力型のシフト・レジス
タ１個が含まれていて、そのユニツトに関連する
各入力接続座４１１に対し１ビツトを持つている
ことを理解しておくことが有用であらう。直列入
力並列出力のシフト・レジスタもまた含まれてい
てそのユニツトに関連する出力コネクタ４０９に
対し１ビツトを持つている。基本ユニツト４０
０，４０１等のシフト・レジスタは縦続されて直
列入出力モードの直列入力部の間は総ての入力ユ
ニツト４０７，４１２の状態はケーブル３９９を
介して直列的にイメージ・レジスタ２０に読み込
まれる。このようにして、イメージ・レジスタ２
０中の第１の256の位置に記憶されるビツトは第
２図のスイツチ４０７および４１２のような制御
素子の、走査周期の直列入出力部分が起つた瞬間
における状態を表わすものである。直列入出力モ
ードの終末では、電動機４０５および４０６のよ
うな出力ユニツトがとるものとされる状態は直列
入力並列出力型のレジスタに読み込まれ、制御装
置を介して出力ユニツトに与えられるためにレジ
スタに記憶されている。 上述の理解を基にして、第３ないし６図に示す
システムの構成についての詳細を、さらにこれに
つゞいて動作の説明を述べる。 制御機−第３ないし４図 ラツチ１１のナンドゲート１１ａは導線８１を
介してユニツト１３ないし１５のそれぞれのクリ
ア入力端子と、“運転”フリツプフロツプ２１の
入力に接続される。導線８１上のパルスは周期エ
ンネーブル・パルス（動作可能状態にするパル
ス）であつて電源電圧の各尖頭値においてシステ
ムの動作を開始させる。 フリツプフロツプ２１のＱ出力は導線８２を介
してユニツト１２ないし１５の各ロード入力端子
とアンド・ゲート１７の制御端子に接続される。
ユニツト２１のＱ出力は導線８３を介してアン
ド・ゲート１７ａの制御端子に接続される。ゲー
ト１７と１７ａはノア・ゲート１７ｂの入力に接
続され、その出力はインバータ１７ｃとアンド・
ゲート１７ｄを介してイメージ・レジスタ２０の
データ入力端子に接続される。レジスタ２０のデ
ータ出力端子は導線８４を介して主デコーダとプ
ロセツサROM６１の入力端子Ａに接続され、そ
の導線８５上の出力はアンド・ゲート１７ａのデ
ータ入力を経て帰還され、同時にここでは動作指
示機すなわちAIと称されるＤ型フリツプフロツ
プ８６のＤ入力端子に接続される。AIフリツプ
フロツプ８６のＱ出力端子は導線８７によつて押
し下げ型棒状スイツチ回路８０のデータ入力端子
とROM６１の入力端子Ｂに接続される。 “運転”フリツプフロツプ２１についていえ
ば、Ｑ出力端子は導線８３を経てカウンタ３６，
３７，３８のそれぞれのエンネーブル入力端子と
クリア入力端子に接続される。カウンタ３６のキ
ヤリ（桁上げ）出力端子はANDゲート８８を経
てカウンタ３７の第２のエンネーブル端子に接続
され、そのキヤリ出力は導線８９によつてカウン
タ３８の第２のエンネーブル端子に接続される。
カウンタ３９のキヤリ出力端子はエクスクルーシ
ブ・オア・ゲート９１を介してナンド・ゲート９
０の第２の入力に接続される。エクスクルーシ
ブ・オア・ゲート９１は第６図フリツプフロツプ
９３からの制御線９２を有し、その線上制御電圧
が供給され、その制御電圧は１語が４個のRAM
ユニツト２５ないし２８のいずれか一つに書き込
まれる時間の長さの時間ゲートである。ナンド・
ゲート９０は第３の入力線９４を有し、その線に
第６図フリツプフロツプ９５からの制御電圧が与
えられ、“直列入力”のゲート・パルスを提供す
る。ナンド・ゲート９０はカウンタ３９のロード
端子に接続される。カウンタ３９とフリツプフロ
ツプ２１のクリア端子にはナンド・ゲート２１ａ
から信号が与えられる。 出力線K2，KQD，K3ないしK14はRAMユニツ
ト２５ないし２８とPROMユニツト３０ないし３
３の場所に導かれるケーブル４０中に含まれてい
る導線である。カウンタ３８からの出力線Ｋ１４
はインバータ９６を介してカウンタ３５のクロツ
ク入力端子に接続される。インバータ９６の出力
はインバータ９７を介し並列導体９８によつてナ
ンド・ゲート１１ｄの２個の入力に接続される。
ナンド・ゲート１１ｄの出力は“走査完了”信号
で、ナンド・ゲート１１ｂに、ラツチ１１を入力
端子１１ｅに与えられる次回の同期パルスを受け
る状態にリセツトするために与えられる。 発振
器５０は導線５１を介してカウンタ３９のクロツ
ク入力端子に接続される。発振器５０は約8mHz
で動作する。これは第６図に更に詳細に示され
る。 カウンタ・レジスタ・ユニツト１２ないし１５
からの出力線は導線B0ないしB15で示され、16ビ
ツトの出力用である。導線B0ないしB7はエクス
クルーシブ・オア・ゲート１００ないし１０７を
介してそれぞれイメージ・レジスタ２０のA0な
いしA7入力に接続される。エクスクルーシブ・
オア・ゲート１００ないし１０７の第２の入力は
導線１０８に接続され、その電圧が高電位にある
ときは、レジスタ２０へのアドレスの極性を転換
する。ユニツト１２ないし１５のそれぞれの入力
端子はナンド・ゲート１０９から信号が与えられ
る。 レジスタ１３からの導線Ｂ８ないしＢ１１の状
態は第１１Ａ図に関連して後で説明するように制
御タイミング動作に用いられる。 導線Ｂ１２ないしＢ１５はROM６１の４個の
入力端子ＥないしＨにそれぞれ接続されプロセツ
サ６１に希望の“動作”コードを与える。ROM
６１はXXの２端子を持ちこれはエンネーブル端
子である。上方の端子Ｘはナンド・ゲート１２０
の出力に接続されその出力はまた４ビツトのカウ
ンタ６３のエンネーブル端子Ｓ／Ｌ（シフト／ロ
ード）に接続され、かつ導線１２１によつてイン
バータ１２２に接続され、インバータ１２２はナ
ンド・ゲート１２３を介して、押し下げ型棒状ス
イツチ回路８０のクロツク入力端子に導かれる。
ROM６１の第２のエンネーブル端子Ｘ１２は
“０”ビツト導線１２４から信号が与えられる。 ROM６１のデータ入力端子は導線８４を介し
てイメージ・レジスタ２０の出力に接続される。
入力導線Ｄにはカウンタ３５からのキヤリ線
（CRY）１２５を介して信号が与えられる。Ｂ入
力端子は動作指示装置フリツプフロツプ８６のＱ
端子から導かれる導線８７に接続される。Ｃ入力
端子は押し下げ型棒状スイツチ回路８０の出力端
子からの導線１２７に接続される。 プロセツサROM６１はＹ１ないしＹ４の４個
の出力端子を有し：(i)端子Ｙ１は導線８５を介し
て動作指示機８６のＤ入力端子とアンド・ゲート
１７ａに接続され；(ii)端子Ｙ２は導線１２８を介
してナンド・ゲート１２３と１２９のそれぞれの
１入力に接続され、ナンド・ゲート１２９の出力
は動作指示機８６のクロツク入力端子に接続され
る。ナンド・ゲート１２３と１２９はナンド・ゲ
ート１３１の出力から入力されていて、ナンド・
ゲート１３１の入力には書き込みパルス導線１３
２と“０”ビツト導線１２４を介して信号が与え
られ；(iii)端子Ｙ３はAIQ（MCR or JUMP）導線
１３３に接続され；(iv)端子Ｙ４は増分線１３４を
介して４ビツトカウンタ６３の入力ピン６に接続
される。 ROM６２はＹ１ないしＹ４の４個の出力端子
を有し：(i)端子Ｙ１は導線８５に接続され、した
がつてROM６１のＹ１出力端子と並列になり；
(ii)ROM６２の端子Ｙ２は導線１３５を介しレジ
スタ１２のデータ入力端子に接続され；(iii)ROM
６２の端子Ｙ３は記憶装置書き込みデータ導線２
３上に現はれ；(iv)ROM６２の端子Ｙ４はフリツ
プフロツプ１３７のＤ入力端子に接続され、フリ
ツプフロツプ１３７はプロセツサ６２のキヤリ用
フリツプフロツプの役をしている。 フリツプフロツプ１３７のＱ出力端子はROM
６２のＤ入力端子に接続される。ROM６２のＡ
入力端子には導線１３８から信号が与えられる。
ROM６２のＢ入力端子には上述の如くレジスタ
１５のBO出力端子から信号が与えられる。ROM
６２のＣ入力端子にはWAF導線１３９から信号
が与えられる。ROM６２の入力端子Ｈ，Ｇおよ
びＥはそれぞれカウンタ６３のＡ，ＢおよびＣ出
力端子に接続される。ROM６２のＦ入力端子に
はカウンタ出力Ｋ４，Ｋ５およびＫ６をナンド・
ゲート１３６によりナンド論理をした結果の信号
がEF導線１４０から与えられる。カウンタ６３
のＤ出力端子はＤ出力導線１４１上に現はれて第
５図の回路に導かれる。カウンタ６３のエンネー
ブル端子Ｐにはナンド・ゲート１４２を介して信
号が供給され、ナンド・ゲート１４２の１端子に
はROMロード導線１４３から信号が与えられ
る。ナンド・ゲート１４２の他の入力は外部ロー
ド導線１４４から信号が与えられる。外部ロード
導線１４４はまたイメージ・レジスタ２０のエン
ネーブル端子（CE）に接続される。 ゲートされるクロツク導線１１０はレジスタ１
２ないし１５のそれぞれのクロツク入力端子、キ
ヤリ・レジスタ１３７のクロツク入力端子、およ
びカウンタ３６ないし３８のクロツク入力端子に
接続される。 書き込みパルス導線１３２はナンド・ゲート１
０９の３個の入力のうちの一つに接続され導線１
１０に与えるクロツク・パルスを制御する。 記憶装置２５ないし２８および（または）３０
ないし３３から読みとられたデータは、アンド・
ゲート１４７に接続されている記憶装置読み取り
データ導線１４６上に現はれる。アンド・ゲート
１４７の出力はノア・ゲート１４８および導線１
４９を介してアンド・ゲート１５０の入力に接続
される。アンド・ゲート１５０の第２の入力には
ナンド・ゲート１５１から信号が与えられ、ナン
ド・ゲート１５１の１入力はカウンタ６３のＢ出
力端子から与えられる。ナンド・ゲート１５１の
他の入力はカウンタ６３のＡ出力端子からインバ
ータ１５２を介して与えられる。アンド・ゲート
１５０の出力はノア・ゲート１５３に与えられ、
ノア・ゲート１５３の出力はインバータ１５４を
介してROM６２のＡ入力端子に導かれる導線１
３８に接続される。 ナンド・ゲート１５１の出力はまたインバータ
１５５を介してアンド・ゲート１５６の１入力に
接続される。アンド・ゲート１５６の第２の入力
は押し下げ型棒状スイツチ回路８０に至る出力線
１２７から与えられる。アンド・ゲート１５６の
出力はノア・ゲート１５３の第２の入力に接続さ
れる。ビツト“０”の遅延線１５７はカウンタ６
３の端子２に接続される。 低電源電圧ライン１５８はナンド・ゲート１８
の１入力に接続され、ナンド・ゲート１８はイメ
ージ・レジスタ２０のデータ出力のフロー路にお
かれている。ナンド・ゲート１８の第３の入力に
は始動開始導線１５９を介して信号が与えられ
る。 導線Ａ８とＡ９はイメージ・レジスタ２０の入
力９と１０に接続される。イメージ・レジスタに
よりゲートされる書き込みパルス（IRGWP）導
線１６０はイメージ・レジスタ２０のＲ／Ｗ（読
み出し／書き込み）入力端子に接続される。 直列データ出力導線１６５はナンド・ゲート１
８からインバータ１６６を経て延長している。 カウンタ出力導線Ｋ３ないしＫ１４は第５図回
路に導かれる。レジスタ出力導線Ｂ０ないしＢ１
１は導線Ｋ２および（KQD）と共に第６図回路
に導かれる。導線Ｋ０ないしＫ１は使用されな
い。 ナンド・ゲート１６６は１／０クロツク信号を
導線１６７上に与える。ナンド・ゲート１６６の
入力はフリツプフロツプ２１のＱ出力とナンド・
ゲート１０９から導かれる導線１１０上のゲート
されたクロツク信号である。 フリツプフロツプ２１の出力はインバータ１
６８を介して、プログラム・パネル６００に到る
“運転”導線１６９に接続される。 ナンド・ゲート１１ｂの出力はインバータ１７
０を介して周期エンネーブル導線１７１に接続さ
れる。 前に説明したが、外部ロード導線１４４はナン
ド・ゲート１４７に接続される。導線１４４はま
たインバータ１７２を介してアンド・ゲート１７
３の１入力に接続される。アンド・ゲート１７３
の出力はノア・ゲート１４８に接続される。アン
ド・ゲート１７３の第２の入力にはプログラム・
パネル・データ入力導線１７４から信号が与えら
れる。 第５図 第５図はこのシステムの主記憶装置を示す。そ
れは前に述べたRAMユニツト２５ないし２８と
PROMユニツト３０ないし３３を含む。ここで再
び注記しておくが本実施例では４個のユニツトだ
けが使はれる。その４個はユニツト２５と３０、
ユニツト３６と３１、ユニツト２７と３２、およ
びユニツト２８と３３のどの組み合せでもよい。
あるセツトではユニツト２５ないし２８の４ユニ
ツトであり、他のセツトでは２５ないし２７と３
３であり、更に他のセツトでは２５，２６，３
２，３３であつてよろしい等である。 カウンタ出力導線Ｋ４ないしＫ１４は記憶装置
ユニツト２５ないし２８および３０ないし３３の
アドレス入力端子に接続される。導線Ｋ３ないし
Ｋ１２はユニツト２５ないし２８のＡ０ないしＡ
９入力に接続される。導線Ｋ５ないしＫ１２はユ
ニツト３０ないし３３のＡ０ないしＡ７アドレス
入力に接続される。導線Ｋ１３とＫ１４とはデー
タ選択器１７５のＡおよびＢ入力に接続される。
選択器１７５は選択用出力線１８０ないし１８３
を有し、PROMユニツト３０ないし３３をそれぞ
れ駆動するデータ選択器１７７はユニツト２５な
いし２８をそれぞれ駆動するための出力線１８５
乃至１８８を有する。ユニツト１７５と１７７は
デマルチプレクサ（多重選択装置）として知られ
る単一のユニツトを構成する。マルチプレクサ
（多重化装置）ユニツト１９０は導線Ｋ３とＫ４
にそれぞれ接続される入力ＡとＢを有する。ユニ
ツト３０ないし３３はそれぞれ４個の出力導線Ｙ
１ないしＹ４を有する。Ｙ１ないしＹ４の出力導
線はマルチプレクサ１９０の入力ICOないしIC3
に導かれる４本の出力母線１９１に並列に接続さ
れる。単一の出力導線１９２はフリツプフロツプ
１９３に至る。フリツプフロツプ１９３のクロツ
ク入力端子には導線Ｋ２から信号が与えられる。
フリツプフロツプ１９３の出力導線１９４は出力
ゲート３４に接続され、ゲート３４の出力は記憶
装置読み出しデータ導線１４６に導かれインバー
タ１９６を介して記憶装置読み出しデータ導線１
９７に導かれる。導線１４６上のデータは逐次制
御器１０で用いられる。導線１９７上のデータは
プログラム・パネル６００で用いられる。 ユニツト２５ないし２８のすべてのデータ出力
端子から導かれるデータ出力線１９８はナンド・
ゲート３４の第２の入力に接続される。 第６図 第６図はこれまでに説明したごとく制御状態信
号と逐次制御器１０の動作のためのタイミング状
態信号とを作るために用いられる論理素子を示
す。主制御継電と飛び越し用ユニツト２１０は４
ビツトのカウンタ２１１と２１２を含む。レジス
タ１５からの導線Ｂ０ないしＢ３（第４図）はカ
ウンタ２１１に接続される。導線Ｂ４ないしＢ７
はカウンタ２１２に入力として接続される。 カウンタ２１１と２１２は可逆カウンタであ
る。カウンタ２１１の出力はカウンタ２１２の減
算入力端子に接続される。カウンタ２１２の出力
はフリツプフロツプ２１３のクリア入力端子とフ
リツプフロツプ２１４のプリセツト入力端子に接
続される。フリツプフロツプ２１３のＱ出力端子
はフリツプフロツプ２１４のクロツク入力端子と
ナンド・ゲート２１５の１入力端子と、カウンタ
２１１と２１２のロード端子に接続される。フリ
ツプフロツプ２１３の出力端子はナンド・ゲー
ト２１６の１入力に接続されるが、ナンド・ゲー
ト２１６の出力はフリツプ・フロツプ２１３のＤ
入力端子に接続される。フリツプフロツプ２１３
の出力端子はまた計数出力導線２１７でもあ
る。導線Ｂ１４はフリツプフロツプ２１４のＤ入
力端子に接続される。サイクル駆動導線１７１は
カウンタ２１１と２１２のクリア端子に接続され
る。ROM６１のＹ２端子から導かれるシーケン
サ出力線１２８はナンド・ゲート２１５の１入力
とナンド・ゲート２１８の１入力に接続される。
ナンド・ゲート２１８の第２の入力はフリツプフ
ロツプ９５のＱ出力端子から与えられる。フリツ
プフロツプ９５のＱ出力端子は直列入力導線９４
に信号を与える。フリツプフロツプ９５のクリア
入力端子には第３図ナンド・ゲート２１ａの出力
である、導線１６３上のエンドサイクル信号が与
えられる。 MCR＋JUMP（主制御継電と飛びこし）ユニ
ツト２１０はこのシステムがジヤンプ（飛びこ
し）モードで動作しているかまたはMCR（主制
御継電）モードで動作しているかを制御するフリ
ツプフロツプ２１３のＱ端子の出力信号を提供す
る役をする。フリツプフロツプ２１３はMCRま
たはJMP（ジヤンプ）のモードを示すがフリツプ
フロツプ２１４はJMPモードだけを示す。フリツ
プフロツプ２１４のＱ出力が低電位であると、そ
の時はこのシステムはジヤンプ・モードの動作を
している。 フリツプフロツプ２１４のＱ出力はナンド・ゲ
ート２２０の１入力に接続され、ゲート２２０の
出力は導線１６０上に現はれる。フリツプフロツ
プ９５のクロツク入力端子は導線Ｂ８から信号を
与えられる。MCR＋JUMPユニツト２１０はこ
のようにしてカウンタ２１１，２１２、フリツプ
フロツプ２１３，２１４、フリツプフロツプ９
５、およびゲート２２０をその主たる構成要素と
し導線１６０と２１７上に信号を発生する。 入力導線Ｂ８はインバータ２２１を介してナン
ド・ゲート２２２の１入力に接続される。ナン
ド・ゲート２２２の出力はナンド・ゲート２２３
の１入力に接続され、ゲート２２３はエクスクル
ーシブ・オア・ゲート２０３の第２の入力を供給
する。ナンド・ゲート２２２と２２３の両方とエ
クスクルーシブ・オア・ゲート２０２の第２の入
力は導線Ｂ１１を介して供給される。ナンド・ゲ
ート２２２の第３の入力端子には導線Ｂ１０を介
して信号が与えられ、エクスクルーシブ・オア・
ゲート２０３の第２の入力は導線Ｂ９を介して与
えられる。 運転導線８２はナンド・ゲート２００の１入力
に接続される。ナンド・ゲート２００の出力はイ
ンバータ２０１を介して“１のインバート”導線
１０８に接続される。ナンド・ゲート２００の第
２の入力はナンド・ゲート２００にエクスクルー
シブ・オア・ゲート２０２を介して接続される導
線Ｂ８を介して供給される。エクスクルーシブ・
オア・ゲート２０２の出力は導線Ａ８に現はれ
る。導線Ａ９の信号はエクスクルーシブ・オア・
ゲート２０３の出力点で作られてナンド・ゲート
２００の第３の入力としても接続される。 WAF導線１３９に到る回路はアンド・オア・
インバート・ゲート２２４、インバータ２２５、
フリツプフロツプ２２６およびインバータ２２７
を含む。この回路は導線３７上のAIQ信号と導線
Ｂ１５上の信号を合せて多重化する役をする。導
線Ｂ１５はフリツプフロツプ２２６のＤ入力に接
続される。ビツト“０”パルス導線１２６はフリ
ツプフロツプ２２６のクロツク端子に接続され
る。カウンタ６３から導かれるＤ導線はインバー
タ２２７の入力に接続されそこからフリツプフロ
ツプ２２６のプリセツト端子に接続される。フリ
ツプフロツプ２２６のＱ出力端子はユニツト２２
４の１個のアンド・ゲートに接続される。カウン
タ６３からのＢ出力端子はインバータ２２５に接
続され、インバータ２２５の出力はユニツト２２
４の第２のアンド・ゲートとユニツト２２４の第
１のアンドゲートの第２の端子に接続される。
AIQ導線８７はユニツト２２４の第２のアンド・
ゲートに接続される。 導線１４５上の書き込みパルスはフリツプフロ
ツプ２３０を使つて作られるが、フリツプフロツ
プのＤ入力端子にはカウンタ３９からのKQD導
線が接続され、そのクロツク端子にはカウンタ３
９からのＫ２導線が接続されている。フリツプフ
ロツプ２３０のＱ出力端子が書き込みパルス導線
１４５に接続される。 フリツプフロツプ２３０の出力端子はナン
ド・ゲート２２０の第３の入力とナンド・ゲート
２３１の１入力に接続される。ナンド・ゲート２
３１の出力は3導線２３２であつて第１図ユ
ニツト６００で用いられる。カウンタ３６のキヤ
リ出力から導かれる導線２３３はフリツプフロツ
プ２３７のＤ入力端子に接続される。フリツプフ
ロツプ２３７のクロツク入力端子にはゲートされ
たクロツク出力導線１１０から信号が与えられ
る。フリツプフロツプ２３７のＱ出力はナンド・
ゲート２３１の第２の入力端子に接続される。ゲ
ート２３１の第３の入力端子にはインバータ２３
８を介してゲート３９のKQD出力が与えられ
る。 ユニツト６３の出力ＡとＢは、外部ロード導線
１４４と共に導線２３９上に“RITED”信号を
発生し、導線１４３上に“ROMロード”信号を
発生するのに用いられる。導線ＡとＢはエクスク
ルーシブ・オア・ゲート２４０とインバータ２４
１を介して導線１４３に接続される。インバータ
２４１の出力はナンド・ゲート２４２の１入力端
子にも接続され、ゲート２４２の第２の入力は外
部ロード導線１４４である。ナンド・ゲート２４
２の出力はナンド・ゲート２４３の１入力に接続
され、ゲート２４３の出力が“RITED”導線２
３９である。 ナンド・ゲート２４３の出力は導線２３９ａを
介してフリツプフロツプ９３のＤ入力端子に接続
される。フリツプフロツプ９３のクロツク入力端
子にはフリツプフロツプ２３７のＱ出力端子から
の信号が与えられる。フリツプフロツプ９３のＱ
出力は導線９２であつてナンド・ゲート
２４３の第２の入力に接続される。フリツプフロ
ツプ９３の出力端子は導線９２ａ上の信号の補
数信号である。 フリツプフロツプ２３７のＱ出力は出力
導線１２４上に現はれる。導線１２４上の
信号はフリツプフロツプ２４４を使つて導線１５
７上にビツト“０”の遅延信号として供給され
る。フリツプフロツプ２４４のＤ入力端子はフリ
ツプフロツプ２３７のＱ出力端子に接続される。
フリツプフロツプ２４４のクロツク入力端子には
カウンタ３９からのＫ２導線の信号が与えられ
る。フリツプフロツプ２４４のＱ出力端子は出力
導線１５７に接続され導線１５７ａを介してフリ
ツプフロツプ２１３のクロツク入力端子に接続さ
れる。 このシステムではこのシステムとユニツト１０
で制御される動作素子への供給電源が故障した場
合の対策が講ぜられている。問題点はブロツク２
５１で表はされるRAM記憶装置電源回路に電力
を供給する電池２５０に関するものである。
RAM記憶装置は第５図にユニツト２５ないし２
８として示すものである。第６図に示す回路では
電池２５０は交流電源からその電圧を得る電源で
充電される。得られた充電々流は、端子２５２に
供給され、トランジスタ２５３を経て電池２５０
に到る。この回路はもし交流電源が故障しかつ電
池２５０の電圧が予め定められたレベル以下であ
る場合に、第４図のゲート１８が阻止されてユニ
ツト４００，４０１等へデータを読み込むことが
禁止され、ユニツト４００，４０１等のすべての
出力素子が交流電源の回復まで強制的に保護状態
におかれるよう動作をする。 電池２５０の電圧は増幅器２５４内で導線２５
５上の基準電圧と比較される。電源が故障したと
きは、導線２５５上の電圧は零となる。もし電池
２５０の電圧が導線２５５上の電圧で表はされる
予め定められたレベル以上でない場合は、導線２
５５ａ上の出力は高電位となつて発光ダイオード
２５６を発光させて電池電圧低の信号を出す。導
線２５５はナンド・ゲート２５７の１入力に接続
され、ゲート２５７はゲート２５８と共にラツチ
を構成する。ラツチ２５７，２５８の出力導線２
５９はゲート２６０を介して電池低の導線１５８
に接続される。 クリア回路電源２６１はシユミツト・トリガ・
ナンド・ゲート２６２を含み、ゲート２６２はイ
ンバータ２６３を介してナンド・ゲート２５８の
第２の入力に接続される。シユミツト・トリガ２
６２の入力は端子２６４から供給される。コンデ
ンサ２６５は故障した電源が回復したときはゆつ
くり充電される。充電々流は抵抗２６６を流れ
る。クリア回路の電源２６１はゲート２５８の出
力端子を高電位にしトランジスタ２５３を断状態
にして電池２５０が１時的に充電されるのを防ぎ
または電池２５０が駄目になつているか否かを決
定するための比較が行なはれるに充分な間は少な
くとも電池が充電されるのを防ぐ。もし電池が駄
目になつていると、このシステムはシステムの電
源の回復以後は自動的かつ無人で動作することが
許されない。 始動開始スイツチ２７０はその位置によつてイ
ンバータ２７１の入力またはインバータ２７２の
入力を接地するようになつている。インバータ２
７１への入力が接地されると始動開始導線１５９
もまた接地される。これはデータがゲート１８を
通過するのを阻止することになる。スイツチ２７
０が他の位置にあつて、インバータ２７２への入
力を接地すると、導線１５９は高電位にありゲー
ト１８を駆動する役をする。 出力導線２７３はゲートされたクロツク信号
PPGCを第１図ユニツト６００に伝送するために
設けられる。クロツク信号PPGCはナンド・ゲー
ト２７４の出力点で得られるが、ゲート２７４の
１入力はフリツプフロツプ９３の端子に接続さ
れ、第２の入力端子はインバータ２７５を通ずる
ゲートされたクロツク導線１１０に接続される。
第３の入力は運転導線８２である。 本実施例においては、プロセツサ６１はROM
であるとして説明した。実際に用いた特定のユニ
ツトはＨ PROM １−1024−5Bであつて后で更
に第７表においてその特性を示す。ROM６１は
下記の表に従つてプログラムされた。
特に制御機に記憶装置と記憶データの読み出し装
置を内蔵し、記憶装置には命令語と、サンプル結
果または中間計算結果あるいは類似のデータを表
わす１ビツト構成のデータ語を記憶し、読み出し
装置はこれら記憶語を次の計算のため読み出して
再現するような制御機に関するものである。 選ばれた実施例では、半導体IC回路を使つて
構成したプログラム可能の論理制御機は多ビツト
の命令語と１ビツトのデータ語を記憶する記憶装
置と命令語に従つてデータに対するデータ処理を
行なうために記憶装置に選択的に結合するプロセ
ツサとを含んでいる。１ビツト語の押し下げ型棒
状スイツチ回路（プツシユダウンスタツク）がプ
ロセツサの計算に対する部分的な解答を記憶する
ためプロセツサに選択的に結合される。部分的な
解答は他の部分の計算が完了すると入力順と逆の
順序でその棒状スイツチ回路から読み出される。
他の部分の解答は押し下げ型棒状スイツチ回路か
ら再現した部分的解答と組み合わされる。 他の観点から見れば単独で有用であり、または
上述の実施例と組み合せて有用であるが、プログ
ラム可能の論理制御機は梯子型継電網の多重の導
線のそれぞれの状態を検出するためのサンプルさ
れる入力素子を有する。回路網の出力素子は制御
機の記憶装置に記憶されるプログラムされた命令
語にしたがつて電力を利用する機器に電源を接続
しまたこれを切断して梯子型回路網に要求される
動作条件を満足させる。サンプル装置は順次に１
ビツト語を発生する。この１ビツト語は入力素子
のそれぞれの状態を表わすものである。入力素子
の状態によつて各出力素子に対し１状態のの出力
制御状態を示す１ビツトの１つの組が発生され
る。電源電圧の各半サイクルごとに動作するタイ
ミング装置が半導体の読み出し／書き込み用のイ
メージ・レジスタ中に１ビツトの入力語と出力制
御状態語を発生し記憶する動作を開始する。さら
に、タイミング装置は直列の入出力（Ｉ／Ｏ）モ
ードを順番に設定するための制御装置を含んでい
て、その直列入出力モードでは入力素子がサンプ
ルされ出力状態がレジスタから読み出されて出力
素子に与えられそのモードについで運転モードが
行なわれ、運転モードでは制御状態の新らしい組
が設定されてレジスタに記憶される。 本発明は、ある一面から見れば、梯子型継電網
に相当する回路の各導線、すなわち梯子の横木に
相当する回路に、実際的には無制限に多数の並列
回路をもうけることができるプログラム可能の制
御機に関するものである。この特別な面から見れ
ば、本発明はアドレスの不要な、単一ビツト構成
の押し下げ型棒状スイツチ回路とそれに接続され
る回路に関し、これらの回路は計算の中間結果を
一時的に記憶して、次の計算と組み合せるために
この記憶を取り出すものである。他の面から見れ
ば、本発明は梯子型継電回路網の多重素子、多重
分岐導線がそのような導線中の入力素子の状態を
サンプルし、その導線中の出力素子に対する制御
状態信号を発生し、かつその過程において、制御
機に内蔵する読み出し／書き込み用イメージ・レ
ジスタに１ビツトのフラグ符号を記憶しそれによ
つて出力機器にフラグ符号の記憶をする必要をな
くした、プログラム可能の論理制御機に関するも
のである。 交流電源から電力を供給される機械の制御に関
する条件を設定する為に従来は多重の継電器装備
が用いられていた。この装備は一般に梯子型回路
網として知られている形の電気結線図によつて提
供される指示に従つて行なわれる。 この装備の作業を簡単化する問題を解決するた
めの数種類の方法は制御工学（Control
Engineering）の1972年９月号第45頁以下に述べ
られている。 本発明は一般にプログラム可能の論理制御機と
して知られている分野に属するものである。従来
はプログラム可能の論理制御機は機械、プロセ
ス、ソレノイド磁石、電動機等の制御に用いられ
てきた。そのような制御機は一般にはそれに関連
して多数の出力記憶装置を用いていた。論理制御
機によつて機械からの制御状態信号を発生する過
程において、計算の中間結果を一時的に記憶する
必要がある。従来は、このような中間結果は出力
記憶装置に記憶されたが、この記憶のモードは不
経済であり、与えられた組の機器の容量を低下さ
せる。その理由はこのモードでは利用し得る出力
記憶装置の多数が使用されるからである。出力の
一時的計算結果が出力記憶装置に記淑されると、
そのような出力を読み出すことができるように相
当多量の電子装置や配線が備えられない限りは、
その結果を次の計算に使うために利用することは
できない。 現在存在するプログラム可能の制御機はまた梯
子型継電網論理の各導線、すなわち梯子の横棒に
相当する回路に僅かの数の並列回路だけを用いる
ようプログラムを拘束する傾向がある。このよう
な論理システムで通常出くわす複雑さのため、従
来存在したこの拘束は不当な制限を課するもので
あつた。梯子型継電網の各導線に無制限に並列回
路を適応できるようにすることが望まれていた。 本発明は従来のシステムにおけるこの拘束を、
１ビツト語幅の押し下げ型棒状スイツチの形をし
たアドレス不要の記憶装置を使用することによつ
て除去するものである。このことによつて計算の
中間結果を一時的に記憶することができる。この
中間結果は他の計算と組み合せるためその後取り
出すことができる。この動作は下位の式の群に分
解することができるブール代数式に対しても同様
に良好に作動する。下位の式の群のそれぞれの式
が計算されその結果が押し下げ型棒状スイツチ回
路に別々に記憶されていて、次にこの記憶をとり
出してブール代数式の最后の結果を得るために組
み合される。本発明において重要なことは語長が
単に１ビツトであるとゆう事実である。また重要
なこととして、押し下げ型棒状スイツチ回路の長
さ、すなわち記憶できるビツトの数は実際上無制
限であることである。更に詳細に言えば、本発明
のこの面は、多ビツトの命令語と１ビツトのデー
タ語を記憶するための記憶装置と命令語に従つて
データ語の処理をするために記憶装置に選択的に
結合するプロセツサ装置とを含む半導体IC（集
積回路）ユニツトを使つて構成されたプログラム
可能の論理制御機において具体化されている。本
発明によれば、１ビツト語幅の押し下げ型棒状ス
イツチ回路がブール代数式型の計算の中間結果を
記憶するためにプロセツサに選択的に結合され
る。次には、他の部分の計算が終了したことに対
応して押し下げ型棒状スイツチ回路から部分的な
計算結果を、入力と逆の順序で読み出す装置が備
えられている。また次には、押し下げ型棒状スイ
ツチ回路から取り出した部分的な計算結果と他の
部分的な計算結果とを組み合わす装置が備えられ
ている。 本発明の他の面においては、この装置の電子構
成内に存在するランダム・アクセスの記憶装置
（RAM）中に中間計算結果を１時的に記憶するた
めの比較的安価な記憶装置も備えられている。多
くの計算の中間的な結果はこのような記憶装置に
記憶することができて、これが無い場合には必要
な出力記憶装置には記憶されない。RAMを出力
記憶装置と並列に使つて総ての出力データを記憶
することによつて、これらの出力データは次の計
算に使うため利用することができる。更に詳細に
言えば、本発明のこの面により、梯子型継電網の
多重の導線のそれぞれの状態を検出するためにサ
ンプルされる入力素子を有するプログラム可能の
論理制御機中に半導体の読み出し／書き込み用イ
メージ・レジスタが設けられている。制御機はま
た回路網中に出力素子を有し、この出力素子は梯
子型回路網で要求される動作条件を満足するよう
に制御機内の記憶装置に記憶されているプログラ
ムされた命令語に従つて電源電圧を電源利用機器
に接続しまたはこれを切断する。このシステムは
サンプル装置を有し、前記入力素子のそれぞれの
状態をそれぞれ１語で表わす１ビツト長の語を順
次に発生する。このシステムはまた１ビツトの出
力制御状態語を発生する装置を有する。この状態
語は１語が入力素子の状態によつて定まる出力素
子のそれぞれの１状態に相当する。タイミング装
置は電源電圧の各半サイクルごとに動作して、１
ビツト構成の語と出力制御状態語を発生しこれを
レジスタに記憶する動作を開始させる。更に特定
の面においては、出力制御状態を検出する過程に
おいてフラグ符号を発生する装置が備えられてい
る。次にこのフラグ符号をイメージ・レジスタ内
に記憶しておいて、要求があつた時読み出す装置
が備えられている。 以下図面について更に詳細に説明する。プログ
ラム可能の論理制御機システムの一実施例に関し
て本発明の説明をするが、このシステムには３個
の別個のユニツトがある。第１のユニツトは制御
機であつて、これはプログラム可能のシーケンサ
であり、記憶装置内に記憶される命令語の組と、
被制御の機器装置に関連する各種の入力素子の状
態を表示する役をする入力機器を順番に探知する
装置とを有する。 第２のユニツトはプログラム装置であり、シー
ケンサ内に最初に希望する命令語を記憶させ、爾
后シーケンサが変化する条件に応動して希望の動
作の組を制御するよう無人で動作するようにする
装置である。したがつてプログラム用キーボード
は与えられた制御機の始動開始すなわち最初のプ
ログラムの為に用いられその後ではシステムから
除去されて制御機がその動作を次に変更する必要
がある時以外には使われない。 第３のユニツトは入力および出力機器の組から
なりシーケンサから導かれるケーブルに沿つて
種々の希望位置において接続される。一般に、１
個もしくは１個以上の出力機器が電動機や、指示
電球や、ソレノイド磁石や、その他類似の電力利
用機器に交流電源を接続する機能を果たす。シス
テムの動作は次のとおりである。すなわちケーブ
ルに沿つた入力機器は電源電圧の半サイクルごと
に少なくとも１回その状態が探知される。入力機
器の状態はシーケンサ内に記憶される。その後
で、シーケンサの動作によつてあらかじめ設定さ
れた制御状態語はシーケンサ内の記憶装置から読
み出されケーブルを経て出力機器の記憶装置に至
り、必要な場合は出力機器の状態を変更する、た
とえば電動機の電源を「接」にしたりまたは
「断」にしたりする、ために利用される。 その後で、シーケンサの記憶装置内に記憶され
ている命令語の組は探知されて、入力ユニツトか
ら得られた入力データに対しデータ処理を行ない
新らしい出力状態語を発生するために用いられ
る。この手段によつて、出力システムの条件は電
源電圧の１サイクルよりは長くない時間間隔で選
択的に変更される。 本発明の応用は、シーケンサの動作を通してフ
ラグ符号が発生されるその動作の部分を実現する
ための改善に向けられている。更に特殊な面にお
いては、本発明はシーケンサの動作の中間結果が
イメージ・レジスタの形になつている読み出し／
書き込み用記憶装置に記憶され、したがつて出力
状態語を発生する間の任意の時点において要求に
よつて利用され得るような動作に向けられてい
る。 第１図 第１図はプログラム可能の論理制御機１０を示
し、制御機１０がプラグ３９８と多心ケーブル３
９９を介してＩ／Ｏ基本ユニツト４００に接続さ
れ、そこからケーブル３９９ａを介してＩ／Ｏ基
本ユニツト４０１に接続され、ユニツト４０１か
らはケーブル３９９ｂが矢４０２の方向に延長し
て任意の位置に設置される追加のＩ／Ｏユニツト
に接続される状態を示している。プログラム可能
の制御機１０はプラグ・イン入力ユニツト６００
からプログラムされる固定配線の独立したプロセ
スシーケンサと制御装置である。 Ｉ／Ｏ基本ユニツト４００は種々の回路素子に
適応するようにコネクタ４０９として示すような
複数個のコネクタをもつている。Ｉ／Ｏ基本ユニ
ツト４０１もまたコネクタ４１１，４１４として
示すような複数個のコネクタをもつている。コネ
クタは、たとえば、Ｘ／Ｙテーブル４０４を制御
するのに用いられる。電動機４０５はテーブル４
０４をある軸の方向に駆動し、電動機４０６はテ
ーブル４０４を他の軸の方向に駆動する。制限ス
イツチ４０７はテーブル４０４と物理的に接触し
たとき動作するよう配置される。電動機４０６は
導線４０８によりＩ／Ｏ基本ユニツト４００上の
出力コネクタ４０９に接続される。スイツチ４０
７は導線４１０によりＩ／Ｏ基本ユニツト４０１
上の入力コネクタ４１１に接続される。押しボタ
ンスイツチ４１２は導線４１３によつてユニツト
４０１上の入力コネクタ４１４に接続される。 プログラム可能の制御機１０は、たとえば、ス
イツチ４０７と４１２が共に接となつているとき
電動機４０６を附勢するために用いられる。この
ような動作はユニツト１０の中の記憶装置に記憶
されている制御状態に応動して行なわれる。ユニ
ツト１０内の記憶装置には入力ユニツト６００に
よつて希望する制御状態がロードされる。 Ｉ／Ｏ基本ユニツト４００は本実施例では８個
の入力コネクタ４００ａと８個の出力コネクタ４
００ｂとをそなえている。同様に、Ｉ／Ｏ基本ユ
ニツト４０１は８個の入力コネクタ４０１ａと８
個の出力コネクタ４０１ｂをそなえている。 第２図 このシステムは電力制御システムの結線に通常
用いられる梯子型回路網で構成される命令語にロ
ードされている指令電圧状態に応動して動作す
る。たとえば第２図には代表的な梯子型回路網を
示し、その中で制限スイツチ４０７と押しボタン
スイツチ４１２は電動機４０６と電力線４１５お
よび４１６間に直列に接続されており、この電力
線は第１図ユニツト４００に入る電力ケーブル３
９７中に含まれている。同様に、電動機４０５は
類似の制御素子と直列になつて電力線４１５と４
１６間に接続される。電力線４１５と４１６間に
接続される第３の回路は３個の並列なスイツチと
タイマ４１７および制御リレー４１８の直列回路
であり、タイマはいずれか１個のスイツチが接と
なると動作する。 ここに述べる本発明の実施例では、素子４０９
のような出力素子を256個と、素子４１１，４１
４のような入力素子を256個とがそなえられる。
第１図に示すシステムは梯子型回路網中の多くの
通路を形成するための命令語を記憶する役をして
いる。この実施例を拡大して梯子型回路網によつ
て表わされるシステム中に更に多くの素子を備え
るようにすることができる。このことは、プログ
ラムされた操作の中間結果を一時的に記憶するた
めのアドレス装置の不用な、押し下げ型棒状スイ
ツチ回路を独特の方法で使用することによつて遂
行される。この押し下げ型棒状スイツチ回路はブ
ール代数式に対しても良好に作動し、その場合こ
のブール代数式はいくつかの下位の式に分解さ
れ、この下位の式の一つ一つが押し下げ型棒状ス
イツチ回路に記憶されそしてその後でブール代数
式の最終の結果を得るように組み合わされる。第
２図では簡単な梯子型素子しか示されてないが、
第１図に示すシステムは梯子型回路網にほとんど
無制限に多くの数の梯子の横棒を持たせることが
でき、かつ任意の一つの横棒に無制限に多くの数
の素子を含ませることができる点において融通性
がある。 次に制御機１０、Ｉ／Ｏ基本ユニツト４００，
４０１、および制御モジユール６００に用いられ
る構造について説明する。動作においては、プラ
グ６００ｂは希望する梯子型回路網を制御機６０
０に入れる場合にだけ用いられる。その後で、プ
ラグ６００ｂは除去されユニツト６００はどこか
他の場所に設置されている追加の制御機のプログ
ラム挿入に使うために利用することができる。 プログラム可能の制御機１０−第３ないし６図 第３ないし６図に示されるプログラム可能の制
御器１０には次に述べる顕著な動作部分がある。 カウンターデータ・レジスタ−第３ないし４図 ユニツト１２ないし１５は直列Ｉ／Ｏモードの
動作をしているときは直列Ｉ／Ｏカウンタの役を
し、運転モードの動作をしているときは記憶命令
語の役をする。それらは後節で説明するようにイ
メージ・レジスタ２０と関連して動作する。 ビツトと命令語のカウンター第３ないし４図 ユニツト３６ないし３８はそのユニツトの動作
のプログラム順番を同期しかつ制御するためのビ
ツトと命令語のカウンタとしての役をする。 走査サイクル・カウンタ−第３図 カウンタ３５は第２図ユニツト４１７のような
タイミング・ユニツトが使われる場合に必要なタ
イミング動作を助勢するため完結された走査サイ
クルの数をカウントする役をする。 プロセツサ−第３図 ユニツト６１，６２．６３は第１次プロセツ
サ・ユニツトの役をする。ユニツト６１は主デコ
ーダとプロセツサ用ROMである。ユニツト６２
はタイマ・カウンタ・プロセツサ用ROMであ
る。ユニツト６３はタイマ・カウンタ状態信号記
憶ユニツトである。 同期ラツチ−第３図 同期ラツチ１１を経て、起動パルスが伝送され
制御機の各サイクルを開始する。制御機１０は通
常、第２図電力線４１５，４１６の110ボルトを
電源とする機器と関連して動作する。制御機１０
は電源電圧の各半サイクルの時間制限内で１周期
の動作を完結するよう作動する。同期ラツチ１１
の端子１１ｅに与えられる入力同期パルスは電源
電圧の各半波の尖頭値で発生するようにされてい
る。 同期パルスが発生するたび、第２図の４０７，
４１２等のスイツチのような梯子型回路網の総て
の制御素子の状態を示す信号はデータ入力アン
ド・ゲート１７を経て制御機に読み込まれイメー
ジ・レジスタ２０に記憶される。データの読列み
込みの後で、新らしく発生した制御状態信号は制
御機１０からケーブル３９９を経て送出される。
ケーブル３９９の一つの回路はデータ出力用ナン
ド・ゲート１８に接続されている。その後で、第
５図記憶装置２５ないし２８または３０ないし３
３のすべての命令語が吟味されて、新らしい出力
データが作り出される。このようにして一同期が
完結され、制御機は電源電圧が次の尖頭値になる
のを待ち、次の制御サイクルを開始する。 ゲート１８からの出力データは第２図のユニツ
ト４００，４０１等の中にあるシフト・レジスタ
に記憶される。このシフト・レジスタによる記憶
装置は、二重出力型のレジスタの形になつている
が、第１３ないし１４図に関して説明するよう
に、ある与えられた時間の間の制御条件を設定す
る出力データを記憶する。このような時間の間
に、新らしい出力データは二重出力型レジスタの
他の部分に記憶される。制御は電源電圧波形が零
を交叉するごとに出力レジスタの一方の半分から
他方の半分へ移される。 押し下げ型棒状スイツチ回路−第３図 ユニツト８０は１ビツトの語幅の押し下げ型棒
状スイツチ回路である。制御機の他の部分で行な
われた論理計算の結果がこの押し下げ型棒状スイ
ツチ回路に記憶される。この結果は記憶されたと
反対の順序で、随意に取り出すことができる。押
し下げ型棒状スイツチ回路の長さは実用的な意味
で無制限であつて、計算結果の数がどのように多
数になつてもそれが常識的なものである限り、適
当なユニツトを縦続することによつてこれに対応
することができる。順番に行なわれる動作中の中
間結果は他の順番に行なわれる計算結果と組み合
わせるために押し下げ型棒状スイツチ回路から取
り出すことができる。 記憶回路部−第５図 記憶回路部は４個のRAMユニツト２５ないし
２８からなるRAMとPROMユニツト３０ないし
３３からなるプログラム可能のROMを含んでい
る。RAMないし２８の各RAMユニツトは1024ビ
ツトの容量と10本の入力制御線を有ししたがつて
１時に１ビツトだけが読み出される。PROM３０
ないし３３は８本の入力制御線を有し、１時に並
列４ビツトの出力ができる。したがつてRAMユ
ニツト２５ないし２８は16ビツトの命令語を256
記記憶することができる。命令語はナンドゲート
２４が導通状態になつているときユニツト６００
を用いてRAMユニツト２５ないし２８に記憶さ
せることができる。導線２３は記首憶データ入力
線であつて、RAMユニツト２５ないし２８への
データ・フローのためには導通状態でなければな
らない。別の方法として、256語の命令語は
PROMユニツト３０ないし３３に記憶することが
できる。 第５図ではRAMユニツト２５ないし２８と
PROMユニツト３０ないし３３との両方が示され
ている。RAM２５とPROM３０とは実際には並
列動作用に接続されしたがつてシステム中では同
一場所を占める。いずれか一方が使われ両方が共
に使われることはない。RAM２６とPROM３
１、RAM２７とPROM３２、およびRAM２８と
PROM３３についても同様である。このように、
第５図では実際に余剰装置が示されているが、こ
こで述べる実施例では４個だけの記憶ユニツトが
用いられ、RAMとROMの組み合わせ希望によつ
てどのようにしてもよい。 RAMユニツト２５ないし２８に記憶されてい
る命令語は、新らしい命令語を挿入しまたは既存
の命令語を変更する普通の動作の過程において、
ユニツト６００を使つて変更することができる。
これに反し、PROMユニツト３０ないし３３は固
定であつてユニツト６００を使つて変更すること
はできない。RAMユニツト２５ないし２８の場
合も、PROMユニツト３０ないし３３の場合も、
命令語は16個の１ビツト制御状態として読み出さ
れ、ゲート３４を経て直列に読み出される。 更に詳細にこのシステムについて説明する前
に、希望する動作の概略の説明を簡単に述べるこ
とにする。 このシステムでは３種のモードが順番に行なは
れる。すなわち(a)待機モード(b)直列入出力モード
および(c)運転モードである。 待機モード：このシステムは60Hzの電源電圧の
次の尖頭値が起るまで休止状態で待機する。尖頭
値が起ると、同期パルスが発生して動作を開始さ
せ、動作の各周期は次の尖頭値が起る前に完了す
る。 直列入出力モード：このモードは同期パルスの
出現によつて開始される。直列入出力モードには
３種の別個の段楷が含まれている。第１の段楷で
は、第１図のユニツト４００，４０１上の総ての
入力ユニツト４０７，４１２の状態が読み込まれ
てイメージ・レジスタ２０に記憶される。ここに
述べる特定の実施例では、イメージ・レジスタ２
０は1025ビツトの記憶容量を有する。イメージ・
レジスタ２０の入力部は256ビツトに制限されて
いる。したがつて、入力ユニツトは256種まで設
けることができ、その状態はイメージ・レジスタ
２０中に読み込まれる。 第２の段楷では、直列の出力オペレーシヨンが
行なはれ、それによつてイメージ・レジスタ２０
の中央部に記憶されている512ビツトの直列出力
オペレーシヨンが起る。512個の中央記憶位置は
システム内部で使用するフラグを記憶するために
使はれ、そのようなフラグの使用を必要とする外
部機器によつて利用することができる。ここでは
特定の使用法については述べないが、そのような
フラグの記憶はオペレーシヨンの一部となつてお
り、それを読み出すことは第２の段楷の動作の一
部になつている。それらは中間の段楷として直列
入出力モード中に含まれている。 第３の段楷では、イメージ・レジスタ２０の最
后の256ビツトが読み出され第１図のケーブル３
９９上を伝送されてユニツト４００，４０１等に
記憶される。 レジスタ２０の最后の256ビツトに記憶されて
いる情報は前の周期のオペレーシヨンの間に発生
した情報であり、更に詳細に言へば前のモードの
運転モード中に発生した情報である。 運転モード：運転モードでは、記憶装置２５な
いし２８および（または）３０ないし３３に記憶
されている命令語が、イメージ・レジスタ２０の
第１の256ビツトに記憶されている入力データに
対して、このシステムにより実行される。 この時点では、ユニツト４００，４０１等のそ
れぞれには並列入力直列出力型のシフト・レジス
タ１個が含まれていて、そのユニツトに関連する
各入力接続座４１１に対し１ビツトを持つている
ことを理解しておくことが有用であらう。直列入
力並列出力のシフト・レジスタもまた含まれてい
てそのユニツトに関連する出力コネクタ４０９に
対し１ビツトを持つている。基本ユニツト４０
０，４０１等のシフト・レジスタは縦続されて直
列入出力モードの直列入力部の間は総ての入力ユ
ニツト４０７，４１２の状態はケーブル３９９を
介して直列的にイメージ・レジスタ２０に読み込
まれる。このようにして、イメージ・レジスタ２
０中の第１の256の位置に記憶されるビツトは第
２図のスイツチ４０７および４１２のような制御
素子の、走査周期の直列入出力部分が起つた瞬間
における状態を表わすものである。直列入出力モ
ードの終末では、電動機４０５および４０６のよ
うな出力ユニツトがとるものとされる状態は直列
入力並列出力型のレジスタに読み込まれ、制御装
置を介して出力ユニツトに与えられるためにレジ
スタに記憶されている。 上述の理解を基にして、第３ないし６図に示す
システムの構成についての詳細を、さらにこれに
つゞいて動作の説明を述べる。 制御機−第３ないし４図 ラツチ１１のナンドゲート１１ａは導線８１を
介してユニツト１３ないし１５のそれぞれのクリ
ア入力端子と、“運転”フリツプフロツプ２１の
入力に接続される。導線８１上のパルスは周期エ
ンネーブル・パルス（動作可能状態にするパル
ス）であつて電源電圧の各尖頭値においてシステ
ムの動作を開始させる。 フリツプフロツプ２１のＱ出力は導線８２を介
してユニツト１２ないし１５の各ロード入力端子
とアンド・ゲート１７の制御端子に接続される。
ユニツト２１のＱ出力は導線８３を介してアン
ド・ゲート１７ａの制御端子に接続される。ゲー
ト１７と１７ａはノア・ゲート１７ｂの入力に接
続され、その出力はインバータ１７ｃとアンド・
ゲート１７ｄを介してイメージ・レジスタ２０の
データ入力端子に接続される。レジスタ２０のデ
ータ出力端子は導線８４を介して主デコーダとプ
ロセツサROM６１の入力端子Ａに接続され、そ
の導線８５上の出力はアンド・ゲート１７ａのデ
ータ入力を経て帰還され、同時にここでは動作指
示機すなわちAIと称されるＤ型フリツプフロツ
プ８６のＤ入力端子に接続される。AIフリツプ
フロツプ８６のＱ出力端子は導線８７によつて押
し下げ型棒状スイツチ回路８０のデータ入力端子
とROM６１の入力端子Ｂに接続される。 “運転”フリツプフロツプ２１についていえ
ば、Ｑ出力端子は導線８３を経てカウンタ３６，
３７，３８のそれぞれのエンネーブル入力端子と
クリア入力端子に接続される。カウンタ３６のキ
ヤリ（桁上げ）出力端子はANDゲート８８を経
てカウンタ３７の第２のエンネーブル端子に接続
され、そのキヤリ出力は導線８９によつてカウン
タ３８の第２のエンネーブル端子に接続される。
カウンタ３９のキヤリ出力端子はエクスクルーシ
ブ・オア・ゲート９１を介してナンド・ゲート９
０の第２の入力に接続される。エクスクルーシ
ブ・オア・ゲート９１は第６図フリツプフロツプ
９３からの制御線９２を有し、その線上制御電圧
が供給され、その制御電圧は１語が４個のRAM
ユニツト２５ないし２８のいずれか一つに書き込
まれる時間の長さの時間ゲートである。ナンド・
ゲート９０は第３の入力線９４を有し、その線に
第６図フリツプフロツプ９５からの制御電圧が与
えられ、“直列入力”のゲート・パルスを提供す
る。ナンド・ゲート９０はカウンタ３９のロード
端子に接続される。カウンタ３９とフリツプフロ
ツプ２１のクリア端子にはナンド・ゲート２１ａ
から信号が与えられる。 出力線K2，KQD，K3ないしK14はRAMユニツ
ト２５ないし２８とPROMユニツト３０ないし３
３の場所に導かれるケーブル４０中に含まれてい
る導線である。カウンタ３８からの出力線Ｋ１４
はインバータ９６を介してカウンタ３５のクロツ
ク入力端子に接続される。インバータ９６の出力
はインバータ９７を介し並列導体９８によつてナ
ンド・ゲート１１ｄの２個の入力に接続される。
ナンド・ゲート１１ｄの出力は“走査完了”信号
で、ナンド・ゲート１１ｂに、ラツチ１１を入力
端子１１ｅに与えられる次回の同期パルスを受け
る状態にリセツトするために与えられる。 発振
器５０は導線５１を介してカウンタ３９のクロツ
ク入力端子に接続される。発振器５０は約8mHz
で動作する。これは第６図に更に詳細に示され
る。 カウンタ・レジスタ・ユニツト１２ないし１５
からの出力線は導線B0ないしB15で示され、16ビ
ツトの出力用である。導線B0ないしB7はエクス
クルーシブ・オア・ゲート１００ないし１０７を
介してそれぞれイメージ・レジスタ２０のA0な
いしA7入力に接続される。エクスクルーシブ・
オア・ゲート１００ないし１０７の第２の入力は
導線１０８に接続され、その電圧が高電位にある
ときは、レジスタ２０へのアドレスの極性を転換
する。ユニツト１２ないし１５のそれぞれの入力
端子はナンド・ゲート１０９から信号が与えられ
る。 レジスタ１３からの導線Ｂ８ないしＢ１１の状
態は第１１Ａ図に関連して後で説明するように制
御タイミング動作に用いられる。 導線Ｂ１２ないしＢ１５はROM６１の４個の
入力端子ＥないしＨにそれぞれ接続されプロセツ
サ６１に希望の“動作”コードを与える。ROM
６１はXXの２端子を持ちこれはエンネーブル端
子である。上方の端子Ｘはナンド・ゲート１２０
の出力に接続されその出力はまた４ビツトのカウ
ンタ６３のエンネーブル端子Ｓ／Ｌ（シフト／ロ
ード）に接続され、かつ導線１２１によつてイン
バータ１２２に接続され、インバータ１２２はナ
ンド・ゲート１２３を介して、押し下げ型棒状ス
イツチ回路８０のクロツク入力端子に導かれる。
ROM６１の第２のエンネーブル端子Ｘ１２は
“０”ビツト導線１２４から信号が与えられる。 ROM６１のデータ入力端子は導線８４を介し
てイメージ・レジスタ２０の出力に接続される。
入力導線Ｄにはカウンタ３５からのキヤリ線
（CRY）１２５を介して信号が与えられる。Ｂ入
力端子は動作指示装置フリツプフロツプ８６のＱ
端子から導かれる導線８７に接続される。Ｃ入力
端子は押し下げ型棒状スイツチ回路８０の出力端
子からの導線１２７に接続される。 プロセツサROM６１はＹ１ないしＹ４の４個
の出力端子を有し：(i)端子Ｙ１は導線８５を介し
て動作指示機８６のＤ入力端子とアンド・ゲート
１７ａに接続され；(ii)端子Ｙ２は導線１２８を介
してナンド・ゲート１２３と１２９のそれぞれの
１入力に接続され、ナンド・ゲート１２９の出力
は動作指示機８６のクロツク入力端子に接続され
る。ナンド・ゲート１２３と１２９はナンド・ゲ
ート１３１の出力から入力されていて、ナンド・
ゲート１３１の入力には書き込みパルス導線１３
２と“０”ビツト導線１２４を介して信号が与え
られ；(iii)端子Ｙ３はAIQ（MCR or JUMP）導線
１３３に接続され；(iv)端子Ｙ４は増分線１３４を
介して４ビツトカウンタ６３の入力ピン６に接続
される。 ROM６２はＹ１ないしＹ４の４個の出力端子
を有し：(i)端子Ｙ１は導線８５に接続され、した
がつてROM６１のＹ１出力端子と並列になり；
(ii)ROM６２の端子Ｙ２は導線１３５を介しレジ
スタ１２のデータ入力端子に接続され；(iii)ROM
６２の端子Ｙ３は記憶装置書き込みデータ導線２
３上に現はれ；(iv)ROM６２の端子Ｙ４はフリツ
プフロツプ１３７のＤ入力端子に接続され、フリ
ツプフロツプ１３７はプロセツサ６２のキヤリ用
フリツプフロツプの役をしている。 フリツプフロツプ１３７のＱ出力端子はROM
６２のＤ入力端子に接続される。ROM６２のＡ
入力端子には導線１３８から信号が与えられる。
ROM６２のＢ入力端子には上述の如くレジスタ
１５のBO出力端子から信号が与えられる。ROM
６２のＣ入力端子にはWAF導線１３９から信号
が与えられる。ROM６２の入力端子Ｈ，Ｇおよ
びＥはそれぞれカウンタ６３のＡ，ＢおよびＣ出
力端子に接続される。ROM６２のＦ入力端子に
はカウンタ出力Ｋ４，Ｋ５およびＫ６をナンド・
ゲート１３６によりナンド論理をした結果の信号
がEF導線１４０から与えられる。カウンタ６３
のＤ出力端子はＤ出力導線１４１上に現はれて第
５図の回路に導かれる。カウンタ６３のエンネー
ブル端子Ｐにはナンド・ゲート１４２を介して信
号が供給され、ナンド・ゲート１４２の１端子に
はROMロード導線１４３から信号が与えられ
る。ナンド・ゲート１４２の他の入力は外部ロー
ド導線１４４から信号が与えられる。外部ロード
導線１４４はまたイメージ・レジスタ２０のエン
ネーブル端子（CE）に接続される。 ゲートされるクロツク導線１１０はレジスタ１
２ないし１５のそれぞれのクロツク入力端子、キ
ヤリ・レジスタ１３７のクロツク入力端子、およ
びカウンタ３６ないし３８のクロツク入力端子に
接続される。 書き込みパルス導線１３２はナンド・ゲート１
０９の３個の入力のうちの一つに接続され導線１
１０に与えるクロツク・パルスを制御する。 記憶装置２５ないし２８および（または）３０
ないし３３から読みとられたデータは、アンド・
ゲート１４７に接続されている記憶装置読み取り
データ導線１４６上に現はれる。アンド・ゲート
１４７の出力はノア・ゲート１４８および導線１
４９を介してアンド・ゲート１５０の入力に接続
される。アンド・ゲート１５０の第２の入力には
ナンド・ゲート１５１から信号が与えられ、ナン
ド・ゲート１５１の１入力はカウンタ６３のＢ出
力端子から与えられる。ナンド・ゲート１５１の
他の入力はカウンタ６３のＡ出力端子からインバ
ータ１５２を介して与えられる。アンド・ゲート
１５０の出力はノア・ゲート１５３に与えられ、
ノア・ゲート１５３の出力はインバータ１５４を
介してROM６２のＡ入力端子に導かれる導線１
３８に接続される。 ナンド・ゲート１５１の出力はまたインバータ
１５５を介してアンド・ゲート１５６の１入力に
接続される。アンド・ゲート１５６の第２の入力
は押し下げ型棒状スイツチ回路８０に至る出力線
１２７から与えられる。アンド・ゲート１５６の
出力はノア・ゲート１５３の第２の入力に接続さ
れる。ビツト“０”の遅延線１５７はカウンタ６
３の端子２に接続される。 低電源電圧ライン１５８はナンド・ゲート１８
の１入力に接続され、ナンド・ゲート１８はイメ
ージ・レジスタ２０のデータ出力のフロー路にお
かれている。ナンド・ゲート１８の第３の入力に
は始動開始導線１５９を介して信号が与えられ
る。 導線Ａ８とＡ９はイメージ・レジスタ２０の入
力９と１０に接続される。イメージ・レジスタに
よりゲートされる書き込みパルス（IRGWP）導
線１６０はイメージ・レジスタ２０のＲ／Ｗ（読
み出し／書き込み）入力端子に接続される。 直列データ出力導線１６５はナンド・ゲート１
８からインバータ１６６を経て延長している。 カウンタ出力導線Ｋ３ないしＫ１４は第５図回
路に導かれる。レジスタ出力導線Ｂ０ないしＢ１
１は導線Ｋ２および（KQD）と共に第６図回路
に導かれる。導線Ｋ０ないしＫ１は使用されな
い。 ナンド・ゲート１６６は１／０クロツク信号を
導線１６７上に与える。ナンド・ゲート１６６の
入力はフリツプフロツプ２１のＱ出力とナンド・
ゲート１０９から導かれる導線１１０上のゲート
されたクロツク信号である。 フリツプフロツプ２１の出力はインバータ１
６８を介して、プログラム・パネル６００に到る
“運転”導線１６９に接続される。 ナンド・ゲート１１ｂの出力はインバータ１７
０を介して周期エンネーブル導線１７１に接続さ
れる。 前に説明したが、外部ロード導線１４４はナン
ド・ゲート１４７に接続される。導線１４４はま
たインバータ１７２を介してアンド・ゲート１７
３の１入力に接続される。アンド・ゲート１７３
の出力はノア・ゲート１４８に接続される。アン
ド・ゲート１７３の第２の入力にはプログラム・
パネル・データ入力導線１７４から信号が与えら
れる。 第５図 第５図はこのシステムの主記憶装置を示す。そ
れは前に述べたRAMユニツト２５ないし２８と
PROMユニツト３０ないし３３を含む。ここで再
び注記しておくが本実施例では４個のユニツトだ
けが使はれる。その４個はユニツト２５と３０、
ユニツト３６と３１、ユニツト２７と３２、およ
びユニツト２８と３３のどの組み合せでもよい。
あるセツトではユニツト２５ないし２８の４ユニ
ツトであり、他のセツトでは２５ないし２７と３
３であり、更に他のセツトでは２５，２６，３
２，３３であつてよろしい等である。 カウンタ出力導線Ｋ４ないしＫ１４は記憶装置
ユニツト２５ないし２８および３０ないし３３の
アドレス入力端子に接続される。導線Ｋ３ないし
Ｋ１２はユニツト２５ないし２８のＡ０ないしＡ
９入力に接続される。導線Ｋ５ないしＫ１２はユ
ニツト３０ないし３３のＡ０ないしＡ７アドレス
入力に接続される。導線Ｋ１３とＫ１４とはデー
タ選択器１７５のＡおよびＢ入力に接続される。
選択器１７５は選択用出力線１８０ないし１８３
を有し、PROMユニツト３０ないし３３をそれぞ
れ駆動するデータ選択器１７７はユニツト２５な
いし２８をそれぞれ駆動するための出力線１８５
乃至１８８を有する。ユニツト１７５と１７７は
デマルチプレクサ（多重選択装置）として知られ
る単一のユニツトを構成する。マルチプレクサ
（多重化装置）ユニツト１９０は導線Ｋ３とＫ４
にそれぞれ接続される入力ＡとＢを有する。ユニ
ツト３０ないし３３はそれぞれ４個の出力導線Ｙ
１ないしＹ４を有する。Ｙ１ないしＹ４の出力導
線はマルチプレクサ１９０の入力ICOないしIC3
に導かれる４本の出力母線１９１に並列に接続さ
れる。単一の出力導線１９２はフリツプフロツプ
１９３に至る。フリツプフロツプ１９３のクロツ
ク入力端子には導線Ｋ２から信号が与えられる。
フリツプフロツプ１９３の出力導線１９４は出力
ゲート３４に接続され、ゲート３４の出力は記憶
装置読み出しデータ導線１４６に導かれインバー
タ１９６を介して記憶装置読み出しデータ導線１
９７に導かれる。導線１４６上のデータは逐次制
御器１０で用いられる。導線１９７上のデータは
プログラム・パネル６００で用いられる。 ユニツト２５ないし２８のすべてのデータ出力
端子から導かれるデータ出力線１９８はナンド・
ゲート３４の第２の入力に接続される。 第６図 第６図はこれまでに説明したごとく制御状態信
号と逐次制御器１０の動作のためのタイミング状
態信号とを作るために用いられる論理素子を示
す。主制御継電と飛び越し用ユニツト２１０は４
ビツトのカウンタ２１１と２１２を含む。レジス
タ１５からの導線Ｂ０ないしＢ３（第４図）はカ
ウンタ２１１に接続される。導線Ｂ４ないしＢ７
はカウンタ２１２に入力として接続される。 カウンタ２１１と２１２は可逆カウンタであ
る。カウンタ２１１の出力はカウンタ２１２の減
算入力端子に接続される。カウンタ２１２の出力
はフリツプフロツプ２１３のクリア入力端子とフ
リツプフロツプ２１４のプリセツト入力端子に接
続される。フリツプフロツプ２１３のＱ出力端子
はフリツプフロツプ２１４のクロツク入力端子と
ナンド・ゲート２１５の１入力端子と、カウンタ
２１１と２１２のロード端子に接続される。フリ
ツプフロツプ２１３の出力端子はナンド・ゲー
ト２１６の１入力に接続されるが、ナンド・ゲー
ト２１６の出力はフリツプ・フロツプ２１３のＤ
入力端子に接続される。フリツプフロツプ２１３
の出力端子はまた計数出力導線２１７でもあ
る。導線Ｂ１４はフリツプフロツプ２１４のＤ入
力端子に接続される。サイクル駆動導線１７１は
カウンタ２１１と２１２のクリア端子に接続され
る。ROM６１のＹ２端子から導かれるシーケン
サ出力線１２８はナンド・ゲート２１５の１入力
とナンド・ゲート２１８の１入力に接続される。
ナンド・ゲート２１８の第２の入力はフリツプフ
ロツプ９５のＱ出力端子から与えられる。フリツ
プフロツプ９５のＱ出力端子は直列入力導線９４
に信号を与える。フリツプフロツプ９５のクリア
入力端子には第３図ナンド・ゲート２１ａの出力
である、導線１６３上のエンドサイクル信号が与
えられる。 MCR＋JUMP（主制御継電と飛びこし）ユニ
ツト２１０はこのシステムがジヤンプ（飛びこ
し）モードで動作しているかまたはMCR（主制
御継電）モードで動作しているかを制御するフリ
ツプフロツプ２１３のＱ端子の出力信号を提供す
る役をする。フリツプフロツプ２１３はMCRま
たはJMP（ジヤンプ）のモードを示すがフリツプ
フロツプ２１４はJMPモードだけを示す。フリツ
プフロツプ２１４のＱ出力が低電位であると、そ
の時はこのシステムはジヤンプ・モードの動作を
している。 フリツプフロツプ２１４のＱ出力はナンド・ゲ
ート２２０の１入力に接続され、ゲート２２０の
出力は導線１６０上に現はれる。フリツプフロツ
プ９５のクロツク入力端子は導線Ｂ８から信号を
与えられる。MCR＋JUMPユニツト２１０はこ
のようにしてカウンタ２１１，２１２、フリツプ
フロツプ２１３，２１４、フリツプフロツプ９
５、およびゲート２２０をその主たる構成要素と
し導線１６０と２１７上に信号を発生する。 入力導線Ｂ８はインバータ２２１を介してナン
ド・ゲート２２２の１入力に接続される。ナン
ド・ゲート２２２の出力はナンド・ゲート２２３
の１入力に接続され、ゲート２２３はエクスクル
ーシブ・オア・ゲート２０３の第２の入力を供給
する。ナンド・ゲート２２２と２２３の両方とエ
クスクルーシブ・オア・ゲート２０２の第２の入
力は導線Ｂ１１を介して供給される。ナンド・ゲ
ート２２２の第３の入力端子には導線Ｂ１０を介
して信号が与えられ、エクスクルーシブ・オア・
ゲート２０３の第２の入力は導線Ｂ９を介して与
えられる。 運転導線８２はナンド・ゲート２００の１入力
に接続される。ナンド・ゲート２００の出力はイ
ンバータ２０１を介して“１のインバート”導線
１０８に接続される。ナンド・ゲート２００の第
２の入力はナンド・ゲート２００にエクスクルー
シブ・オア・ゲート２０２を介して接続される導
線Ｂ８を介して供給される。エクスクルーシブ・
オア・ゲート２０２の出力は導線Ａ８に現はれ
る。導線Ａ９の信号はエクスクルーシブ・オア・
ゲート２０３の出力点で作られてナンド・ゲート
２００の第３の入力としても接続される。 WAF導線１３９に到る回路はアンド・オア・
インバート・ゲート２２４、インバータ２２５、
フリツプフロツプ２２６およびインバータ２２７
を含む。この回路は導線３７上のAIQ信号と導線
Ｂ１５上の信号を合せて多重化する役をする。導
線Ｂ１５はフリツプフロツプ２２６のＤ入力に接
続される。ビツト“０”パルス導線１２６はフリ
ツプフロツプ２２６のクロツク端子に接続され
る。カウンタ６３から導かれるＤ導線はインバー
タ２２７の入力に接続されそこからフリツプフロ
ツプ２２６のプリセツト端子に接続される。フリ
ツプフロツプ２２６のＱ出力端子はユニツト２２
４の１個のアンド・ゲートに接続される。カウン
タ６３からのＢ出力端子はインバータ２２５に接
続され、インバータ２２５の出力はユニツト２２
４の第２のアンド・ゲートとユニツト２２４の第
１のアンドゲートの第２の端子に接続される。
AIQ導線８７はユニツト２２４の第２のアンド・
ゲートに接続される。 導線１４５上の書き込みパルスはフリツプフロ
ツプ２３０を使つて作られるが、フリツプフロツ
プのＤ入力端子にはカウンタ３９からのKQD導
線が接続され、そのクロツク端子にはカウンタ３
９からのＫ２導線が接続されている。フリツプフ
ロツプ２３０のＱ出力端子が書き込みパルス導線
１４５に接続される。 フリツプフロツプ２３０の出力端子はナン
ド・ゲート２２０の第３の入力とナンド・ゲート
２３１の１入力に接続される。ナンド・ゲート２
３１の出力は3導線２３２であつて第１図ユ
ニツト６００で用いられる。カウンタ３６のキヤ
リ出力から導かれる導線２３３はフリツプフロツ
プ２３７のＤ入力端子に接続される。フリツプフ
ロツプ２３７のクロツク入力端子にはゲートされ
たクロツク出力導線１１０から信号が与えられ
る。フリツプフロツプ２３７のＱ出力はナンド・
ゲート２３１の第２の入力端子に接続される。ゲ
ート２３１の第３の入力端子にはインバータ２３
８を介してゲート３９のKQD出力が与えられ
る。 ユニツト６３の出力ＡとＢは、外部ロード導線
１４４と共に導線２３９上に“RITED”信号を
発生し、導線１４３上に“ROMロード”信号を
発生するのに用いられる。導線ＡとＢはエクスク
ルーシブ・オア・ゲート２４０とインバータ２４
１を介して導線１４３に接続される。インバータ
２４１の出力はナンド・ゲート２４２の１入力端
子にも接続され、ゲート２４２の第２の入力は外
部ロード導線１４４である。ナンド・ゲート２４
２の出力はナンド・ゲート２４３の１入力に接続
され、ゲート２４３の出力が“RITED”導線２
３９である。 ナンド・ゲート２４３の出力は導線２３９ａを
介してフリツプフロツプ９３のＤ入力端子に接続
される。フリツプフロツプ９３のクロツク入力端
子にはフリツプフロツプ２３７のＱ出力端子から
の信号が与えられる。フリツプフロツプ９３のＱ
出力は導線９２であつてナンド・ゲート
２４３の第２の入力に接続される。フリツプフロ
ツプ９３の出力端子は導線９２ａ上の信号の補
数信号である。 フリツプフロツプ２３７のＱ出力は出力
導線１２４上に現はれる。導線１２４上の
信号はフリツプフロツプ２４４を使つて導線１５
７上にビツト“０”の遅延信号として供給され
る。フリツプフロツプ２４４のＤ入力端子はフリ
ツプフロツプ２３７のＱ出力端子に接続される。
フリツプフロツプ２４４のクロツク入力端子には
カウンタ３９からのＫ２導線の信号が与えられ
る。フリツプフロツプ２４４のＱ出力端子は出力
導線１５７に接続され導線１５７ａを介してフリ
ツプフロツプ２１３のクロツク入力端子に接続さ
れる。 このシステムではこのシステムとユニツト１０
で制御される動作素子への供給電源が故障した場
合の対策が講ぜられている。問題点はブロツク２
５１で表はされるRAM記憶装置電源回路に電力
を供給する電池２５０に関するものである。
RAM記憶装置は第５図にユニツト２５ないし２
８として示すものである。第６図に示す回路では
電池２５０は交流電源からその電圧を得る電源で
充電される。得られた充電々流は、端子２５２に
供給され、トランジスタ２５３を経て電池２５０
に到る。この回路はもし交流電源が故障しかつ電
池２５０の電圧が予め定められたレベル以下であ
る場合に、第４図のゲート１８が阻止されてユニ
ツト４００，４０１等へデータを読み込むことが
禁止され、ユニツト４００，４０１等のすべての
出力素子が交流電源の回復まで強制的に保護状態
におかれるよう動作をする。 電池２５０の電圧は増幅器２５４内で導線２５
５上の基準電圧と比較される。電源が故障したと
きは、導線２５５上の電圧は零となる。もし電池
２５０の電圧が導線２５５上の電圧で表はされる
予め定められたレベル以上でない場合は、導線２
５５ａ上の出力は高電位となつて発光ダイオード
２５６を発光させて電池電圧低の信号を出す。導
線２５５はナンド・ゲート２５７の１入力に接続
され、ゲート２５７はゲート２５８と共にラツチ
を構成する。ラツチ２５７，２５８の出力導線２
５９はゲート２６０を介して電池低の導線１５８
に接続される。 クリア回路電源２６１はシユミツト・トリガ・
ナンド・ゲート２６２を含み、ゲート２６２はイ
ンバータ２６３を介してナンド・ゲート２５８の
第２の入力に接続される。シユミツト・トリガ２
６２の入力は端子２６４から供給される。コンデ
ンサ２６５は故障した電源が回復したときはゆつ
くり充電される。充電々流は抵抗２６６を流れ
る。クリア回路の電源２６１はゲート２５８の出
力端子を高電位にしトランジスタ２５３を断状態
にして電池２５０が１時的に充電されるのを防ぎ
または電池２５０が駄目になつているか否かを決
定するための比較が行なはれるに充分な間は少な
くとも電池が充電されるのを防ぐ。もし電池が駄
目になつていると、このシステムはシステムの電
源の回復以後は自動的かつ無人で動作することが
許されない。 始動開始スイツチ２７０はその位置によつてイ
ンバータ２７１の入力またはインバータ２７２の
入力を接地するようになつている。インバータ２
７１への入力が接地されると始動開始導線１５９
もまた接地される。これはデータがゲート１８を
通過するのを阻止することになる。スイツチ２７
０が他の位置にあつて、インバータ２７２への入
力を接地すると、導線１５９は高電位にありゲー
ト１８を駆動する役をする。 出力導線２７３はゲートされたクロツク信号
PPGCを第１図ユニツト６００に伝送するために
設けられる。クロツク信号PPGCはナンド・ゲー
ト２７４の出力点で得られるが、ゲート２７４の
１入力はフリツプフロツプ９３の端子に接続さ
れ、第２の入力端子はインバータ２７５を通ずる
ゲートされたクロツク導線１１０に接続される。
第３の入力は運転導線８２である。 本実施例においては、プロセツサ６１はROM
であるとして説明した。実際に用いた特定のユニ
ツトはＨ PROM １−1024−5Bであつて后で更
に第７表においてその特性を示す。ROM６１は
下記の表に従つてプログラムされた。
【表】
【表】
【表】
【表】
【表】
【表】
【表】
【表】
【表】
タイマ制御器６２もまたROMである。后で更
に第７表においてその特性を示してあるＨ
PROM １−1024−5Bである。ROM６２は第２表
に示つてプログラムされた。
に第７表においてその特性を示してあるＨ
PROM １−1024−5Bである。ROM６２は第２表
に示つてプログラムされた。
【表】
【表】
【表】
【表】
【表】
【表】
【表】
【表】
前述した説明において、第３図ないし第６図は
第１図の制御器１０の内容に関する。制御器１０
は第１図のスイツチ４０７，４１２のような入力
装置に応答して電動機４０５，４０６のような出
力装置を制御するように作られている。制御器１
０を使用することにより満足されるべき特別の要
求は第２図のラダーダイヤグラムのような汎用装
置によつて解決される。適当なプリセツト状態が
第１図に示すように接続したときにユニツト６０
０から制御器１０のメモリに入れられる。 プログラマ−第１図、第１Ａ図、第１Ｂ図、第７
図〜第１０図 第１図のユニツト６００は小型の携帯用キーボ
ード入力ユニツトであり、４セツトのキーを含
む。第１セツト６００ｃは数字０〜９とCLR
（クリア）ボタンを有する11個のキーセツトであ
る。また第２セツト６００ｄはINS（挿入）、
WRT（書込み）、INC（インクリメント）および
READ（読み出し）のボタンとして示される４個
のキーセツトである。 第３セツト６００ｅは４個のキーセツトであ
り、そのうちの３つはIN−Ｘ，OUT−Ｙおよび
CR（制御リレー）ボタンとして用いられる。 第４セツト６００ｆはST（スタートあるいは
蓄積期間）、CTR（カウンタ）、TMR（タイ
マ）、MCR（マスタ制御リレー）、OUT（出
力）、INV（反転あるいは否定）、ORおよびAVD
ボタンを含む８個のキーセツトである。 このキーボートと組合せられて携帯計算機に一
般に用いられかつネオンで数字表示が行なわれる
クセグメントのアレー６００ｇが用いられる。 発光ダイオード（LED）６００ｈは第４セツ
ト６００ｆの各キーに対する表示器として用いら
れる。また発光ダイオード（LED）６００ｊは
キーＸ，ＹおよびCRの各キーに対して１つ、全
くキーのない場所に対して一つ用いられる。第１
図に示すプログラマ６００は５個の異なるモード
のなかから任意に選択されたモードで動作するよ
うになつている。このモードは第２セツト６００
ｄの４個のボタンのどれか一つあるいは第１セツ
ト６００ｃのCLR（クリア）ボタンを押し下げ
ることにより選択される。第１セツト６００ｃの
CLRボタンが押し下げられると、レジスタおよ
び記憶ユニツトをクリアし、この後第２セツト６
００ｄのフマンクシヨンの一つを実行する準備が
できたことを示す。 読み出しモードにおいては第５図のメモリのイ
ンストラクシヨンが読み出される。この動作は最
初に読み出されるべきインストラクシヨンのメモ
リ中のアドレスすなわち０から255をキーボート
を介して入れることになつて行なわれる。この後
読み出し（READ）キーが押し下げられると、デ
イスプレイにこのインストラクシヨンが現われ、
セツト６００ｈ，６００ｊの適当なLED素子が
発光する。 インクリメンタルモードにおいてはキーボード
によりユニツト６００に入れられかつクリアされ
ていないアドレスをINCボタンを押し下げること
により１つのフマクタだけインクリメントする。
たとえばもし第１セツト６００ｃのボタンが押し
下げられ、つぎに第２セツト６００ｄのINCボタ
ンが押し下げられると、このときの機械に作用す
るアドレスはアドレスNo.１である。しかしもしデ
イスプレイ６００ｇに表示されたアドレスが250
であればINCボタンを押し下げることにより251
にインクリメントする。 与えられた時間に作用するメモリアドレスはデ
イスプレイ６００ｇの右４桁に表わされる。 書込みモードにおいては希望する新しいインス
トラクシヨンがメモリに書込まれる。もし前のイ
ンストラクシヨンがメモリの希望する場所に書込
まれているときには新しいインストラクシヨンは
前のインストラクシヨンの上に書込まれる。 挿入フマンクシヨンにおいては、新しいインス
トラクシヨンがメモリの任意の点に挿入される。
そしてINSボタンが押し下げられるとメモリに記
憶されるつぎのインストラクシヨンがより高いメ
モリ場所にシフトされる。たとえば第２図のラダ
ーダイヤグラムの項において、もし電動機４０５
を含むラダーラング（ladder rung）がメモリ場
所１００，１０１，１０２を占有し、電動機４０
６を含むラングをメモリ場所１００のメモリの初
めに挿入することを希望するならば、プログラマ
６００を使つて次の動作が実行される。 ステツプ１：CLR（クリア）ボタンを押し下げ
る。 ステツプ２：アドレスをいれる、すなわちボタン
１００を押し下げる。 ステツプ３：ST（スタート−記憶）およびＸ
（イン）ボタンを押し下げる。 ステツプ４：スイツチ４０７はＩ／ＯアドレスNo.
９を占有しているので第１セツト６００ｃの数字
「９」のボタン（キー９）を押し下げる。 これはメモリ場所１００にスイツチ４０７を入
れる。 ステツプ６：INCボタンを押し下げる。 ステツプ７：セツト６００ｆのANDボタンを押
し下げる。 ステツプ８：セツト６００ｅのキーＸを押し下げ
る。 ステツプ９：スイツチ４１２はＩ／Ｏアドレス16
を占有しているので、第１セツトのキー１および
６を押し下げる。 ステツプ10：第２セツト６００ｄのキーINSを押
し下げる。 これは記憶位置１００にスイツチ４０７を設定
する。 ステツプ11：第２セツト６００ｄのINCボタンを
押し下げる。 ステツプ12：セツト６００ｆのOUTボタンを押
し下げる。 ステツプ13：セツト６００ｅのＹボタンを押し下
げる。 ステツプ14：電動機４０６はＩ／Ｏアドレス８を
占有しているので、第１セツト６００ｃの数字
「８」ボタン（キー８）を押し下げる。 ステツプ15：第２セツト６００ｄのINSボタンを
押し下げる。 これはスイツチ４０７，４１２に関連して一緒
にメモリ場所１０２に電動機４０６を入れる。 第２ラングの素子はメモリアドレス１００，１
０１，１０２をすでに占有している。メモリにス
イツチ４０７が入るとメモリのすべての素子を１
メモリアドレスだけシフトする。スイツチ４１２
および電動機４０６がメモリに挿入されるごとに
行なわれる。これにより電動機４０５を含むラン
グの素子は新メモリ場所１０３，１０４，１０５
を占有する。第１図に示されるプツシユボタンは
第１Ａ図および第１Ｂ図に示される回路に接続さ
れたスイツチを作動する。第１Ａ図において、８
本のライン0〜7はキーボードに導かれる。４
本のラインKBD2，KBD3，KBD6およびKBD7は
キーボードから導かれる。プツシユボタンスイツ
チはマトリツクスに接続されてキーボードから導
かれた４本のラインにコード化された出力を与え
る。第１セツト６００ｃ（スイツチCLRを除
く）、セツト６００ｅおよびセツト６００ｆの全
スイツチは例（legend）によつて示されるように
第１Ａ図のＸ−Ｙマトリツクスに含まれる。第１
図のキーボード６００ｃ上の数字「０」ボタン
（スイツチ０）が押し下げられると、第１Ａ図の
ラインMOとラインKBD2との間が接続される。
スイツチMCRとスイツチINVとは同じフマンク
シヨンを持つことに注意されたい。すなわち、こ
れらのスイツチが閉じると、入力ラインM4と出
力ラインKBD7との間が接続される。 第７図において、ユニツト６００は第１Ａ図に
示すようにキーボードに導かれたライン0〜7
を有する。第６図のラインKBD2，KBD3および
第９図のラインKBD6，KBD7はキーボードから
導かれる。 第７図ないし第１０図に示す回路はキーボード
により入れられたコマンドに応答する２個の主デ
ータループを有する。この２個のデータループに
ついて第１図、第１Ａ図、第１Ｂ図のキーボード
の使用を論じる前にまず一般的に説明する。 第１データループは第９図のシユミツトトリガ
６０１を介して第３図および第４図のシーケンサ
１０から導き、第９図および第１０図のシフトレ
ジスタ６０２〜６０６を有する。シフトレジスタ
６０４〜６０６の動作にともなつて２進アツプ／
ダウンカウンタ６０７〜６０９がそれぞれ動作し
ている。 第１データループの出力はインバータ６１０を
介してライン１７４に導かれ、さらにシーケンサ
１０に導かれる。ユニツト６００からシーケンサ
１０に送られる信号あるいはデータタイプの情報
はシフトレジスタ６０４〜６０６を介してライン
１７４に送られねばならない。 第２データループは２進化10進（BCD）ルー
プであり、32ビツトを収容する数値データループ
である。そして第１の16ビツトは第７図のシフト
レジスタ６１２，６１３に記憶される。第２の16
ビツトは第１０図のシフトレジスタ６１４〜６１
７に記憶される。データが流れるループはシフト
レジスタ６１２のＡおよびＢ（NAND）入力端子
に接続された入力ラインを有する。データビツト
はレジスタ６１２〜６１７を介して順序にしたが
つてクロツクされ、出力ライン６１９、NANDゲ
ート６２０およびNANDゲート６２１によつてラ
イン６１８に戻される。 ユニツト６００のキーボードから入つた数デー
タはシフトレジスタ６２２によりループ６１２〜
６２１におかれる。４本のライン６２３はシフト
レジスタ６２２に導かれる。ライン６２３の状態
は低スピードクロツク（LSC）オシレータ６２６
により駆動されるカウンタ６２４，６２５により
制御される。クロツク（オシレータ）６２６はシ
ーケンサ１０のクロツク５０に比例して自走して
いる。第２オシレータがオシレータ６２６ととも
に提供され、この第２オシレータは高スピードク
ロツク（HSC）オシレータ６２６ａである。こ
れらのオシレータは約180KHzと1.8MHzの周波数
でそれぞれ動作する。 オシレータ（LSC）出力ライン６２７はカウン
タ６２４のクロツク入力端子に導かれる。このカ
ウンタ６２４のQD出力端子はライン６２８によ
りカウンタ６２５のクロツク入力端子に導かれ
る。カウンタ６２４，６２５はデコーダ６３０，
６３１と関連して動作し、したがつてデコーダ６
３０の出力はキーボードのスイツチ群を走査す
る。デコーダ６３１から導かれるライン６３３上
の出力状態はデイスプレイ６００ｇをストローブ
し、キーボードの出力すなわち出力ラインW2，
W3，W6およびW7をストローブする。第１Ａ図
のライン0〜7は第７図のライン６３２に相当
する。 キーボードからのラインKBD2はNORゲート６
３４に導かれ、このNORゲート６３４の第２入
力端はセツト６３３からの導線W2に接続されて
いる。同様にキーボードのラインKBD3はNORゲ
ート６３５に導かれ、このNORゲート６３５の
第２入力端はラインW6に接続されている。また
ラインKBD7はNORゲート６３７に導かれ、この
第２入力端はラインW7に接続されている。ゲー
ト６３４，６３５はNORゲート６３８に入力を
供給する。またゲート６３６，６３７はNORゲ
ート６３９に入力を供給する。NORゲート６３
８の出力は単パルス回路６４０に供給されて出力
ライン６４１に−デイジツトパルスを生ずる。こ
のデイジツトパルスはレジスタ６２２のクロツク
入力端子に供給され、レジスタ６２２にライン６
２３上のコードを入れる。このコードはキーボー
ドの押し下げられた数キーを表わす。デコーダ６
３０を介してカウンタ６２４により供給されるク
ロツクオシレータ６２６からのパルスはキーボー
ドのストローブシーケンスを与える。ラインM0
は最初低レベルにあり、ついでラインM1…M7が
順次低レベルになり、再びラインM0が低レベル
となり、このサイクルがくりかえされる。ライン
６２３上のコードをレジスタ６２２にゲートイン
することはキーボードのキーを押し下げることに
より制御される。ライン６２３上の特別のコード
は与えられたキーを押し下げることに応答して特
別のパルスが生ずる瞬間に現われるものである。
これまで述べたキーボードの動作はテキサス州ダ
ラスのテキサス・インスツルメント・インコーポ
レーテツド・により製造販売されているTI2500
ポケツト計算器と本質的に同じものである。 したがつて、第１セツト６００ｃのキー０〜９
のいずれかが作動すると、レジスタ６２２に選択
された数字「０」〜「９」を表わす２進コードが
入れられる。 このときレジスタ６２２に入れられた選択数字
はBCDループに挿入され、結局レジスタ６０４
〜６０６に転送される。後述するいくつかのケー
スを除いてレジスタ６０４〜６０６に入れられた
データはケーブル３９９に沿つて置かれた所定コ
ネクタ素子のＩ／Ｏアドレスである。上述した実
施例においてケーブル３９９に沿つた256の入力
アドレスと256の出力アドレスがあることを思い
出してもらいたい。ユニツト４００において第１
の８ユニツト４００ａは入力ユニツトであり、第
２の８ユニツト４００ｂは出力ユニツトである。
上述したように、Ｉ／Ｏアドレスはモータ４０
６、スイツチ４０７、スイツチ４１２などにそれ
ぞれ接続するのに用いられるようなコネクタユニ
ツトの番地を示す。 またプログラマユニツト６００はセツト６００
ｆのスイツチを作動して入れられる選択された
OPコードをエンコードするようになつている。
またユニツト６００はセツト６００ｅのキーの一
つを作動することにより希望する。Ｉ／Ｏアドレ
ス変更子を示す。 この回路はレジスタ６０２にOPコードを蓄積
し、レジスタ６０３にＩ／Ｏアドレス変更子を記
憶するように動作する。またレジスタ６０２，６
０３と組合された回路は希望する１個のOPコー
ドあるいは多数のコードを手動で挿入することが
できあるいはラダーネツトワークを表わす与えら
れたセツトデータを入れる際あるいはシステムに
すでに入れられたセツトデータを変更する際にオ
ペレータに弾力性を持たせるために挿入される
OPコードの一つあるいは全部を取り除くことが
できる。特にラインKBD6あるいはKBD7のいず
れかを付勢するためにキーを作動させると、ライ
ン６５０上のデータはレジスタ６０２，６０３に
入れるためにデコードされる。点線６５１内の論
理回路はレジスタ６０２，６０３へデータを蓄積
するためにライン６５０からのデータを２進形式
にデコードする。このようなレジスタに記憶され
るコードは第１図、第１Ａ図および第１Ｂ図に示
されかつラインKBD6，KBD7と組合せられるOP
コードを表わす。 ユニツト６５１のゲートの出力端に表われる状
態を表に示す。
第１図の制御器１０の内容に関する。制御器１０
は第１図のスイツチ４０７，４１２のような入力
装置に応答して電動機４０５，４０６のような出
力装置を制御するように作られている。制御器１
０を使用することにより満足されるべき特別の要
求は第２図のラダーダイヤグラムのような汎用装
置によつて解決される。適当なプリセツト状態が
第１図に示すように接続したときにユニツト６０
０から制御器１０のメモリに入れられる。 プログラマ−第１図、第１Ａ図、第１Ｂ図、第７
図〜第１０図 第１図のユニツト６００は小型の携帯用キーボ
ード入力ユニツトであり、４セツトのキーを含
む。第１セツト６００ｃは数字０〜９とCLR
（クリア）ボタンを有する11個のキーセツトであ
る。また第２セツト６００ｄはINS（挿入）、
WRT（書込み）、INC（インクリメント）および
READ（読み出し）のボタンとして示される４個
のキーセツトである。 第３セツト６００ｅは４個のキーセツトであ
り、そのうちの３つはIN−Ｘ，OUT−Ｙおよび
CR（制御リレー）ボタンとして用いられる。 第４セツト６００ｆはST（スタートあるいは
蓄積期間）、CTR（カウンタ）、TMR（タイ
マ）、MCR（マスタ制御リレー）、OUT（出
力）、INV（反転あるいは否定）、ORおよびAVD
ボタンを含む８個のキーセツトである。 このキーボートと組合せられて携帯計算機に一
般に用いられかつネオンで数字表示が行なわれる
クセグメントのアレー６００ｇが用いられる。 発光ダイオード（LED）６００ｈは第４セツ
ト６００ｆの各キーに対する表示器として用いら
れる。また発光ダイオード（LED）６００ｊは
キーＸ，ＹおよびCRの各キーに対して１つ、全
くキーのない場所に対して一つ用いられる。第１
図に示すプログラマ６００は５個の異なるモード
のなかから任意に選択されたモードで動作するよ
うになつている。このモードは第２セツト６００
ｄの４個のボタンのどれか一つあるいは第１セツ
ト６００ｃのCLR（クリア）ボタンを押し下げ
ることにより選択される。第１セツト６００ｃの
CLRボタンが押し下げられると、レジスタおよ
び記憶ユニツトをクリアし、この後第２セツト６
００ｄのフマンクシヨンの一つを実行する準備が
できたことを示す。 読み出しモードにおいては第５図のメモリのイ
ンストラクシヨンが読み出される。この動作は最
初に読み出されるべきインストラクシヨンのメモ
リ中のアドレスすなわち０から255をキーボート
を介して入れることになつて行なわれる。この後
読み出し（READ）キーが押し下げられると、デ
イスプレイにこのインストラクシヨンが現われ、
セツト６００ｈ，６００ｊの適当なLED素子が
発光する。 インクリメンタルモードにおいてはキーボード
によりユニツト６００に入れられかつクリアされ
ていないアドレスをINCボタンを押し下げること
により１つのフマクタだけインクリメントする。
たとえばもし第１セツト６００ｃのボタンが押し
下げられ、つぎに第２セツト６００ｄのINCボタ
ンが押し下げられると、このときの機械に作用す
るアドレスはアドレスNo.１である。しかしもしデ
イスプレイ６００ｇに表示されたアドレスが250
であればINCボタンを押し下げることにより251
にインクリメントする。 与えられた時間に作用するメモリアドレスはデ
イスプレイ６００ｇの右４桁に表わされる。 書込みモードにおいては希望する新しいインス
トラクシヨンがメモリに書込まれる。もし前のイ
ンストラクシヨンがメモリの希望する場所に書込
まれているときには新しいインストラクシヨンは
前のインストラクシヨンの上に書込まれる。 挿入フマンクシヨンにおいては、新しいインス
トラクシヨンがメモリの任意の点に挿入される。
そしてINSボタンが押し下げられるとメモリに記
憶されるつぎのインストラクシヨンがより高いメ
モリ場所にシフトされる。たとえば第２図のラダ
ーダイヤグラムの項において、もし電動機４０５
を含むラダーラング（ladder rung）がメモリ場
所１００，１０１，１０２を占有し、電動機４０
６を含むラングをメモリ場所１００のメモリの初
めに挿入することを希望するならば、プログラマ
６００を使つて次の動作が実行される。 ステツプ１：CLR（クリア）ボタンを押し下げ
る。 ステツプ２：アドレスをいれる、すなわちボタン
１００を押し下げる。 ステツプ３：ST（スタート−記憶）およびＸ
（イン）ボタンを押し下げる。 ステツプ４：スイツチ４０７はＩ／ＯアドレスNo.
９を占有しているので第１セツト６００ｃの数字
「９」のボタン（キー９）を押し下げる。 これはメモリ場所１００にスイツチ４０７を入
れる。 ステツプ６：INCボタンを押し下げる。 ステツプ７：セツト６００ｆのANDボタンを押
し下げる。 ステツプ８：セツト６００ｅのキーＸを押し下げ
る。 ステツプ９：スイツチ４１２はＩ／Ｏアドレス16
を占有しているので、第１セツトのキー１および
６を押し下げる。 ステツプ10：第２セツト６００ｄのキーINSを押
し下げる。 これは記憶位置１００にスイツチ４０７を設定
する。 ステツプ11：第２セツト６００ｄのINCボタンを
押し下げる。 ステツプ12：セツト６００ｆのOUTボタンを押
し下げる。 ステツプ13：セツト６００ｅのＹボタンを押し下
げる。 ステツプ14：電動機４０６はＩ／Ｏアドレス８を
占有しているので、第１セツト６００ｃの数字
「８」ボタン（キー８）を押し下げる。 ステツプ15：第２セツト６００ｄのINSボタンを
押し下げる。 これはスイツチ４０７，４１２に関連して一緒
にメモリ場所１０２に電動機４０６を入れる。 第２ラングの素子はメモリアドレス１００，１
０１，１０２をすでに占有している。メモリにス
イツチ４０７が入るとメモリのすべての素子を１
メモリアドレスだけシフトする。スイツチ４１２
および電動機４０６がメモリに挿入されるごとに
行なわれる。これにより電動機４０５を含むラン
グの素子は新メモリ場所１０３，１０４，１０５
を占有する。第１図に示されるプツシユボタンは
第１Ａ図および第１Ｂ図に示される回路に接続さ
れたスイツチを作動する。第１Ａ図において、８
本のライン0〜7はキーボードに導かれる。４
本のラインKBD2，KBD3，KBD6およびKBD7は
キーボードから導かれる。プツシユボタンスイツ
チはマトリツクスに接続されてキーボードから導
かれた４本のラインにコード化された出力を与え
る。第１セツト６００ｃ（スイツチCLRを除
く）、セツト６００ｅおよびセツト６００ｆの全
スイツチは例（legend）によつて示されるように
第１Ａ図のＸ−Ｙマトリツクスに含まれる。第１
図のキーボード６００ｃ上の数字「０」ボタン
（スイツチ０）が押し下げられると、第１Ａ図の
ラインMOとラインKBD2との間が接続される。
スイツチMCRとスイツチINVとは同じフマンク
シヨンを持つことに注意されたい。すなわち、こ
れらのスイツチが閉じると、入力ラインM4と出
力ラインKBD7との間が接続される。 第７図において、ユニツト６００は第１Ａ図に
示すようにキーボードに導かれたライン0〜7
を有する。第６図のラインKBD2，KBD3および
第９図のラインKBD6，KBD7はキーボードから
導かれる。 第７図ないし第１０図に示す回路はキーボード
により入れられたコマンドに応答する２個の主デ
ータループを有する。この２個のデータループに
ついて第１図、第１Ａ図、第１Ｂ図のキーボード
の使用を論じる前にまず一般的に説明する。 第１データループは第９図のシユミツトトリガ
６０１を介して第３図および第４図のシーケンサ
１０から導き、第９図および第１０図のシフトレ
ジスタ６０２〜６０６を有する。シフトレジスタ
６０４〜６０６の動作にともなつて２進アツプ／
ダウンカウンタ６０７〜６０９がそれぞれ動作し
ている。 第１データループの出力はインバータ６１０を
介してライン１７４に導かれ、さらにシーケンサ
１０に導かれる。ユニツト６００からシーケンサ
１０に送られる信号あるいはデータタイプの情報
はシフトレジスタ６０４〜６０６を介してライン
１７４に送られねばならない。 第２データループは２進化10進（BCD）ルー
プであり、32ビツトを収容する数値データループ
である。そして第１の16ビツトは第７図のシフト
レジスタ６１２，６１３に記憶される。第２の16
ビツトは第１０図のシフトレジスタ６１４〜６１
７に記憶される。データが流れるループはシフト
レジスタ６１２のＡおよびＢ（NAND）入力端子
に接続された入力ラインを有する。データビツト
はレジスタ６１２〜６１７を介して順序にしたが
つてクロツクされ、出力ライン６１９、NANDゲ
ート６２０およびNANDゲート６２１によつてラ
イン６１８に戻される。 ユニツト６００のキーボードから入つた数デー
タはシフトレジスタ６２２によりループ６１２〜
６２１におかれる。４本のライン６２３はシフト
レジスタ６２２に導かれる。ライン６２３の状態
は低スピードクロツク（LSC）オシレータ６２６
により駆動されるカウンタ６２４，６２５により
制御される。クロツク（オシレータ）６２６はシ
ーケンサ１０のクロツク５０に比例して自走して
いる。第２オシレータがオシレータ６２６ととも
に提供され、この第２オシレータは高スピードク
ロツク（HSC）オシレータ６２６ａである。こ
れらのオシレータは約180KHzと1.8MHzの周波数
でそれぞれ動作する。 オシレータ（LSC）出力ライン６２７はカウン
タ６２４のクロツク入力端子に導かれる。このカ
ウンタ６２４のQD出力端子はライン６２８によ
りカウンタ６２５のクロツク入力端子に導かれ
る。カウンタ６２４，６２５はデコーダ６３０，
６３１と関連して動作し、したがつてデコーダ６
３０の出力はキーボードのスイツチ群を走査す
る。デコーダ６３１から導かれるライン６３３上
の出力状態はデイスプレイ６００ｇをストローブ
し、キーボードの出力すなわち出力ラインW2，
W3，W6およびW7をストローブする。第１Ａ図
のライン0〜7は第７図のライン６３２に相当
する。 キーボードからのラインKBD2はNORゲート６
３４に導かれ、このNORゲート６３４の第２入
力端はセツト６３３からの導線W2に接続されて
いる。同様にキーボードのラインKBD3はNORゲ
ート６３５に導かれ、このNORゲート６３５の
第２入力端はラインW6に接続されている。また
ラインKBD7はNORゲート６３７に導かれ、この
第２入力端はラインW7に接続されている。ゲー
ト６３４，６３５はNORゲート６３８に入力を
供給する。またゲート６３６，６３７はNORゲ
ート６３９に入力を供給する。NORゲート６３
８の出力は単パルス回路６４０に供給されて出力
ライン６４１に−デイジツトパルスを生ずる。こ
のデイジツトパルスはレジスタ６２２のクロツク
入力端子に供給され、レジスタ６２２にライン６
２３上のコードを入れる。このコードはキーボー
ドの押し下げられた数キーを表わす。デコーダ６
３０を介してカウンタ６２４により供給されるク
ロツクオシレータ６２６からのパルスはキーボー
ドのストローブシーケンスを与える。ラインM0
は最初低レベルにあり、ついでラインM1…M7が
順次低レベルになり、再びラインM0が低レベル
となり、このサイクルがくりかえされる。ライン
６２３上のコードをレジスタ６２２にゲートイン
することはキーボードのキーを押し下げることに
より制御される。ライン６２３上の特別のコード
は与えられたキーを押し下げることに応答して特
別のパルスが生ずる瞬間に現われるものである。
これまで述べたキーボードの動作はテキサス州ダ
ラスのテキサス・インスツルメント・インコーポ
レーテツド・により製造販売されているTI2500
ポケツト計算器と本質的に同じものである。 したがつて、第１セツト６００ｃのキー０〜９
のいずれかが作動すると、レジスタ６２２に選択
された数字「０」〜「９」を表わす２進コードが
入れられる。 このときレジスタ６２２に入れられた選択数字
はBCDループに挿入され、結局レジスタ６０４
〜６０６に転送される。後述するいくつかのケー
スを除いてレジスタ６０４〜６０６に入れられた
データはケーブル３９９に沿つて置かれた所定コ
ネクタ素子のＩ／Ｏアドレスである。上述した実
施例においてケーブル３９９に沿つた256の入力
アドレスと256の出力アドレスがあることを思い
出してもらいたい。ユニツト４００において第１
の８ユニツト４００ａは入力ユニツトであり、第
２の８ユニツト４００ｂは出力ユニツトである。
上述したように、Ｉ／Ｏアドレスはモータ４０
６、スイツチ４０７、スイツチ４１２などにそれ
ぞれ接続するのに用いられるようなコネクタユニ
ツトの番地を示す。 またプログラマユニツト６００はセツト６００
ｆのスイツチを作動して入れられる選択された
OPコードをエンコードするようになつている。
またユニツト６００はセツト６００ｅのキーの一
つを作動することにより希望する。Ｉ／Ｏアドレ
ス変更子を示す。 この回路はレジスタ６０２にOPコードを蓄積
し、レジスタ６０３にＩ／Ｏアドレス変更子を記
憶するように動作する。またレジスタ６０２，６
０３と組合された回路は希望する１個のOPコー
ドあるいは多数のコードを手動で挿入することが
できあるいはラダーネツトワークを表わす与えら
れたセツトデータを入れる際あるいはシステムに
すでに入れられたセツトデータを変更する際にオ
ペレータに弾力性を持たせるために挿入される
OPコードの一つあるいは全部を取り除くことが
できる。特にラインKBD6あるいはKBD7のいず
れかを付勢するためにキーを作動させると、ライ
ン６５０上のデータはレジスタ６０２，６０３に
入れるためにデコードされる。点線６５１内の論
理回路はレジスタ６０２，６０３へデータを蓄積
するためにライン６５０からのデータを２進形式
にデコードする。このようなレジスタに記憶され
るコードは第１図、第１Ａ図および第１Ｂ図に示
されかつラインKBD6，KBD7と組合せられるOP
コードを表わす。 ユニツト６５１のゲートの出力端に表われる状
態を表に示す。
【表】
【表】
表の出力状態は以下の通りである。セツト６
３３から導かれたラインW7はNANDゲート６５
１ａの一入力端およびANDゲート６５１ｂの一
入力端に接続されている。セツト６３３から導か
れたラインW6はアンドゲート６５１ｃの一入力
端およびアンドゲート６５１ｅの一入力端に接続
されている。このときライン６２３の３本の最小
位ビツトラインが回路６５１に接続されている。
さらにカウンタ６２５のQA出力端はインバータ
６５１ｈを介してNANDゲート６５１ａの第２入
力端およびANDゲート６５１ｃの第２入力端に
接続されている。カウンタ６２４のQD出力端は
ANDゲート６５１ｄの第２入力端およびANDゲ
ート６５１ｆの一入力端に接続されている。
NANDゲート６５１ａの出力端はANDゲート６
５１ｄの第２入力端に接続され、さらにインバー
タ６５１ｊを介してANDゲート６５１ｆ，６５
１ｇの各入力端に接続されている。カウンタ６２
４のQC出力端はANDゲート６５１ｅの第２入力
端およびANDゲート６５１ｇの第２入力端に接
続されている。 ANDゲート６５１ｂ〜６５１ｇの出力端はエ
クスクルーシブORゲート６５１ｍ〜６５１ｓの
一入力端にそれぞれ接続されている。シフトレジ
スタ６０２のQA〜QD出力はエクスクルーシブ
ORゲート６５１ｍ〜６５１ｑの第２入力端にそ
れぞれ供給されている。またシフトレジスタ６０
３のQAおよびQB出力はエクスクルーシブORゲ
ート６５１ｒ，６５１ｓの第２入力端に供給され
ている。 シフトレジスタ６０２に記憶されたデータは
OPコードである。本例で用いるOPコードは16個
であり、これらを表に示す。
３３から導かれたラインW7はNANDゲート６５
１ａの一入力端およびANDゲート６５１ｂの一
入力端に接続されている。セツト６３３から導か
れたラインW6はアンドゲート６５１ｃの一入力
端およびアンドゲート６５１ｅの一入力端に接続
されている。このときライン６２３の３本の最小
位ビツトラインが回路６５１に接続されている。
さらにカウンタ６２５のQA出力端はインバータ
６５１ｈを介してNANDゲート６５１ａの第２入
力端およびANDゲート６５１ｃの第２入力端に
接続されている。カウンタ６２４のQD出力端は
ANDゲート６５１ｄの第２入力端およびANDゲ
ート６５１ｆの一入力端に接続されている。
NANDゲート６５１ａの出力端はANDゲート６
５１ｄの第２入力端に接続され、さらにインバー
タ６５１ｊを介してANDゲート６５１ｆ，６５
１ｇの各入力端に接続されている。カウンタ６２
４のQC出力端はANDゲート６５１ｅの第２入力
端およびANDゲート６５１ｇの第２入力端に接
続されている。 ANDゲート６５１ｂ〜６５１ｇの出力端はエ
クスクルーシブORゲート６５１ｍ〜６５１ｓの
一入力端にそれぞれ接続されている。シフトレジ
スタ６０２のQA〜QD出力はエクスクルーシブ
ORゲート６５１ｍ〜６５１ｑの第２入力端にそ
れぞれ供給されている。またシフトレジスタ６０
３のQAおよびQB出力はエクスクルーシブORゲ
ート６５１ｒ，６５１ｓの第２入力端に供給され
ている。 シフトレジスタ６０２に記憶されたデータは
OPコードである。本例で用いるOPコードは16個
であり、これらを表に示す。
【表】
【表】
シフトレジスタ603に蓄積されたデータはＩ／
Ｏアドレス変電子である。ここで用いられる３個
の変電子を表に示す。 表 キー 651r 651s Ｘ ０ １ Ｙ １ ０ CR １ １ 表に示されるすべてのOPコードは第１図の
セツト６００ｆのキーを作動することによつて選
択できる。気がついたと思うが、OPコードのあ
るものはセツト６００ｆのキーの２つを押し下げ
ることによりなされるエントリを含みまたあるも
のはセツト６００ｆのキーの３つを押し下げるこ
とによつてなされたエントリを含む。 エクスクルージブORゲート６５１ｍ〜６５１
ｑを含む回路の検査からもしレジスタ６０２がク
リアされていればユニツト６５１の出力端に現わ
れる任意のOPコードがレジスタ６０２に入れら
れる。しかしながら、もし同じOPコードボタン
が第２の時間に押し下げられるなら、チヤンネル
６０２ａによるフイードバツクによつてレジスタ
６０２に前に入れたOPコードは消去される。し
たがつてこの回路はレジスタ６０２へ選択された
ビツトごとに入れてゆきあるいはいずれにしろプ
ログラムユニツト６００の動作を修飾しないでビ
ツトごとに消去する。たとえば第１図において、
オペレータがスイツチ４１２を入れしかもAND
ボタンではなく前に与えられた例で述べたシーケ
ンスのステツプ７でORボタンを間違つて押し下
げようとした場合を仮定する。もしこのときオペ
レータが間違つたことに気がついて、それを訂正
したとき、この訂正は再びORボタンを押し下げ
ついでANDボタンを押し下げることによつて簡
単に行なうことができる。そしてこのシーケンス
動作によりレジスタ６０２のコードが１０１０か
ら１０００に変えられる。したがつてこの回路で
はコードを変えるために単一ビツトを選択的に挿
入したり取り除いたりすることができる。エクス
クルージブORゲート６５１ｍ〜６５１ｑはこの
特別のシーケンス動作、すなわち同じ入力コマン
ドの挿入をくりかえすことによりレジスタから与
えられたコードを挿入したりあるいは消去したり
する。 同じことはユニツト６５１のケート６５１ｆ，
６５１ｇへ導かれる３本のラインについてもいえ
る。これらはエクスクルーシブORゲート６５１
ｒ，６５１ｓを介して動作してLEDデイスプレ
イ６００ｊを制御する。同時にライン６０３ａは
レジスタ６０３のデータを選択的に制御するため
にエクスクルーシブORゲート６５１ｆ，６５１
ｓにフイードバツクされる。 シフトレジスタ６０２の出力はエクスクルーシ
ブORゲート６５１ｍ〜６５１ｑに戻されるほか
LEDデイスプレイ６００ｈを制御するのに用い
られる。示された回路からセツト６００ｆの与え
られたボタンが押し下げられたとき、デイスプレ
イの対応する発光ダイオード（LED）が発光す
る。第９図のセツト６００ｈのダイオードは第１
図のセツト６００ｆの関連のキーと同じ説明がな
されている同様に、第１０図に示されるデイスプ
レイ６００ｊの発光ダイオードＸ，Ｙ，CRはシ
フトレジスタ６０３のQA，QB出力によつて制御
される。論理回路６５２はレジスタ６０２，６０
３への入力を入れるのを制御する回路６４０と同
様に動作する。DIGIT CLOCK ラインは回路
６４０からの出力の一つが現われることに注意し
たい。このことはデイジツトコードがレジスタ６
２２に記憶されており、レジスタ６１２〜６１７
を介してクロツクされるデータループに挿入され
るべきであることを示している。この動作は状態
カウンタ６５３の負荷入力端子におよびANDゲ
ート６５４を介してカウンタ６５３のクロツク入
力端子に 信号を供給することに
よつて始められる。カウンタ６５３はパルスを５
個カウントするように結線されている、このカウ
ンタ６５３の出力ラインQA〜QDはデータセレ
クタユニツト６５５の端子Ａ，Ｂ，Ｃ，STRBお
よびデコーダ６５６の入力ラインに接続されてい
る。カウンタ６５３からの出力は５にプリセツト
されているため、データセレクタ６５５はインバ
ータ６５９によりNORゲート６５８から導びく
ライン６５７上の信号を選択する。 32ビツト語はシフトレジスタ６１２〜６１７を
含む第２ループで循環し、これはクロツパ
ルスによつて連続的にシフトされることにより行
なわれる。このクロツクパルスはシフトレ
ジスタ６１２，６１３のクロツク入力端に供給さ
れ、さらにNORゲート６６０によりシフトレジ
スタ６１４〜６１７のクロツク入力端子に供給さ
れる。 ４ビツト語がシフトレジスタ６２２に記憶され
るときは、シフトレジスタ６１２〜６１７内です
でに循環している32ビツト語の正しい場所にその
語を挿入することを目的とする。デコーダ６５６
に接続されたビツトカウンタ６５３およびデータ
セレクタ６５５の動作は挿入するための正しい時
間がくるまで遅らされる。この時間データセレク
タ６５５の状態「５」にあるときの遅延間隔によ
つて決められる。データセレクタ６５６の状態が
「６」になると、NANDゲート６６１が駆動され
てゲートを開き、レジスタ６２２からの出力ライ
ンQDを介してレジスタ６２２に記憶された語を
記憶レジスタ６１２の入力に挿入する。このとき
ライン６１９上のデータはレジスタ６２２からル
ープに挿入される語を伴つてレジスタ６２２を通
過する。したがつてレジスタ６２２は16ビツトの
第２データループに含まれる。デコーダ６５６か
ら状態「６」が出されている間NORゲート６６
３はゲートを開いている。このため信号MOW4
が存在し、このことはNORゲート６６４を介し
てライン６６５上に負荷状態であることを現わ
す。そしてこのライン６６５は２進化10進アツ
プ／ダウニカウンタ６６６〜６６９の負荷入力端
子に接続されている。これらのカウンタ６６６〜
６６９はそれぞれシフトレジスタ６１７〜６１４
にそれぞれ接続されている。またライン６６５は
インバータ６５５ａにより二進カウンタ６０７〜
６０９のCLEAR端子に延びている。 したがつて16ビツトデータ語はシフトレジスタ
６６６〜６６９に入力され、カウンタ６０９〜６
０７で発生する対応２進信号に変換される。デコ
ーダ６５６の状態が「７」になると、この状態と
関連してNANDゲート６７０により供給される高
スピードクロツクHSCによりANDゲート６７１
が駆動されてゲートを開く。このANDゲート６
７１はORフマニクニヨンで動作し、このとき
HSCパルスがクロツクラインに生ずる。またこ
のときライン６７２はカウンタ６６６のダウン入
力端子およびカウンタ６０９のアツプ入力端子に
接続されている。そしてカウンタ６６６〜６６９
は零までカウントダウンする。同じ時間中、カウ
ンタ６０９〜６０７はカウントマツプする。そし
てカウンタ６６９が零をカウントした瞬間に、借
り信号（borrow aigual）がライン６７３上に現
われ、NORゲート６７４に送られる。このNOR
ゲート６７４は実際上状態“７”でAND動作を
行ない、ライン６７５によりレジスタ６０４〜６
０６の各負荷端子に負荷パルスを供給する。また
借りパルスが生じた瞬間にカウンタ６０７〜６０
９の内容は記憶レジスタ６０４〜６０６に直ちに
記憶され、シーケンサへライン６１１を介して読
み出すのに用いられる。 動作時、一度動作時にセツトされた第３図ない
し第６図に示すシーケンサは交流電源の各ピーク
にしたがつて待ち直列Ｉ／Ｏ稼動モード（wait−
serial Ｉ／Ｏ−run modes）をくりかえす。 プログラマ６００がシステムに接続されて用い
られるとき、シーケンサの動作は通常絶え間なく
続く、しかしながら、第７図ないし第１０図のプ
ログラマは読み出しモードになると、オペレータ
によつて指定されたメモリアドレスがカウンタ６
６６〜６６９に入れられる。このときこれらのカ
ウンタは零までカウントダウンする。零になる
と、NANDゲート６０１からのチヤンネルおよび
特にレジスタ６０２，６０３，６０４，６０５お
よび６０６の駆動端子が付勢され、カウンタ６６
６〜６６９に最初に指定されたアドレスの場所の
メモリに記憶された語が持ち出されてシフトレジ
スタ６０２〜６０６に記憶される。そしてすぐに
LEDデイスプレイ６００ｈおよび６００ｊが付
勢されてレジスタ６０２，６０３の内容を表示す
る。レジスタ６０４〜６０６の内容はユーザによ
り指定された主メモリ場所に記憶されたＩ／Ｏマ
ドレスからなる。したがつてこれらのレジスタ６
０４〜６０６に含まれるＩ／Ｏアドレスはこのと
きカウンタ６０７〜６０９に入れられる。カウン
タ６０７〜６０９はカウンタ６６６〜６６９がカ
ウントアツプされたとき零までカウントダウンす
る。カウンタ６０７〜６０９が零に達すると、カ
ウンタ６６６〜６６９はカウントを停止する。こ
のときカウンタの出力はシフトレジスタ６１４〜
６１７に供給され、この出力が表示される。特に
Ｉ／ＯアドレスはBCDループを循環する32ビツ
トのうちの16ビツトからなる。16ビツトのうち４
ビツトづつの各セツトはラツチ６９０によりラツ
チされ、この出力はデコーダ６９１に供給され
る。このときデコーダ６９１はセグメントドライ
バを付勢するように選択的に接続されている。こ
のセグメントドライバの一つを回路６９２により
示す。前記16ビツトはデイスプレイ６００ｇの左
４桁を表示するのに用いられる。残りの16ビツト
はメモリアドレスを右４桁に表示するためにデコ
ードされる。 挿入モードでは、オペレータは上に示した希望
データを入れる。OPコードはレジスタ６０２に
記憶なれる。修飾データはシフトレジスタ６０３
に記憶される。Ｉ／ＯアドレスはBCDループに
入れられる。このときデータは、シフトレジスタ
６０４〜６０６に転送される。実行モードにおい
て、選択されたアドレスが得られると、メモリか
らのデータはレジスタ６０６からのデータがメモ
リに流れ始めるのでレジスタ６０２に流れ始め
る。メモリのデータはすべてのメモリアドレスが
読まれ１メモリアドレスだけずれたメモリに再書
込されるまでレジスタ６０２〜６０６を直列形式
で通過する。 数データのエントリ、OPコードのエントリお
よびＩ／Ｏアドレスモデイフマイヤについては説
明した。つぎに５個のプログラマモードコマンド
CLEAR、READ、WRITE、INSERT、
INCREMENTのエントリを含む動作を説明す
る。まず第１図のCLEARプツシユボタンが押し
下げられたとき、第９図のCLEAR PBラインが
接地される。このラインはANDゲート９００に
接続され、このANDゲート９００の出力は
信号となる。またこの出力端はANDゲー
ト９０１およびレジスタ６１２，６１３の
CLEAR端子に接続されている。このANDゲート
９０１の出力はレジスタ６０２〜６０６の
CLEAR端子およびレジスタ６１４〜６１７の
CLEAR端子に接続されている。 読み出しボタンが押し下げられると、ライン９
０２は接地される。ライン９０２はNANDゲート
９０３に導かれ、このNANDゲート９０３の出力
端はマルチバイブレータ９０４に接続され、この
マルチバイブレータは単一エントリに多くのエン
トリがあるのを防ぐ。特にプツシユボタンが押し
下げられると、そのスイツチを数回閉じる。フリ
ツプフロツプ９０４を含む回路はNORゲート９
０５としての出力を有するはね帰り除去
（debouncing）回路となる。ライン９０６は信号
を遅延させ、マルチバイブレータ９０４がそのサ
イクルを終了する前ではないときにこの信号はゲ
ート９０５ゲートを通過する。このときゲート９
０５の出力はNANDゲート９０７の一入力端に供
給され、このNANDゲート９０７の出力端はマル
チプレクサ６５５の入力端子「０」に接続されて
いる。ゲート９０７の第２入力はANDゲート９
０８によつて供給され、このANDゲートはその
入力として第７図からのMIWOラインとOEN信
号を持つ。 INSERTプツシユボタンおよびWRITEプツシ
ユボタンはゲート９０３に接続され、ゲート９０
７によりさらにマルチプレクサ６５５の入力端
「０」に導かれている。WRITEプツシユボタン
はゲート９０３に接続されていることに加えてラ
イン９１１によりゲート９０９およびＤタイプフ
リツプフロツプ９１０のCLEAR入力端に接続さ
れている。WRITEプツシユボタンはゲート９０
３およびゲート９０９に接続されている。 ３本のラインRUN、PPGCおよびCPU3は第３
図ないし第６図のシーケンサからプログラムパネ
ル６００に接続されている。RUNラインはイン
バータ９１３によりＤフリツプフロツプ９１０の
クロツク入力端子およびゲート９１４に接続され
ている。フリツプフロツプ９１０のＱ出力はイン
バータ９１５によりＢフリツプフロツプ９１６の
クロツク入力端子に接続されている。またゲート
９０９の出力はフリツプフロツプ９１６の
CLEAR端子およびNANDゲート９１７の一入力
端に接続されている。NANDゲート９１７の出力
端はシーケンサに導かれた外部負荷ライン９１８
に接続されている。またこのNANDゲート９１７
の出力端はNANDゲート９１９に接続され、さら
にこのNANDゲートを介してNANDゲート９２０
に接続されている。 シーケンサ１０から導かれたPPGCラインはイ
ンバータ９２１によりゲート９２０の一入力端に
接続されている。 前述したように、3はライン２３２により
マルチプレクサ６５５の入力端「３」に接続され
ている。またこの3はNANDゲート９２２お
よびNORゲート９２３に接続されている。フリ
ツプフロツプ９１６の出力端はNANDゲート９
１７への第２入力としてNANDゲート９１７の入
力端に接続されている。フリツプフロツプ９１０
のＱ出力はNANDゲート９１７への第３入力とし
てNANDゲート９１７の入力端に接続されてい
る。 NANDゲート９１７の出力はシーケンサ１０と
プログラマ６００との間を連絡するキー信号であ
る。特にライン９１８の状態はシーケンサ１０が
ライン１７４に現われるプログラマ６００からの
データを受けるかどうかを制御する。READモー
ドではライン９１８は常に高レベルにある。 WRITEモードでは、ライン９１８の状態は16
ビツトの単一語がライン１７４を介してレジスタ
６０２〜６０６からシーケンサ１０へ読み出され
ている時間の間だけ低レベルである。 INSERTモードでは、ライン９１８はカウンタ
６６６〜６６９が１カウントして新インストラク
シヨンを挿入することが希望されるときにメモリ
の３ドレスに相当するSTART信号が生ずるまで
高レベルにある。その瞬間にライン９１８は低レ
ベルとなりレジスタ６０２〜６０７からのデータ
はサイクルの終りがくるまで、すなわちメモリか
らのインストラクシヨンの残りの全部がレジスタ
６０２〜６０６を介して読み出されてメモリに戻
されるまでライン１７４を介してシーケンサ１０
に流れる。 WRITEボタンが押し下げられると、フリツプ
フロツプ９１０へのCLEARラインは低レベルと
なり、フリツプフロツプ９１６のCLEARライン
は高レベルとなる。シーケンサがRUNモードを
始めるごとに、フリツプフロツプ９１０のクロツ
ク端子に入力が供給され、Ｑ出力はＤ入力と同じ
にクロツクされるかあるいは低レベルにされる。
したがつてWRITEボタンが押し下げられると、
フリツプ９１０の出力はマルチプレクサ６５６の
2Y3出力が低レベルとなるまで低くなつたままで
ある。これによりフリツプフロツプ９１０はリセ
ツトされる。すなわち、Ｑ出力を高レベルにす
る。プリセツトパルスが取り除かれると、再びＱ
出力は低レベルとなる。この瞬間にフリツプフロ
ツプ９１６はインバータ９１５を介してクロツク
され、出力は零状態となる。ゲート９１７の出
力はもしすべての入力が高レベルだけならば低レ
ベルになる。したがつてWRITEモードにおい
て、ゲート９１７の出力はフリツプフロツプ９１
０へのプリセツト入力すなわちマルチプレクサ６
５６の2Y3出力が低レベルになる時間の間だけ低
レベルになる。 フリツプフロツプ９１０，９１６NANDゲート
９０９およびデマルチプレフサ６５６を含む回路
はNSERTモードで動らなくてついでデマルチプ
レクサ６５６の2Y3出力が低レベルとなり、運転
サイクルの終りまでライン９１８を低に保つ。ラ
イン９１８はNORゲート９３０およびNORゲー
ト９３１を介してカウンタ６５３のCLEAR端子
に接続されている。ゲート９３０の第２入力はマ
ルチプレクサ６５６の2Y3出力である。NORゲー
ト９３１の第２入力はNANDゲート９３２により
供給される。ゲート９３２の一入力はデマルチプ
レクサ６５６の1Y3出力である。NANDゲートを
含む回路は、INSERTモードの2Y3状態の終りに
およびREADあるいはWRITEモードの1Y0状態
の終りにカウンタ６５３をリセツトする。数エン
トリモードの終りには1Y3状態に応答してカウン
タ６５３をリセツトする。INCボタンが押し下げ
られると、シユミツトトリガ９４０の入力端は接
地される。これはBCDループで循環している任
意のアドレスを増加する動作を始める。シユミツ
トトリガ９４０の出力端はNANDゲート９４１お
よび第2NANDゲート９４２に接続され、さらに
Ｄフリツプフロツプ９４３，９４４のCLEAR端
子に接続されている。ゲート９４１の出力端はフ
リツプフロツプ９４３のクロツク入口端子に接続
されている。フリツプフロツプ９４３のＱ出力端
はゲート９４５によりフリツプフロツプ９４４の
クロツク入力端子に接続されている。ゲート９４
１の出力端はインバータ９４６およびNANDゲー
ト９４７によりANDゲートの入力端に接続され
ている。フリツプフロツプ９４３の出力端は
ORゲート９４９の一入力端およびNANDゲート
９４７の第２入力端に接続されている。ゲート９
４４のＱ出力はNORゲート９４９の第２入力端
に接続されている。出力端はNANDゲート９４
２の第２入力端に接続されている。NORゲート
９４９の出力端はNORゲート９５０の一入力端
に接続され、このNORゲート９５０の第２入力
はインバータ９５２によりマルチプレクサ６５６
の2Y0出力で駆動されるNANDゲート９５１によ
り供給される。ゲート９４５，９５１への第２入
力端には第７図からのタイミング信号MOWO出
力ラインが接続されている。 動作時に与えられたアドレスはBCDループ６
１２〜６１７中を循環していることを思い出して
もらいたい。一フマクタによりそのアドレスをイ
ンクリメントすることが希望されると、このとき
にはINCボタンが押し下げられる。これによりフ
リツプフロツプ９４３，９４４からCLEAR信号
が取り除かれる。ゲート９４２を介してOEN
（zero evable：零駆動）信号が止められ、ゲート
９０８には何も作用しない。またゲート９４１は
駆動される。このゲート９４１はマルチプレクサ
６５６の2Y0状態と第７図からのMOW4状態を有
するインバータ９５６により入力が供給されるゲ
ート９５５により入力の一つが供給される。 もしマルチプレクサ６５５、カウンタ６５３お
よびマルチプレクサ６５６を含む動作がZERO状
態にあり、MOW4状態が生じるならば、ゲート
９４１の出力は低レベルになり、MZOW4に応答
しかつこれに従つて高レベルになる。これにより
フリツプフロツプ９４３はＱ出力を高レベルに
し、レベルを低レベルにする。したがつてゲー
ト９４５は駆動され、ゲート９４７は駆動されな
い。このときゲート９４５の出力は第７図からの
状態MOW4が生じたときにフリツプフロツプを
クロツクする。ゲート９４１から送出された第１
パルスにより、ゲート９４７の出力は低レベルに
され、かつANDゲート９４８によりカウンタ６
６６のアツプカウント端子に供給されてレジスタ
６６６〜６６９に記憶されたアドレスと一致した
瞬間にインクリメントする。同時にこの信号は
ANDゲート９０１を用いてレジスタ６１４〜６
１７をクリアする。 INCボタンが押される前は、ゲート９４２は出
力可能にされて、カウンタ・システムは９０８を
通じて、そのサイクルの続行ができるようにされ
た。そして、INCボタンが押されると、ゲート９
４２は出力不能にされて、増加オペレーシヨンが
完了するまで、カウンタ・システムのはたらきは
続行されない。MOWO信号がフリツプフロツプ
９４４に印加されると、ゲート９４２の出力は再
び可能化されて、カウンタ６５３は、そのオペレ
ーシヨンの遂行ができるようになる。 タイミング（第１１Ａ〜Ｃ図） 第１１Ａ図には、上述されたシステムにおいて
用いられる、所定のタイミング・フアンクシヨン
が示されている。第１１Ａ図において示されるフ
アンクシヨンには、第２図乃至第６図において見
出されるのと同様な数値符号がつけられている。 シーケンサ１０は、上述されたように、３種の
モード、即ち(a)待機（wait）、(b)直列Ｉ／Ｏ
（serialI／Ｏ）及び(c)ラン（ruu）を通じて操作さ
れるものである。第１１Ａ図において、波形８０
０は、第３図のライン１１ｅに印加されるsync
パルスを示すものである。syncパルス波形８０
０は、a.c.電圧サイクルのピークにおいて現われ
るステツプ８００ａによつて特徴づけられる。 ステツプ８００ａに合わせて、シーケンサ１０
の直列Ｉ／Ｏモードが開始される。このサイクル
の可能化波形８０１は、第３図にみられるよう
に、NANDゲート１１ａの出力部において発生さ
れ、ライン８１上に現われる。 波形k2はカウンタ３９の出力のひとつであつ
て、１メガサイクルのパルス・レートのパルス列
である。こゝに記述されている実施例において
は、第４図に示されるオシレータ５０は、８メガ
サイクルの周波数のものであつた。カウンタ３９
の出力K0の周波数は４メガサイクルであつた。
出力K1の周波数は２メガサイクルであるが、図
面において符号づけされている出力K0及びK1
は、システムのオペレーシヨンに用いられるので
はなく、単にカウンタ３９において用いられるだ
けである。かくして、波形８０２が、１メガサイ
クルの主制御パルスK2とされることになる。 波形８０３は、カウンタ３９の最終出力に現わ
れるKQD信号である。この信号は、シーケンサ
の直列Ｉ／Ｏモードの間、K2の周波数の半分、
即ち1/2メガサイクルのパルス・レートで生ずる
ものである。そのあとで、この信号は、K2の16
個のパルスごとに１個のパルスを生じて、８０３
ａ，８０３ｂなどのような出力パルスが現われる
ようにする。かくして、波形８０３は、Ｉ／Ｏモ
ードの間は1/2メガイクルのレートであり、ラ
ン・モードの先頭部の間は1/2メガサイクルの1/1
６のレートであり、そして、ラン・モードにおけ
るメイン・メモリへの書込みの間は1/2メガサイ
クルのパルス・レートに戻される。 第１１Ａ図において、直列Ｉ／Ｏ状態は、波形
８０１がハイ（high）レベルになつたときに始ま
るものである。直列Ｉ／Ｏ状態は、インタバル８
０４の終端において終了する。 ラン・モードはインタバル８０４の終端におい
て始まり、インタバル８０５の終端にまで延長さ
れる。 波形８０６はイメージ・レジスタの書込みパル
スであつて、第４図におけるイメージ・レジスタ
２０のＲ／Ｗターミナルに印加される。 波形８０７は、第４図におけるNANDゲート１
０９の出力部に現われるゲート出力信号である。
かくして、データ・レジスタ１３−１５は、Ｉ／
Ｏモードの間、連続的にカウントをすることにな
る。波形８０６が有効である間に、ケーブル３９
９上の256個の入力ユニツトのステイトは、０、
１、２…254、255の順で、イメージ・レジスタ２
０に読みこまれる。Ｉ／Ｏモードにおける直列入
力操作の終りには、512個のフラグ・ステイトが
イメージ・レジスタ２０から読みだされる。これ
らは、波形８０２で示される信号K2のような、
より高いクロツク・レートで読みだされる。これ
らは、０、１、２…510、511の順で読みだされ
る。 そのあとで、第３図におけるライン１０８のス
テイトは、イメージ・レジスタ２０に貯えられて
いる出力データが逆向きに読みだされるように反
転される。かくして、直列Ｉ／Ｏサイクルの最終
部においては、ケーブル３９９上の256個の出力
ユニツトに賦課されるステイトは逆の順で読みだ
されることになる。即ち、ケーブル３９９におい
て、もつともはなれた出力ユニツトのステイトが
初めに読みだされる。これらは波形８０２で示さ
れる信号K2のような高いクロツク・レートで、
255、254…１、０の順に読みだされる。 こゝにおいて、Ｉ／Ｏステイトは終了し、シス
テムはラン・モードの操作に移行する。ラン・モ
ードの初めの部分、即ち、インタバル８１０は、
波形８０２で示される信号K2のようなメイン・
クロツク・レートで、メモリからデータ・レジス
タ１２−１５にインストラクシヨンの読みとりを
するために用いられる。同時に、波形８１１で表
わされるK2レートの対応する列PPGCが発生され
るが、これは、プログラム・パネルでゲートされ
たクロツク・パルス列である。かくして、第１図
におけるプログラム・パネルは、システムにおい
て波形８１１を使用する唯一の要素ということに
なる。 インタバル８１０の間に、16デイジツトを含む
１メモリ・ワードが、メイン・メモリからデー
タ・レジスタに読みこまれる。 インタバル８１２の間に、シーケンサ１０によ
つてインストラクシヨンの実行がなされる。波形
８１３は（＋）にあたるもので、
これは、プロセツサ６１のターミナルY3に現わ
れる。 波形８１４は信号＋にあたるもの
で、これは、プロセツサ６１のターミナルY2に
現われる。インタバル８１５においては、次のワ
ードがメモリから読みだされ、インタバル８１６
においては、該次のワードについての実行がなさ
れる。かくして、ワード０及び１がメモリから読
みだされ、かつ、それらについての実行がなされ
る。順当にいけば、シーケンサは、メモリ内の全
てのインストラクシヨンの読み出しと実行とを続
けるものである。 第１１図で与えられた例においては、メモリ、
シーケンスにおけるひとくぎりが示されている。
特に、ワード２の実行がなされたあとで、ステツ
プ波形８２０が発生されて、データ・レジスタ１
２−１５が、外部メモリ、即ちプログラミング・
ユニツト６００内のメモリからロードされるよう
にする。波形８２０は第３図のライン１４４上に
現われる。この波形が存在すると、データ・レジ
スタ１２−１５に読みこまれた、次のワードがプ
ログラミング・パネルからとり出されて、インタ
バル８２１の間に読みこまれる。インタバル８２
１の終端において、 を表わす波形８２
２がロウ（low）・レベルにされる。これによつ
て、PPGCを表わすプログラミング・ターミナル
６００の波形８１１の有効性は終端または抑止さ
れ、次いで、シーケンサは、データ・レジスタ１
２−１５の内容をメモリ内のワード３位置に書き
こむように作用する。前記のワード位置は、イン
タバル８２１の間にメモリから読みだされた位置
と同じである。かくして、メモリ書きこみインタ
バル８２３はこのような目的のために用いられ
る。インタバル８２３の終端においては、波形８
２２はハイ・レベルに移行し、PPGCパルスを表
わす波形８１１がプログラミング・パネル６００
に流れ始め、インタバル８２４におけるように、
メモリからワード４の読みだしを続けるようにす
る。 メモリ内のインストラクシヨン・ワードが最後
のものまで読みだされ、所望の実行がなされるま
で、前述したオペレーシヨンは続けられる。こゝ
において、 信号を表わす波
形８２
５が発生される。この信号は、第３図における
NANDゲート１１の出力部に現われる。
complete信号を表わす波形８２５によつて、サ
イクル可能化波形８０１はロウ・レベルにされ、
インタバル８０５の終端において、シーケンサ１
０は、同様なサイクルをくり返すために、電圧の
次続するピークに対する待機を始めることとな
る。 を表わす波形８２６によつて、
オ
ペレーシヨンはホルト（halt）状態にされる。次
続するピークが生起するまで、シーケンサ１０
は、このような状態にとどめられる。 を表わす波形８２５はフ
リツプ
フロツプ９３のクリア入力端子に印加され、ま
た、 を表わす波形８２６はフリツプ
フ
ロツプ９３のこの端子に加えられて、負極性パル
スである波形８２２のを生じさせるようにする。
パルス８２２ａにより、ラン・モードのインタバ
ル８０５が終端する以前に、メモリからの最後の
ワードが読み出されて、完全に実行されるのを確
実にする。インタバル８２１，８２３及び８２４
の各々において、インストラクシヨン・ワードは
メモリに対して、またはメモリから読まれる。即
ち、このようなインタバルの初めに、制御パルス
のセツト８３０が発生される。これらには以下の
パルスが含まれる： １マイクロ秒長のKQD負極性パルス。これが
真になると、インタバル８２１におけるように、
メモリ・サイクルの初まりを示す； パルス。１ 1/2マイクロ秒長の正極
性のペデスタル信号であり、KQDパルスより
も、１マイクロ秒長く存在する； AIDパルス。これは、AID＝１、またはAID＝
０のいずれかである。活性を指示する手段は、第
３図におけるフリツプ・フロツプ８６である。
AID信号は、フリツプ・フロツプ８６のＤ入力部
に印加されるものである。 活性を指示する手段８６のＱ出力が、先行する
メモリ・サイクルの結果として真であるとすれ
ば、Ｄ入力端子に印加された信号はAID＝１とな
る。この信号は負極性のパルスであつて、KQD
信号の終端より1/2マイクロ秒先に真となるもの
である。活性を指示する手段８６のＱ出力が偽で
あるとすれば、フリツプ・フロツプ８６のＤ入力
部に印加された信号はAID＝０となる。この信号
は２マイクロ秒長のもので、点線８３１のあと、
1/2マイクロ秒間、真にされている。点線８３１
は、負極性パルスであるAICK及びPDSCKの終
端部と時間的に一致する。前記のパルスは、フリ
ツプ・フロツプ８６に印加されるクロツク・パル
スと、プツシユ・ダウン・スタツク・シフト・レ
ジスタ８０に印加されるクロツク・パルスであ
る。 活性を指示する手段８６は、点線８３１上で状
態をシフトさせる。活性を指示する手段８６はイ
ンストラクシヨンの実行の結果を保持し、また、
１ビツト巾のアキユムレータとしての作用をす
る。全蓄積語にもとづいて、活性を指示する手段
に新らしいデータがロードされる。プツシユ・ダ
ウン・スタツクは、２個のOPコードに対してデ
ータをシフト・ダウンし、４個のOPコードに対
してシフト・アツプし、また、10個のOPコード
に対しては、なんの作用もしない。 特に、プツシユ・ダウン・スタツクは、16個の
OPコードが含まれているテーブルに示されて
いるような反応をする。 テーブル OPコード プツシユ・ダウン・スタツク テーブルには、第３図におけるレジスタ12か
らのラインB15−B12上に現われるOPコードが含
まれている。とりわけ、OPコードSTについてみ
れば、ラインB15−B12上で、４ビツト・ワード
0001がプロセツサ６１に印加されるものである。 タイミング−第１１Ｄ図 第１１Ｄ図には、波形８００，８４１及び８４
２が示されている。サイクルを可能化させる波形
は、NANDゲート１１ａの出力部においてライン
８１上に現われるものである。各ａ，ｃ、半サイ
クルのピークは、波形８００上の点８００ａにお
いて生じる。 カウンタ３８の出力K14には、ａ，ｃ、電圧の
各半サイクルごとに生じる正極性のパルスが含ま
れている。波形８４１によつて表わされるK14信
号は、インバータ９６を介して、タイマ・カウン
タ３５のクロツク入力端子に印加される。タイマ
は、波形８４２によつて示される信号を可能化
し、波形８４１における12個のパルスごとに１個
の出力パルスを生じさせるようにする。このこと
は、タイマ上のパルスは、1/10秒の間隔で波形８
４２を生じさせるということを意味するものであ
る。タイマ・カウンタ３５の出力はCRY出力で
ある。それは、ライン１２５を介してプロセツサ
６１のＤ入力端子に印加されて、シーケンス１０
を用いるときのタイミング・オペレーシヨンのた
めに利用される。このようなタイマは、第１図に
おいてユニツト４１７によつて示されている。タ
イミング・インストラクシヨンはメイン・メモリ
内にロードされていて、シーケンサのオペレーシ
ヨン制御のさいに、メモリから読みだされて効力
を生じる。このようなタイミング・オペレーシヨ
ンのための制御は、プロセツサ６１及び６３の
夫々のために、テーブル及びに示されている
プログラム中に含まれている。 タイミング−第１１Ｅ図 第１１Ｅ図には、(1)KQD信号を表わす波形８
０３、(2)（＋）信号を表わす、プ
ロセツサ６１の出力部に現われる波形８１３、(3)
波形８４３で表わされるような、第６図における
フリツプ・フロツプ２１３のカウント出力、及び
(4)＋信号８１４の間の関係が示され
ている。 KQD信号を表わす波形８０３は１マイクロ秒
巾の負極性パルスであつて、17マイクロ秒ごとに
生じるものである。フリツプ・フロツプ２１１，
２１２，２１３及び２１４は信号B0−B7及び
AIQ（MCR＋JMP）に応じてカウント出力を表
わす波形８４を生じさせる。正極性ペデスタルの
カウント出力を表わす波形８４３のあいだに、３
個の＋パルスが発生される。波形８
４３は、256個の＋パルスのために延
長できるものである。カウント出力を表わす波形
８４３の長さは、（＋）信号を表
わすパルスが生じたときの、第６図における入力
B0−B7の値に依在するものである。 Ｉ／Ｏユニツト−第１３及び１４図 第１図において、制御器１０は、ベース４００
及び４０１上にマウントされたＩ／Ｏユニツト
に、ケーブル３９９を介して結合されているよう
に示されている。出力ユニツト４０９はベース４
００上にマウントされている。入力ユニツト４１
１はベース４０１上にマウントされている。ベー
ス４００及び４０１は、ケーブル３９９ａを介し
て相互に結合されている。既に述べたように、ユ
ニツト４０９のような、256個の出力ユニツトの
全てが、入力ユニツト４１１のような、256個の
入力ユニツトの全てとともに使用できるために、
ベース４０１は、ケーブル３９９ｂを介して付加
的なベースに結合されている。 第１３図及び第１４図には、パワー・ケーブル
３９７及び３９８を介してベース４００及び４０
１に送られるパワーが使用される態様が示されて
いる。電動機４０６の場合には、ケーブル３９７
よりライン４０８を通じて電動機４０６に加える
パワーの制御のために、出力ユニツト４０９が用
いられている。これを達成するためのインタフエ
ースが第１３図及び第１４図に示されている。 ケーブル３９７にはひとつの導線が含まれてお
り、これはトライアツク７０１のひとつの端子に
結合されている。トライアツク７０１の他の端子
は、ライン４０８ａを介してモータ４０６のひと
つの端子に結合されている。電動機４０６の他の
端子は、共通ライン４０８ｂを介して、ケーブル
３９７内の第２の導線に結合されている。制御器
１０に呼応する回路は、該制御器１０からの所与
の出力ステイトに応じてトライアツク７０１をタ
ーン・オンするように作用される。 トライアツク７０１のための制御部には出力ロ
ジツク・ライン７０２が含まれており、これは、
ライン７０４内の発光ダイオード（LED）７０
３を介して正極性電源に通じている。ライン７０
２上のステイトが偽であるときには、トライアツ
ク７０１はターン・オンされる。これは、光検知
SCR７０５内のダイオード７０３からの光を検
知することによつてなされる。SCR７０５は、
RCフイルタ回路７０６に結合されている。これ
は、また、全波整流ダイオード・ブリツジ７０７
を介してトライアツク７０１に結合されている。
特に、ライン７０８はトライアツク７０１のゲー
トに結合され、また、キヤパシタ７０９を通じて
ライン４０８ａに結合されている。ブリツジ７０
７の上部端子は、ライン７１０を介して、フイル
タ・キヤパシタ７１１とフイルタ抵抗７１２との
間の接続点に結合されている。抵抗７１２の上部
端子はトライアツク７０１の上部電極に結合さ
れ、また、ライン７１３を介してパワー・ケーブ
ル３９７に結合されている。過渡クリツパ・ユニ
ツト７１４は、フイルタ７１１及び７１２に並列
に結合されている。 第１４図には、電動機４０６の駆動または別異
の制御のために用いられるように、単一の出力回
路が示されている。付加的な７個の出力チヤンネ
ル７２０に対するａ，ｃ、パワーの印加を制御す
るために、これと同様な回路が設けられる。その
ための制御回路は、チヤンネル７０２について述
べたものと同様であるから、これらについては言
及しない。 こゝで再び第１図を参照すると、スイツチ４０
７がXYテーブル４０４の位置によつて開閉され
る。該スイツチ４０７は、ケーブル４１０を介し
てベース４０１上の入力ユニツト４１１に通じて
いる。スイツチ４０７のステイトは、該スイツチ
のステイトをケーブル３９９ａを介して信号する
ため、ベース４０１内のケーブル３９８からのパ
ワーを用いるように使われている。第１４図に
は、ひとつのベースにおける入力回路が示されて
いる。この回路において、電源はケーブル３９８
を介してシステムに結合されている。スイツチ４
０７は、ライン４１０ａを介してケーブル３９８
内のパワー導線のひとつに結合されている。スイ
ツチ４０７の他の端子は、ライン４１０ｂを介
し、抵抗７３０及び７３１を含む分圧を通じて、
ライン３９８の他の端子に戻るように結合されて
いる。キヤパシタ７３２は抵抗７３１に並列に結
合されてフイルタ回路網を構成している。 抵抗７３０及び７３１によつて電圧が降下され
て、全波整流ダイオード・ブリツジ７３３に加え
られるときには、およそ12Vにされている。該ブ
リツジはライン７３４を介してトリガ・ユニツト
７３５に結合され、それから抵抗７３６を介して
LED７３７に結合されている。LED７３７の第
２の端子は、ライン７３８を介して、ブリツジ７
３３の他の端子に戻るように結合されている。
LED７３７は、スイツチ４０７が閉じたときに
オンされる。LED７３７がターン・オンする
と、そこからの光はフオト・トランジスタ７３９
によつて検知される。フオト・トランジスタ７３
９が導通しているときには、出力ライン７４０上
に、そのステイトを偽として生じさせることにな
る。フオト・トランジスタ７３９からの他のライ
ン７４１は接地されている。かくして、第１４図
における回路は、スイツチ４０７が閉じていると
きにはロウ（low）・レベルにあるようにライン
７４０上のステイトを制御するために作用するも
のである。 第１４図において、付加的な７本の入力ライン
７５０が、出力ライン７４０のステイトを制御す
るために述べたと同様な制御回路とともに設けら
れる。 ベース４００は出力ユニツト４０９用のマウン
ト手段の作用をすることが分る。ベース４０１は
入力ユニツト用のマウント手段として作用する。 第１３図及び第１４図で示された回路において
は、同一のベース上で出力ユニツト４０９のよう
な出力ユニツト群及び入力ユニツト４１１のよう
な入力ユニツト群の双方に適応できるように、単
一のベース内でのロジツク手段が用いられるよう
な配列がなされている。第１３図のシステムにお
いては、多端子プラグ３９９ｃによつて、ケーブ
ル３９９がベース４００と結合される。プラグ３
９９ｄは、ケーブル３９９ａをベース４００で終
端させる作用をする。同様なプラグ３９９ｅがベ
ース４０１に結合され、また、プラグ３９９ｆに
よつて、ケーブル３９９ｄをベース４０１に結合
させる。 第１３図において、ライン７０２と、このライ
ンに共設されるライン７２１とは、２個の４ビツ
ト並列入力／並列出力式のシフト・レジスタ７６
０及び７６１の８個の入力部に結合される。レジ
スタ７６０及び７６１は、ライン７６２を介し
て、８ビツトの直列入力・並列出力式のシフト・
レジスタ７６３の出力部に結合される。制御器１
０からの出力データ・ラインは、プラグ３９９ｃ
を通じてライン７６４に、更ににインバータ７６
５を介してレジスタ７６３のデータ入力端子に結
合される。そして、Qh出力ライン７６６は、イ
ンバータ７６７を介して、プラグ３９９ｄに通ず
る出力データ・ラインに結合される。かくして、
一連の出力データが、電源の各半サイクルの期間
ごとに、制御器１０より発せられることになる。
それは、一連のクロツク・パルスの制御のもと
に、ユニツト４００に入り、シフト・レジスタ７
６３を通される。また、各クロツク・パルスごと
に１個の新らしいビツトが入れられる。ライン７
６８上の を表わすステイトは、イ
ンバータ・ゲート７６９を介して、シフト・レジ
スタ７６３のクロツク入力端子に加えられる。こ
の ラインは、また、プラグ３９９
ｄ内の 端子に結合される。かくし
て、制御器１０がケーブル３９９上にデータを読
みだすときには、電圧の各半サイクルの期間ごと
に256ビツトが読みだされることとなる。読みだ
された最初のビツトは、位置３９９ｄより、ケー
ブルの下部に配置された一組のベース・ユニツト
の最後において、レジスタ７６３のようなレジス
タに蓄積される。256個の出力ビツトの最終ビツ
トは、レジスタ７６３内の最初のビツト位置に蓄
積される。 信号が抑止されると、出力デー
タはレジスタ７６３のようなレジスタ中にラツチ
される。制御器１０におけるａ，ｃ、電圧のゼ
ロ・クロスのあいだ、そのステイト信号は、
Ｏ latchライン７７０を介し、インバータ７７
１とライン７７２を通じて、シフト・レジスタ７
６０及び７６１のクロツク端子に加えられる。こ
れによりレジスタ７６３内のデータをシフト・レ
ジスタ７６０及び７６１にシフトさせる。かくし
て、ライン７０２及び７２１上の出力ステイトの
制御がなされ、これにより場合に応じて、ライン
４０８ａ及びライン７２０を可能化させたり、ま
たは不可能化させたりするものである。 入力ロジツク・ライン７４０及びそれに共設さ
れたライン７５０は、８ビツトの並列入力・直列
出力式のシフト・レジスタ７７５に結合される。
ライン７７０上の ステイトは、制
御器１０に対する入力データ列の各々に従つて、
入力モードより出力モードに変更される。インバ
ータ７８０を介して、ライン７４０及び７５０上
の電圧のステイト信号はライン７７６上に直列に
読みだされるようにされ、そして、インバータ７
７７を通じてプラグ３９９ｃ上の入力データ端子
に送られる。 プラグ３９９ｄの入力データ端子は、インバー
タ７７８及びライン７７９を介して、レジスタ７
７５の直列入力端子に結合される。これにより、
システムが入力モードのときには、ライン７４０
及び７５０上の全てのステイト信号、それに加え
て共設されたベース内の付加的な248本の同様な
ライン上のステイト信号は、全てシステムにおい
て処理されうるものであつて、ライン７７９を介
し、シフト・レジスタ７７５を通じて通される。 プラグ３９９ｃに通じるケーブルには、入力デ
ータ・ライン、 ライン、
clockライン、出力データ・ライン、＋7.5Vライ
ン、LEDパワー・ライン、一組のロジツク・グ
ラウンド（ground）・ライン、それにサーマル・
フオールト（thermal fault）ラインが含まれて
いる。 上述された実施例においては、各種の集積部品
が指示されたやり方で用いられた。ロジツク・ユ
ニツトは通常の記号で示されている。用いられた
他の要素は、テーブル乃至に示されている通
りである。
Ｏアドレス変電子である。ここで用いられる３個
の変電子を表に示す。 表 キー 651r 651s Ｘ ０ １ Ｙ １ ０ CR １ １ 表に示されるすべてのOPコードは第１図の
セツト６００ｆのキーを作動することによつて選
択できる。気がついたと思うが、OPコードのあ
るものはセツト６００ｆのキーの２つを押し下げ
ることによりなされるエントリを含みまたあるも
のはセツト６００ｆのキーの３つを押し下げるこ
とによつてなされたエントリを含む。 エクスクルージブORゲート６５１ｍ〜６５１
ｑを含む回路の検査からもしレジスタ６０２がク
リアされていればユニツト６５１の出力端に現わ
れる任意のOPコードがレジスタ６０２に入れら
れる。しかしながら、もし同じOPコードボタン
が第２の時間に押し下げられるなら、チヤンネル
６０２ａによるフイードバツクによつてレジスタ
６０２に前に入れたOPコードは消去される。し
たがつてこの回路はレジスタ６０２へ選択された
ビツトごとに入れてゆきあるいはいずれにしろプ
ログラムユニツト６００の動作を修飾しないでビ
ツトごとに消去する。たとえば第１図において、
オペレータがスイツチ４１２を入れしかもAND
ボタンではなく前に与えられた例で述べたシーケ
ンスのステツプ７でORボタンを間違つて押し下
げようとした場合を仮定する。もしこのときオペ
レータが間違つたことに気がついて、それを訂正
したとき、この訂正は再びORボタンを押し下げ
ついでANDボタンを押し下げることによつて簡
単に行なうことができる。そしてこのシーケンス
動作によりレジスタ６０２のコードが１０１０か
ら１０００に変えられる。したがつてこの回路で
はコードを変えるために単一ビツトを選択的に挿
入したり取り除いたりすることができる。エクス
クルージブORゲート６５１ｍ〜６５１ｑはこの
特別のシーケンス動作、すなわち同じ入力コマン
ドの挿入をくりかえすことによりレジスタから与
えられたコードを挿入したりあるいは消去したり
する。 同じことはユニツト６５１のケート６５１ｆ，
６５１ｇへ導かれる３本のラインについてもいえ
る。これらはエクスクルーシブORゲート６５１
ｒ，６５１ｓを介して動作してLEDデイスプレ
イ６００ｊを制御する。同時にライン６０３ａは
レジスタ６０３のデータを選択的に制御するため
にエクスクルーシブORゲート６５１ｆ，６５１
ｓにフイードバツクされる。 シフトレジスタ６０２の出力はエクスクルーシ
ブORゲート６５１ｍ〜６５１ｑに戻されるほか
LEDデイスプレイ６００ｈを制御するのに用い
られる。示された回路からセツト６００ｆの与え
られたボタンが押し下げられたとき、デイスプレ
イの対応する発光ダイオード（LED）が発光す
る。第９図のセツト６００ｈのダイオードは第１
図のセツト６００ｆの関連のキーと同じ説明がな
されている同様に、第１０図に示されるデイスプ
レイ６００ｊの発光ダイオードＸ，Ｙ，CRはシ
フトレジスタ６０３のQA，QB出力によつて制御
される。論理回路６５２はレジスタ６０２，６０
３への入力を入れるのを制御する回路６４０と同
様に動作する。DIGIT CLOCK ラインは回路
６４０からの出力の一つが現われることに注意し
たい。このことはデイジツトコードがレジスタ６
２２に記憶されており、レジスタ６１２〜６１７
を介してクロツクされるデータループに挿入され
るべきであることを示している。この動作は状態
カウンタ６５３の負荷入力端子におよびANDゲ
ート６５４を介してカウンタ６５３のクロツク入
力端子に 信号を供給することに
よつて始められる。カウンタ６５３はパルスを５
個カウントするように結線されている、このカウ
ンタ６５３の出力ラインQA〜QDはデータセレ
クタユニツト６５５の端子Ａ，Ｂ，Ｃ，STRBお
よびデコーダ６５６の入力ラインに接続されてい
る。カウンタ６５３からの出力は５にプリセツト
されているため、データセレクタ６５５はインバ
ータ６５９によりNORゲート６５８から導びく
ライン６５７上の信号を選択する。 32ビツト語はシフトレジスタ６１２〜６１７を
含む第２ループで循環し、これはクロツパ
ルスによつて連続的にシフトされることにより行
なわれる。このクロツクパルスはシフトレ
ジスタ６１２，６１３のクロツク入力端に供給さ
れ、さらにNORゲート６６０によりシフトレジ
スタ６１４〜６１７のクロツク入力端子に供給さ
れる。 ４ビツト語がシフトレジスタ６２２に記憶され
るときは、シフトレジスタ６１２〜６１７内です
でに循環している32ビツト語の正しい場所にその
語を挿入することを目的とする。デコーダ６５６
に接続されたビツトカウンタ６５３およびデータ
セレクタ６５５の動作は挿入するための正しい時
間がくるまで遅らされる。この時間データセレク
タ６５５の状態「５」にあるときの遅延間隔によ
つて決められる。データセレクタ６５６の状態が
「６」になると、NANDゲート６６１が駆動され
てゲートを開き、レジスタ６２２からの出力ライ
ンQDを介してレジスタ６２２に記憶された語を
記憶レジスタ６１２の入力に挿入する。このとき
ライン６１９上のデータはレジスタ６２２からル
ープに挿入される語を伴つてレジスタ６２２を通
過する。したがつてレジスタ６２２は16ビツトの
第２データループに含まれる。デコーダ６５６か
ら状態「６」が出されている間NORゲート６６
３はゲートを開いている。このため信号MOW4
が存在し、このことはNORゲート６６４を介し
てライン６６５上に負荷状態であることを現わ
す。そしてこのライン６６５は２進化10進アツ
プ／ダウニカウンタ６６６〜６６９の負荷入力端
子に接続されている。これらのカウンタ６６６〜
６６９はそれぞれシフトレジスタ６１７〜６１４
にそれぞれ接続されている。またライン６６５は
インバータ６５５ａにより二進カウンタ６０７〜
６０９のCLEAR端子に延びている。 したがつて16ビツトデータ語はシフトレジスタ
６６６〜６６９に入力され、カウンタ６０９〜６
０７で発生する対応２進信号に変換される。デコ
ーダ６５６の状態が「７」になると、この状態と
関連してNANDゲート６７０により供給される高
スピードクロツクHSCによりANDゲート６７１
が駆動されてゲートを開く。このANDゲート６
７１はORフマニクニヨンで動作し、このとき
HSCパルスがクロツクラインに生ずる。またこ
のときライン６７２はカウンタ６６６のダウン入
力端子およびカウンタ６０９のアツプ入力端子に
接続されている。そしてカウンタ６６６〜６６９
は零までカウントダウンする。同じ時間中、カウ
ンタ６０９〜６０７はカウントマツプする。そし
てカウンタ６６９が零をカウントした瞬間に、借
り信号（borrow aigual）がライン６７３上に現
われ、NORゲート６７４に送られる。このNOR
ゲート６７４は実際上状態“７”でAND動作を
行ない、ライン６７５によりレジスタ６０４〜６
０６の各負荷端子に負荷パルスを供給する。また
借りパルスが生じた瞬間にカウンタ６０７〜６０
９の内容は記憶レジスタ６０４〜６０６に直ちに
記憶され、シーケンサへライン６１１を介して読
み出すのに用いられる。 動作時、一度動作時にセツトされた第３図ない
し第６図に示すシーケンサは交流電源の各ピーク
にしたがつて待ち直列Ｉ／Ｏ稼動モード（wait−
serial Ｉ／Ｏ−run modes）をくりかえす。 プログラマ６００がシステムに接続されて用い
られるとき、シーケンサの動作は通常絶え間なく
続く、しかしながら、第７図ないし第１０図のプ
ログラマは読み出しモードになると、オペレータ
によつて指定されたメモリアドレスがカウンタ６
６６〜６６９に入れられる。このときこれらのカ
ウンタは零までカウントダウンする。零になる
と、NANDゲート６０１からのチヤンネルおよび
特にレジスタ６０２，６０３，６０４，６０５お
よび６０６の駆動端子が付勢され、カウンタ６６
６〜６６９に最初に指定されたアドレスの場所の
メモリに記憶された語が持ち出されてシフトレジ
スタ６０２〜６０６に記憶される。そしてすぐに
LEDデイスプレイ６００ｈおよび６００ｊが付
勢されてレジスタ６０２，６０３の内容を表示す
る。レジスタ６０４〜６０６の内容はユーザによ
り指定された主メモリ場所に記憶されたＩ／Ｏマ
ドレスからなる。したがつてこれらのレジスタ６
０４〜６０６に含まれるＩ／Ｏアドレスはこのと
きカウンタ６０７〜６０９に入れられる。カウン
タ６０７〜６０９はカウンタ６６６〜６６９がカ
ウントアツプされたとき零までカウントダウンす
る。カウンタ６０７〜６０９が零に達すると、カ
ウンタ６６６〜６６９はカウントを停止する。こ
のときカウンタの出力はシフトレジスタ６１４〜
６１７に供給され、この出力が表示される。特に
Ｉ／ＯアドレスはBCDループを循環する32ビツ
トのうちの16ビツトからなる。16ビツトのうち４
ビツトづつの各セツトはラツチ６９０によりラツ
チされ、この出力はデコーダ６９１に供給され
る。このときデコーダ６９１はセグメントドライ
バを付勢するように選択的に接続されている。こ
のセグメントドライバの一つを回路６９２により
示す。前記16ビツトはデイスプレイ６００ｇの左
４桁を表示するのに用いられる。残りの16ビツト
はメモリアドレスを右４桁に表示するためにデコ
ードされる。 挿入モードでは、オペレータは上に示した希望
データを入れる。OPコードはレジスタ６０２に
記憶なれる。修飾データはシフトレジスタ６０３
に記憶される。Ｉ／ＯアドレスはBCDループに
入れられる。このときデータは、シフトレジスタ
６０４〜６０６に転送される。実行モードにおい
て、選択されたアドレスが得られると、メモリか
らのデータはレジスタ６０６からのデータがメモ
リに流れ始めるのでレジスタ６０２に流れ始め
る。メモリのデータはすべてのメモリアドレスが
読まれ１メモリアドレスだけずれたメモリに再書
込されるまでレジスタ６０２〜６０６を直列形式
で通過する。 数データのエントリ、OPコードのエントリお
よびＩ／Ｏアドレスモデイフマイヤについては説
明した。つぎに５個のプログラマモードコマンド
CLEAR、READ、WRITE、INSERT、
INCREMENTのエントリを含む動作を説明す
る。まず第１図のCLEARプツシユボタンが押し
下げられたとき、第９図のCLEAR PBラインが
接地される。このラインはANDゲート９００に
接続され、このANDゲート９００の出力は
信号となる。またこの出力端はANDゲー
ト９０１およびレジスタ６１２，６１３の
CLEAR端子に接続されている。このANDゲート
９０１の出力はレジスタ６０２〜６０６の
CLEAR端子およびレジスタ６１４〜６１７の
CLEAR端子に接続されている。 読み出しボタンが押し下げられると、ライン９
０２は接地される。ライン９０２はNANDゲート
９０３に導かれ、このNANDゲート９０３の出力
端はマルチバイブレータ９０４に接続され、この
マルチバイブレータは単一エントリに多くのエン
トリがあるのを防ぐ。特にプツシユボタンが押し
下げられると、そのスイツチを数回閉じる。フリ
ツプフロツプ９０４を含む回路はNORゲート９
０５としての出力を有するはね帰り除去
（debouncing）回路となる。ライン９０６は信号
を遅延させ、マルチバイブレータ９０４がそのサ
イクルを終了する前ではないときにこの信号はゲ
ート９０５ゲートを通過する。このときゲート９
０５の出力はNANDゲート９０７の一入力端に供
給され、このNANDゲート９０７の出力端はマル
チプレクサ６５５の入力端子「０」に接続されて
いる。ゲート９０７の第２入力はANDゲート９
０８によつて供給され、このANDゲートはその
入力として第７図からのMIWOラインとOEN信
号を持つ。 INSERTプツシユボタンおよびWRITEプツシ
ユボタンはゲート９０３に接続され、ゲート９０
７によりさらにマルチプレクサ６５５の入力端
「０」に導かれている。WRITEプツシユボタン
はゲート９０３に接続されていることに加えてラ
イン９１１によりゲート９０９およびＤタイプフ
リツプフロツプ９１０のCLEAR入力端に接続さ
れている。WRITEプツシユボタンはゲート９０
３およびゲート９０９に接続されている。 ３本のラインRUN、PPGCおよびCPU3は第３
図ないし第６図のシーケンサからプログラムパネ
ル６００に接続されている。RUNラインはイン
バータ９１３によりＤフリツプフロツプ９１０の
クロツク入力端子およびゲート９１４に接続され
ている。フリツプフロツプ９１０のＱ出力はイン
バータ９１５によりＢフリツプフロツプ９１６の
クロツク入力端子に接続されている。またゲート
９０９の出力はフリツプフロツプ９１６の
CLEAR端子およびNANDゲート９１７の一入力
端に接続されている。NANDゲート９１７の出力
端はシーケンサに導かれた外部負荷ライン９１８
に接続されている。またこのNANDゲート９１７
の出力端はNANDゲート９１９に接続され、さら
にこのNANDゲートを介してNANDゲート９２０
に接続されている。 シーケンサ１０から導かれたPPGCラインはイ
ンバータ９２１によりゲート９２０の一入力端に
接続されている。 前述したように、3はライン２３２により
マルチプレクサ６５５の入力端「３」に接続され
ている。またこの3はNANDゲート９２２お
よびNORゲート９２３に接続されている。フリ
ツプフロツプ９１６の出力端はNANDゲート９
１７への第２入力としてNANDゲート９１７の入
力端に接続されている。フリツプフロツプ９１０
のＱ出力はNANDゲート９１７への第３入力とし
てNANDゲート９１７の入力端に接続されてい
る。 NANDゲート９１７の出力はシーケンサ１０と
プログラマ６００との間を連絡するキー信号であ
る。特にライン９１８の状態はシーケンサ１０が
ライン１７４に現われるプログラマ６００からの
データを受けるかどうかを制御する。READモー
ドではライン９１８は常に高レベルにある。 WRITEモードでは、ライン９１８の状態は16
ビツトの単一語がライン１７４を介してレジスタ
６０２〜６０６からシーケンサ１０へ読み出され
ている時間の間だけ低レベルである。 INSERTモードでは、ライン９１８はカウンタ
６６６〜６６９が１カウントして新インストラク
シヨンを挿入することが希望されるときにメモリ
の３ドレスに相当するSTART信号が生ずるまで
高レベルにある。その瞬間にライン９１８は低レ
ベルとなりレジスタ６０２〜６０７からのデータ
はサイクルの終りがくるまで、すなわちメモリか
らのインストラクシヨンの残りの全部がレジスタ
６０２〜６０６を介して読み出されてメモリに戻
されるまでライン１７４を介してシーケンサ１０
に流れる。 WRITEボタンが押し下げられると、フリツプ
フロツプ９１０へのCLEARラインは低レベルと
なり、フリツプフロツプ９１６のCLEARライン
は高レベルとなる。シーケンサがRUNモードを
始めるごとに、フリツプフロツプ９１０のクロツ
ク端子に入力が供給され、Ｑ出力はＤ入力と同じ
にクロツクされるかあるいは低レベルにされる。
したがつてWRITEボタンが押し下げられると、
フリツプ９１０の出力はマルチプレクサ６５６の
2Y3出力が低レベルとなるまで低くなつたままで
ある。これによりフリツプフロツプ９１０はリセ
ツトされる。すなわち、Ｑ出力を高レベルにす
る。プリセツトパルスが取り除かれると、再びＱ
出力は低レベルとなる。この瞬間にフリツプフロ
ツプ９１６はインバータ９１５を介してクロツク
され、出力は零状態となる。ゲート９１７の出
力はもしすべての入力が高レベルだけならば低レ
ベルになる。したがつてWRITEモードにおい
て、ゲート９１７の出力はフリツプフロツプ９１
０へのプリセツト入力すなわちマルチプレクサ６
５６の2Y3出力が低レベルになる時間の間だけ低
レベルになる。 フリツプフロツプ９１０，９１６NANDゲート
９０９およびデマルチプレフサ６５６を含む回路
はNSERTモードで動らなくてついでデマルチプ
レクサ６５６の2Y3出力が低レベルとなり、運転
サイクルの終りまでライン９１８を低に保つ。ラ
イン９１８はNORゲート９３０およびNORゲー
ト９３１を介してカウンタ６５３のCLEAR端子
に接続されている。ゲート９３０の第２入力はマ
ルチプレクサ６５６の2Y3出力である。NORゲー
ト９３１の第２入力はNANDゲート９３２により
供給される。ゲート９３２の一入力はデマルチプ
レクサ６５６の1Y3出力である。NANDゲートを
含む回路は、INSERTモードの2Y3状態の終りに
およびREADあるいはWRITEモードの1Y0状態
の終りにカウンタ６５３をリセツトする。数エン
トリモードの終りには1Y3状態に応答してカウン
タ６５３をリセツトする。INCボタンが押し下げ
られると、シユミツトトリガ９４０の入力端は接
地される。これはBCDループで循環している任
意のアドレスを増加する動作を始める。シユミツ
トトリガ９４０の出力端はNANDゲート９４１お
よび第2NANDゲート９４２に接続され、さらに
Ｄフリツプフロツプ９４３，９４４のCLEAR端
子に接続されている。ゲート９４１の出力端はフ
リツプフロツプ９４３のクロツク入口端子に接続
されている。フリツプフロツプ９４３のＱ出力端
はゲート９４５によりフリツプフロツプ９４４の
クロツク入力端子に接続されている。ゲート９４
１の出力端はインバータ９４６およびNANDゲー
ト９４７によりANDゲートの入力端に接続され
ている。フリツプフロツプ９４３の出力端は
ORゲート９４９の一入力端およびNANDゲート
９４７の第２入力端に接続されている。ゲート９
４４のＱ出力はNORゲート９４９の第２入力端
に接続されている。出力端はNANDゲート９４
２の第２入力端に接続されている。NORゲート
９４９の出力端はNORゲート９５０の一入力端
に接続され、このNORゲート９５０の第２入力
はインバータ９５２によりマルチプレクサ６５６
の2Y0出力で駆動されるNANDゲート９５１によ
り供給される。ゲート９４５，９５１への第２入
力端には第７図からのタイミング信号MOWO出
力ラインが接続されている。 動作時に与えられたアドレスはBCDループ６
１２〜６１７中を循環していることを思い出して
もらいたい。一フマクタによりそのアドレスをイ
ンクリメントすることが希望されると、このとき
にはINCボタンが押し下げられる。これによりフ
リツプフロツプ９４３，９４４からCLEAR信号
が取り除かれる。ゲート９４２を介してOEN
（zero evable：零駆動）信号が止められ、ゲート
９０８には何も作用しない。またゲート９４１は
駆動される。このゲート９４１はマルチプレクサ
６５６の2Y0状態と第７図からのMOW4状態を有
するインバータ９５６により入力が供給されるゲ
ート９５５により入力の一つが供給される。 もしマルチプレクサ６５５、カウンタ６５３お
よびマルチプレクサ６５６を含む動作がZERO状
態にあり、MOW4状態が生じるならば、ゲート
９４１の出力は低レベルになり、MZOW4に応答
しかつこれに従つて高レベルになる。これにより
フリツプフロツプ９４３はＱ出力を高レベルに
し、レベルを低レベルにする。したがつてゲー
ト９４５は駆動され、ゲート９４７は駆動されな
い。このときゲート９４５の出力は第７図からの
状態MOW4が生じたときにフリツプフロツプを
クロツクする。ゲート９４１から送出された第１
パルスにより、ゲート９４７の出力は低レベルに
され、かつANDゲート９４８によりカウンタ６
６６のアツプカウント端子に供給されてレジスタ
６６６〜６６９に記憶されたアドレスと一致した
瞬間にインクリメントする。同時にこの信号は
ANDゲート９０１を用いてレジスタ６１４〜６
１７をクリアする。 INCボタンが押される前は、ゲート９４２は出
力可能にされて、カウンタ・システムは９０８を
通じて、そのサイクルの続行ができるようにされ
た。そして、INCボタンが押されると、ゲート９
４２は出力不能にされて、増加オペレーシヨンが
完了するまで、カウンタ・システムのはたらきは
続行されない。MOWO信号がフリツプフロツプ
９４４に印加されると、ゲート９４２の出力は再
び可能化されて、カウンタ６５３は、そのオペレ
ーシヨンの遂行ができるようになる。 タイミング（第１１Ａ〜Ｃ図） 第１１Ａ図には、上述されたシステムにおいて
用いられる、所定のタイミング・フアンクシヨン
が示されている。第１１Ａ図において示されるフ
アンクシヨンには、第２図乃至第６図において見
出されるのと同様な数値符号がつけられている。 シーケンサ１０は、上述されたように、３種の
モード、即ち(a)待機（wait）、(b)直列Ｉ／Ｏ
（serialI／Ｏ）及び(c)ラン（ruu）を通じて操作さ
れるものである。第１１Ａ図において、波形８０
０は、第３図のライン１１ｅに印加されるsync
パルスを示すものである。syncパルス波形８０
０は、a.c.電圧サイクルのピークにおいて現われ
るステツプ８００ａによつて特徴づけられる。 ステツプ８００ａに合わせて、シーケンサ１０
の直列Ｉ／Ｏモードが開始される。このサイクル
の可能化波形８０１は、第３図にみられるよう
に、NANDゲート１１ａの出力部において発生さ
れ、ライン８１上に現われる。 波形k2はカウンタ３９の出力のひとつであつ
て、１メガサイクルのパルス・レートのパルス列
である。こゝに記述されている実施例において
は、第４図に示されるオシレータ５０は、８メガ
サイクルの周波数のものであつた。カウンタ３９
の出力K0の周波数は４メガサイクルであつた。
出力K1の周波数は２メガサイクルであるが、図
面において符号づけされている出力K0及びK1
は、システムのオペレーシヨンに用いられるので
はなく、単にカウンタ３９において用いられるだ
けである。かくして、波形８０２が、１メガサイ
クルの主制御パルスK2とされることになる。 波形８０３は、カウンタ３９の最終出力に現わ
れるKQD信号である。この信号は、シーケンサ
の直列Ｉ／Ｏモードの間、K2の周波数の半分、
即ち1/2メガサイクルのパルス・レートで生ずる
ものである。そのあとで、この信号は、K2の16
個のパルスごとに１個のパルスを生じて、８０３
ａ，８０３ｂなどのような出力パルスが現われる
ようにする。かくして、波形８０３は、Ｉ／Ｏモ
ードの間は1/2メガイクルのレートであり、ラ
ン・モードの先頭部の間は1/2メガサイクルの1/1
６のレートであり、そして、ラン・モードにおけ
るメイン・メモリへの書込みの間は1/2メガサイ
クルのパルス・レートに戻される。 第１１Ａ図において、直列Ｉ／Ｏ状態は、波形
８０１がハイ（high）レベルになつたときに始ま
るものである。直列Ｉ／Ｏ状態は、インタバル８
０４の終端において終了する。 ラン・モードはインタバル８０４の終端におい
て始まり、インタバル８０５の終端にまで延長さ
れる。 波形８０６はイメージ・レジスタの書込みパル
スであつて、第４図におけるイメージ・レジスタ
２０のＲ／Ｗターミナルに印加される。 波形８０７は、第４図におけるNANDゲート１
０９の出力部に現われるゲート出力信号である。
かくして、データ・レジスタ１３−１５は、Ｉ／
Ｏモードの間、連続的にカウントをすることにな
る。波形８０６が有効である間に、ケーブル３９
９上の256個の入力ユニツトのステイトは、０、
１、２…254、255の順で、イメージ・レジスタ２
０に読みこまれる。Ｉ／Ｏモードにおける直列入
力操作の終りには、512個のフラグ・ステイトが
イメージ・レジスタ２０から読みだされる。これ
らは、波形８０２で示される信号K2のような、
より高いクロツク・レートで読みだされる。これ
らは、０、１、２…510、511の順で読みだされ
る。 そのあとで、第３図におけるライン１０８のス
テイトは、イメージ・レジスタ２０に貯えられて
いる出力データが逆向きに読みだされるように反
転される。かくして、直列Ｉ／Ｏサイクルの最終
部においては、ケーブル３９９上の256個の出力
ユニツトに賦課されるステイトは逆の順で読みだ
されることになる。即ち、ケーブル３９９におい
て、もつともはなれた出力ユニツトのステイトが
初めに読みだされる。これらは波形８０２で示さ
れる信号K2のような高いクロツク・レートで、
255、254…１、０の順に読みだされる。 こゝにおいて、Ｉ／Ｏステイトは終了し、シス
テムはラン・モードの操作に移行する。ラン・モ
ードの初めの部分、即ち、インタバル８１０は、
波形８０２で示される信号K2のようなメイン・
クロツク・レートで、メモリからデータ・レジス
タ１２−１５にインストラクシヨンの読みとりを
するために用いられる。同時に、波形８１１で表
わされるK2レートの対応する列PPGCが発生され
るが、これは、プログラム・パネルでゲートされ
たクロツク・パルス列である。かくして、第１図
におけるプログラム・パネルは、システムにおい
て波形８１１を使用する唯一の要素ということに
なる。 インタバル８１０の間に、16デイジツトを含む
１メモリ・ワードが、メイン・メモリからデー
タ・レジスタに読みこまれる。 インタバル８１２の間に、シーケンサ１０によ
つてインストラクシヨンの実行がなされる。波形
８１３は（＋）にあたるもので、
これは、プロセツサ６１のターミナルY3に現わ
れる。 波形８１４は信号＋にあたるもの
で、これは、プロセツサ６１のターミナルY2に
現われる。インタバル８１５においては、次のワ
ードがメモリから読みだされ、インタバル８１６
においては、該次のワードについての実行がなさ
れる。かくして、ワード０及び１がメモリから読
みだされ、かつ、それらについての実行がなされ
る。順当にいけば、シーケンサは、メモリ内の全
てのインストラクシヨンの読み出しと実行とを続
けるものである。 第１１図で与えられた例においては、メモリ、
シーケンスにおけるひとくぎりが示されている。
特に、ワード２の実行がなされたあとで、ステツ
プ波形８２０が発生されて、データ・レジスタ１
２−１５が、外部メモリ、即ちプログラミング・
ユニツト６００内のメモリからロードされるよう
にする。波形８２０は第３図のライン１４４上に
現われる。この波形が存在すると、データ・レジ
スタ１２−１５に読みこまれた、次のワードがプ
ログラミング・パネルからとり出されて、インタ
バル８２１の間に読みこまれる。インタバル８２
１の終端において、 を表わす波形８２
２がロウ（low）・レベルにされる。これによつ
て、PPGCを表わすプログラミング・ターミナル
６００の波形８１１の有効性は終端または抑止さ
れ、次いで、シーケンサは、データ・レジスタ１
２−１５の内容をメモリ内のワード３位置に書き
こむように作用する。前記のワード位置は、イン
タバル８２１の間にメモリから読みだされた位置
と同じである。かくして、メモリ書きこみインタ
バル８２３はこのような目的のために用いられ
る。インタバル８２３の終端においては、波形８
２２はハイ・レベルに移行し、PPGCパルスを表
わす波形８１１がプログラミング・パネル６００
に流れ始め、インタバル８２４におけるように、
メモリからワード４の読みだしを続けるようにす
る。 メモリ内のインストラクシヨン・ワードが最後
のものまで読みだされ、所望の実行がなされるま
で、前述したオペレーシヨンは続けられる。こゝ
において、 信号を表わす波
形８２
５が発生される。この信号は、第３図における
NANDゲート１１の出力部に現われる。
complete信号を表わす波形８２５によつて、サ
イクル可能化波形８０１はロウ・レベルにされ、
インタバル８０５の終端において、シーケンサ１
０は、同様なサイクルをくり返すために、電圧の
次続するピークに対する待機を始めることとな
る。 を表わす波形８２６によつて、
オ
ペレーシヨンはホルト（halt）状態にされる。次
続するピークが生起するまで、シーケンサ１０
は、このような状態にとどめられる。 を表わす波形８２５はフ
リツプ
フロツプ９３のクリア入力端子に印加され、ま
た、 を表わす波形８２６はフリツプ
フ
ロツプ９３のこの端子に加えられて、負極性パル
スである波形８２２のを生じさせるようにする。
パルス８２２ａにより、ラン・モードのインタバ
ル８０５が終端する以前に、メモリからの最後の
ワードが読み出されて、完全に実行されるのを確
実にする。インタバル８２１，８２３及び８２４
の各々において、インストラクシヨン・ワードは
メモリに対して、またはメモリから読まれる。即
ち、このようなインタバルの初めに、制御パルス
のセツト８３０が発生される。これらには以下の
パルスが含まれる： １マイクロ秒長のKQD負極性パルス。これが
真になると、インタバル８２１におけるように、
メモリ・サイクルの初まりを示す； パルス。１ 1/2マイクロ秒長の正極
性のペデスタル信号であり、KQDパルスより
も、１マイクロ秒長く存在する； AIDパルス。これは、AID＝１、またはAID＝
０のいずれかである。活性を指示する手段は、第
３図におけるフリツプ・フロツプ８６である。
AID信号は、フリツプ・フロツプ８６のＤ入力部
に印加されるものである。 活性を指示する手段８６のＱ出力が、先行する
メモリ・サイクルの結果として真であるとすれ
ば、Ｄ入力端子に印加された信号はAID＝１とな
る。この信号は負極性のパルスであつて、KQD
信号の終端より1/2マイクロ秒先に真となるもの
である。活性を指示する手段８６のＱ出力が偽で
あるとすれば、フリツプ・フロツプ８６のＤ入力
部に印加された信号はAID＝０となる。この信号
は２マイクロ秒長のもので、点線８３１のあと、
1/2マイクロ秒間、真にされている。点線８３１
は、負極性パルスであるAICK及びPDSCKの終
端部と時間的に一致する。前記のパルスは、フリ
ツプ・フロツプ８６に印加されるクロツク・パル
スと、プツシユ・ダウン・スタツク・シフト・レ
ジスタ８０に印加されるクロツク・パルスであ
る。 活性を指示する手段８６は、点線８３１上で状
態をシフトさせる。活性を指示する手段８６はイ
ンストラクシヨンの実行の結果を保持し、また、
１ビツト巾のアキユムレータとしての作用をす
る。全蓄積語にもとづいて、活性を指示する手段
に新らしいデータがロードされる。プツシユ・ダ
ウン・スタツクは、２個のOPコードに対してデ
ータをシフト・ダウンし、４個のOPコードに対
してシフト・アツプし、また、10個のOPコード
に対しては、なんの作用もしない。 特に、プツシユ・ダウン・スタツクは、16個の
OPコードが含まれているテーブルに示されて
いるような反応をする。 テーブル OPコード プツシユ・ダウン・スタツク テーブルには、第３図におけるレジスタ12か
らのラインB15−B12上に現われるOPコードが含
まれている。とりわけ、OPコードSTについてみ
れば、ラインB15−B12上で、４ビツト・ワード
0001がプロセツサ６１に印加されるものである。 タイミング−第１１Ｄ図 第１１Ｄ図には、波形８００，８４１及び８４
２が示されている。サイクルを可能化させる波形
は、NANDゲート１１ａの出力部においてライン
８１上に現われるものである。各ａ，ｃ、半サイ
クルのピークは、波形８００上の点８００ａにお
いて生じる。 カウンタ３８の出力K14には、ａ，ｃ、電圧の
各半サイクルごとに生じる正極性のパルスが含ま
れている。波形８４１によつて表わされるK14信
号は、インバータ９６を介して、タイマ・カウン
タ３５のクロツク入力端子に印加される。タイマ
は、波形８４２によつて示される信号を可能化
し、波形８４１における12個のパルスごとに１個
の出力パルスを生じさせるようにする。このこと
は、タイマ上のパルスは、1/10秒の間隔で波形８
４２を生じさせるということを意味するものであ
る。タイマ・カウンタ３５の出力はCRY出力で
ある。それは、ライン１２５を介してプロセツサ
６１のＤ入力端子に印加されて、シーケンス１０
を用いるときのタイミング・オペレーシヨンのた
めに利用される。このようなタイマは、第１図に
おいてユニツト４１７によつて示されている。タ
イミング・インストラクシヨンはメイン・メモリ
内にロードされていて、シーケンサのオペレーシ
ヨン制御のさいに、メモリから読みだされて効力
を生じる。このようなタイミング・オペレーシヨ
ンのための制御は、プロセツサ６１及び６３の
夫々のために、テーブル及びに示されている
プログラム中に含まれている。 タイミング−第１１Ｅ図 第１１Ｅ図には、(1)KQD信号を表わす波形８
０３、(2)（＋）信号を表わす、プ
ロセツサ６１の出力部に現われる波形８１３、(3)
波形８４３で表わされるような、第６図における
フリツプ・フロツプ２１３のカウント出力、及び
(4)＋信号８１４の間の関係が示され
ている。 KQD信号を表わす波形８０３は１マイクロ秒
巾の負極性パルスであつて、17マイクロ秒ごとに
生じるものである。フリツプ・フロツプ２１１，
２１２，２１３及び２１４は信号B0−B7及び
AIQ（MCR＋JMP）に応じてカウント出力を表
わす波形８４を生じさせる。正極性ペデスタルの
カウント出力を表わす波形８４３のあいだに、３
個の＋パルスが発生される。波形８
４３は、256個の＋パルスのために延
長できるものである。カウント出力を表わす波形
８４３の長さは、（＋）信号を表
わすパルスが生じたときの、第６図における入力
B0−B7の値に依在するものである。 Ｉ／Ｏユニツト−第１３及び１４図 第１図において、制御器１０は、ベース４００
及び４０１上にマウントされたＩ／Ｏユニツト
に、ケーブル３９９を介して結合されているよう
に示されている。出力ユニツト４０９はベース４
００上にマウントされている。入力ユニツト４１
１はベース４０１上にマウントされている。ベー
ス４００及び４０１は、ケーブル３９９ａを介し
て相互に結合されている。既に述べたように、ユ
ニツト４０９のような、256個の出力ユニツトの
全てが、入力ユニツト４１１のような、256個の
入力ユニツトの全てとともに使用できるために、
ベース４０１は、ケーブル３９９ｂを介して付加
的なベースに結合されている。 第１３図及び第１４図には、パワー・ケーブル
３９７及び３９８を介してベース４００及び４０
１に送られるパワーが使用される態様が示されて
いる。電動機４０６の場合には、ケーブル３９７
よりライン４０８を通じて電動機４０６に加える
パワーの制御のために、出力ユニツト４０９が用
いられている。これを達成するためのインタフエ
ースが第１３図及び第１４図に示されている。 ケーブル３９７にはひとつの導線が含まれてお
り、これはトライアツク７０１のひとつの端子に
結合されている。トライアツク７０１の他の端子
は、ライン４０８ａを介してモータ４０６のひと
つの端子に結合されている。電動機４０６の他の
端子は、共通ライン４０８ｂを介して、ケーブル
３９７内の第２の導線に結合されている。制御器
１０に呼応する回路は、該制御器１０からの所与
の出力ステイトに応じてトライアツク７０１をタ
ーン・オンするように作用される。 トライアツク７０１のための制御部には出力ロ
ジツク・ライン７０２が含まれており、これは、
ライン７０４内の発光ダイオード（LED）７０
３を介して正極性電源に通じている。ライン７０
２上のステイトが偽であるときには、トライアツ
ク７０１はターン・オンされる。これは、光検知
SCR７０５内のダイオード７０３からの光を検
知することによつてなされる。SCR７０５は、
RCフイルタ回路７０６に結合されている。これ
は、また、全波整流ダイオード・ブリツジ７０７
を介してトライアツク７０１に結合されている。
特に、ライン７０８はトライアツク７０１のゲー
トに結合され、また、キヤパシタ７０９を通じて
ライン４０８ａに結合されている。ブリツジ７０
７の上部端子は、ライン７１０を介して、フイル
タ・キヤパシタ７１１とフイルタ抵抗７１２との
間の接続点に結合されている。抵抗７１２の上部
端子はトライアツク７０１の上部電極に結合さ
れ、また、ライン７１３を介してパワー・ケーブ
ル３９７に結合されている。過渡クリツパ・ユニ
ツト７１４は、フイルタ７１１及び７１２に並列
に結合されている。 第１４図には、電動機４０６の駆動または別異
の制御のために用いられるように、単一の出力回
路が示されている。付加的な７個の出力チヤンネ
ル７２０に対するａ，ｃ、パワーの印加を制御す
るために、これと同様な回路が設けられる。その
ための制御回路は、チヤンネル７０２について述
べたものと同様であるから、これらについては言
及しない。 こゝで再び第１図を参照すると、スイツチ４０
７がXYテーブル４０４の位置によつて開閉され
る。該スイツチ４０７は、ケーブル４１０を介し
てベース４０１上の入力ユニツト４１１に通じて
いる。スイツチ４０７のステイトは、該スイツチ
のステイトをケーブル３９９ａを介して信号する
ため、ベース４０１内のケーブル３９８からのパ
ワーを用いるように使われている。第１４図に
は、ひとつのベースにおける入力回路が示されて
いる。この回路において、電源はケーブル３９８
を介してシステムに結合されている。スイツチ４
０７は、ライン４１０ａを介してケーブル３９８
内のパワー導線のひとつに結合されている。スイ
ツチ４０７の他の端子は、ライン４１０ｂを介
し、抵抗７３０及び７３１を含む分圧を通じて、
ライン３９８の他の端子に戻るように結合されて
いる。キヤパシタ７３２は抵抗７３１に並列に結
合されてフイルタ回路網を構成している。 抵抗７３０及び７３１によつて電圧が降下され
て、全波整流ダイオード・ブリツジ７３３に加え
られるときには、およそ12Vにされている。該ブ
リツジはライン７３４を介してトリガ・ユニツト
７３５に結合され、それから抵抗７３６を介して
LED７３７に結合されている。LED７３７の第
２の端子は、ライン７３８を介して、ブリツジ７
３３の他の端子に戻るように結合されている。
LED７３７は、スイツチ４０７が閉じたときに
オンされる。LED７３７がターン・オンする
と、そこからの光はフオト・トランジスタ７３９
によつて検知される。フオト・トランジスタ７３
９が導通しているときには、出力ライン７４０上
に、そのステイトを偽として生じさせることにな
る。フオト・トランジスタ７３９からの他のライ
ン７４１は接地されている。かくして、第１４図
における回路は、スイツチ４０７が閉じていると
きにはロウ（low）・レベルにあるようにライン
７４０上のステイトを制御するために作用するも
のである。 第１４図において、付加的な７本の入力ライン
７５０が、出力ライン７４０のステイトを制御す
るために述べたと同様な制御回路とともに設けら
れる。 ベース４００は出力ユニツト４０９用のマウン
ト手段の作用をすることが分る。ベース４０１は
入力ユニツト用のマウント手段として作用する。 第１３図及び第１４図で示された回路において
は、同一のベース上で出力ユニツト４０９のよう
な出力ユニツト群及び入力ユニツト４１１のよう
な入力ユニツト群の双方に適応できるように、単
一のベース内でのロジツク手段が用いられるよう
な配列がなされている。第１３図のシステムにお
いては、多端子プラグ３９９ｃによつて、ケーブ
ル３９９がベース４００と結合される。プラグ３
９９ｄは、ケーブル３９９ａをベース４００で終
端させる作用をする。同様なプラグ３９９ｅがベ
ース４０１に結合され、また、プラグ３９９ｆに
よつて、ケーブル３９９ｄをベース４０１に結合
させる。 第１３図において、ライン７０２と、このライ
ンに共設されるライン７２１とは、２個の４ビツ
ト並列入力／並列出力式のシフト・レジスタ７６
０及び７６１の８個の入力部に結合される。レジ
スタ７６０及び７６１は、ライン７６２を介し
て、８ビツトの直列入力・並列出力式のシフト・
レジスタ７６３の出力部に結合される。制御器１
０からの出力データ・ラインは、プラグ３９９ｃ
を通じてライン７６４に、更ににインバータ７６
５を介してレジスタ７６３のデータ入力端子に結
合される。そして、Qh出力ライン７６６は、イ
ンバータ７６７を介して、プラグ３９９ｄに通ず
る出力データ・ラインに結合される。かくして、
一連の出力データが、電源の各半サイクルの期間
ごとに、制御器１０より発せられることになる。
それは、一連のクロツク・パルスの制御のもと
に、ユニツト４００に入り、シフト・レジスタ７
６３を通される。また、各クロツク・パルスごと
に１個の新らしいビツトが入れられる。ライン７
６８上の を表わすステイトは、イ
ンバータ・ゲート７６９を介して、シフト・レジ
スタ７６３のクロツク入力端子に加えられる。こ
の ラインは、また、プラグ３９９
ｄ内の 端子に結合される。かくし
て、制御器１０がケーブル３９９上にデータを読
みだすときには、電圧の各半サイクルの期間ごと
に256ビツトが読みだされることとなる。読みだ
された最初のビツトは、位置３９９ｄより、ケー
ブルの下部に配置された一組のベース・ユニツト
の最後において、レジスタ７６３のようなレジス
タに蓄積される。256個の出力ビツトの最終ビツ
トは、レジスタ７６３内の最初のビツト位置に蓄
積される。 信号が抑止されると、出力デー
タはレジスタ７６３のようなレジスタ中にラツチ
される。制御器１０におけるａ，ｃ、電圧のゼ
ロ・クロスのあいだ、そのステイト信号は、
Ｏ latchライン７７０を介し、インバータ７７
１とライン７７２を通じて、シフト・レジスタ７
６０及び７６１のクロツク端子に加えられる。こ
れによりレジスタ７６３内のデータをシフト・レ
ジスタ７６０及び７６１にシフトさせる。かくし
て、ライン７０２及び７２１上の出力ステイトの
制御がなされ、これにより場合に応じて、ライン
４０８ａ及びライン７２０を可能化させたり、ま
たは不可能化させたりするものである。 入力ロジツク・ライン７４０及びそれに共設さ
れたライン７５０は、８ビツトの並列入力・直列
出力式のシフト・レジスタ７７５に結合される。
ライン７７０上の ステイトは、制
御器１０に対する入力データ列の各々に従つて、
入力モードより出力モードに変更される。インバ
ータ７８０を介して、ライン７４０及び７５０上
の電圧のステイト信号はライン７７６上に直列に
読みだされるようにされ、そして、インバータ７
７７を通じてプラグ３９９ｃ上の入力データ端子
に送られる。 プラグ３９９ｄの入力データ端子は、インバー
タ７７８及びライン７７９を介して、レジスタ７
７５の直列入力端子に結合される。これにより、
システムが入力モードのときには、ライン７４０
及び７５０上の全てのステイト信号、それに加え
て共設されたベース内の付加的な248本の同様な
ライン上のステイト信号は、全てシステムにおい
て処理されうるものであつて、ライン７７９を介
し、シフト・レジスタ７７５を通じて通される。 プラグ３９９ｃに通じるケーブルには、入力デ
ータ・ライン、 ライン、
clockライン、出力データ・ライン、＋7.5Vライ
ン、LEDパワー・ライン、一組のロジツク・グ
ラウンド（ground）・ライン、それにサーマル・
フオールト（thermal fault）ラインが含まれて
いる。 上述された実施例においては、各種の集積部品
が指示されたやり方で用いられた。ロジツク・ユ
ニツトは通常の記号で示されている。用いられた
他の要素は、テーブル乃至に示されている通
りである。
【表】
【表】
特定の実施例に関連して、発明について述べて
きたが、この分野の技術に通じた者にとつては、
更に変更が加えられることが示唆されるというこ
とが理解されるべきであり、かつ、このような変
更は、付記された特許請求の範囲に入れられるべ
きものである。
きたが、この分野の技術に通じた者にとつては、
更に変更が加えられることが示唆されるというこ
とが理解されるべきであり、かつ、このような変
更は、付記された特許請求の範囲に入れられるべ
きものである。
第１図はプログラム可能のコントローラの装備
状況を示す。第１Ａ図および第１Ｂ図は第１図の
キーボードのスイツチ回路マトリツクスを示す。
第２図は第１図のシステムを表はす代表的な梯子
型回路網を示す。第３図および第４図はシーケン
サの主要部分を示す。第５図はシーケンサの記憶
部分を示す。第６図は第３ないし５図のシステム
の制御素子中のあるものを示す。第７図ないし第
１０図は本発明に用いられるプログラム・ユニツ
トの詳細を示す。第１１Ａないし１１Ｅ図はタイ
ミング・ダイヤグラム。第１２図は第３図と第４
図の間、第７ないし１０図と第１１Ａないし１１
Ｃ図の間、および第１３図と第１４図の間の関係
を示す。第１３図および第１４図は本発明に用い
られるＩ／Ｏ（入出力）ユニツトを示す。 符号の説明、１２〜１５……ユニツト、６１〜
６３……処理装置、８０……プツシユダウン・ス
タツク（押下げ型棒状スイツチ回路）、２０……
イメージ・レジスタ、２５〜２８……RAM（ラ
ンダム・アクセスメモリ）、３０〜３３……ROM
（リードオンリメモリ）。
状況を示す。第１Ａ図および第１Ｂ図は第１図の
キーボードのスイツチ回路マトリツクスを示す。
第２図は第１図のシステムを表はす代表的な梯子
型回路網を示す。第３図および第４図はシーケン
サの主要部分を示す。第５図はシーケンサの記憶
部分を示す。第６図は第３ないし５図のシステム
の制御素子中のあるものを示す。第７図ないし第
１０図は本発明に用いられるプログラム・ユニツ
トの詳細を示す。第１１Ａないし１１Ｅ図はタイ
ミング・ダイヤグラム。第１２図は第３図と第４
図の間、第７ないし１０図と第１１Ａないし１１
Ｃ図の間、および第１３図と第１４図の間の関係
を示す。第１３図および第１４図は本発明に用い
られるＩ／Ｏ（入出力）ユニツトを示す。 符号の説明、１２〜１５……ユニツト、６１〜
６３……処理装置、８０……プツシユダウン・ス
タツク（押下げ型棒状スイツチ回路）、２０……
イメージ・レジスタ、２５〜２８……RAM（ラ
ンダム・アクセスメモリ）、３０〜３３……ROM
（リードオンリメモリ）。
Claims (1)
- 【特許請求の範囲】 １ 一つ以上のバイナリ入力装置の状態の論理関
数として一つ以上のバイナリ出力装置を制御する
信号を発生するための半導体集積回路で実施され
る、リレーラダーダイアグラムロジツクを用いた
プログラム可能な論理制御器であつて、 ａ 前記論理制御器の動作シーケンスを制御する
手段と、 ｂ 前記論理関数に対応する多重ビツトインスト
ラクシヨンをストアするメモリ手段と、 ｃ 前記メモリ手段に結合され、第１と第２の入
力手段と一つの出力手段を有し、前記インスト
ラクシヨンに応答するブールプロセツサ手段で
あつて、前記インストラクシヨンの選択された
一つに従つて前記第１と第２の入力手段に同時
に印加される単一ビツトデータを論理的に結合
して単一ビツトの論理結果を発生するブールプ
ロセツサ手段と、 ｄ 前記少なくとも一つのバイナリ入力装置の状
態をストアするための複数の単一ビツトストレ
ージロケーシヨンを有する第１のストレージ手
段と、 ｅ 前記ブールプロセツサ手段の出力に結合され
前記単一ビツトの論理結果を入力する第１の入
力と、前記第１ストレージ手段に結合され前記
少なくとも一つのバイナリ入力装置の状態を入
力する第２の入力と、前記ブールプロセツサ手
段の前記第１入力手段に結合された出力とを有
する単一ビツトアキユムレータレジスタと、 ｆ 前記メモリ手段に結合されそれにストアされ
ている前記インストラクシヨンに応答して、前
記ブールプロセツサ手段に伝送されるべき前記
少なくとも一つのバイナリ入力装置の状態を選
択する手段と、 ｇ 前記ブールプロセツサ手段に前記の選択され
た状態を伝送すべく前記第１ストレージ手段を
前記ブールプロセツサ手段の前記第２入力手段
に結合する手段と、 ｈ 前記論理結果が前記論理機能の部分的結果で
あるとき前記ブールプロセツサ手段によつて前
記アキユムレータレジスタに所定の順序で伝送
される複数の単一ビツト論理結果を入力してス
トアするため前記アキユムレータレジスタに結
合された入力と、前記ブールプロセツサ手段の
前記第２入力手段に結合されストアしている前
記複数の部分的結果を前記ブールプロセツサ手
段に前記所定の順序と逆の順序で伝送する出力
とを有し、それにより前記ブールプロセツサ手
段は前記部分的結果を論理的に結合し前記入力
装置の前記状態に従つて前記出力装置を制御す
る最終単一ビツトを発生する、可逆シリアルス
トレージ手段と、 ｉ 前記単一ビツトアキユムレータレジスタに接
続され、前記ブールプロセツサ手段によつて前
記単一ビツトアキユムレータレジスタに伝送さ
れる前記単一ビツト論理結果が前記論理機能の
最終単一ビツトであるときそれらを受信してス
トアするための複数の単一ビツトストレージロ
ケーシヨンを有する第２ストレージ手段と、 ｊ 前記インストラクシヨンに応答して、前記ア
キユムレータレジスタにストアされた前記単一
ビツト論理結果が部分的結果であるときそれら
を前記可逆シリアルストレージ手段に伝送し前
記最終単一ビツトであるときそれらを前記第２
ストレージ手段に伝送する手段と、 ｋ 前記出力装置を前記第２ストレージ手段に結
合し、前記出力装置が前記第２ストレージ手段
にストアされている前記単一ビツト論理結果の
状態に従つて制御されるようにする結合手段
と、 ｌ 前記出力装置のオン・オフ状態に応答して該
出力装置の各々に選択的に接続される交流パワ
ー信号に応答して前記交流パワー信号の半サイ
クル毎に初期入力・出力制御信号を発生するタ
イミング手段と、 ｍ 前記タイミング手段に接続され前記初期入
力・出力制御信号に応答して単一ビツトワード
を前記第１ストレージ手段に書き込むと共に前
記単一ビツトワードを前記第２ストレージ手段
から読み出す手段であつて、 前記初期入力・出力制御信号が入力されると
前記入力装置のオン・オフ状態をサンプリング
し前記入力装置のオン・オフ状態に対応して単
一ビツトバイナリパラメータを発生するサンプ
リング手段と、 前記サンプリング手段によつて発生された前
記単一ビツトバイナリパラメータを前記第１ス
トレージ手段に連続的に書き込む第１転送手段
と、 前記第２ストレージ手段から前記出力装置の
計算されたオン・オフ状態を示す単一ビツトを
前記出力装置に伝送すべく連続的に読み出す前
記結合手段とを有する読み出し手段と、を備え
たことを特徴とするプログラム可能な論理制御
器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US05/431,538 US3953834A (en) | 1974-01-07 | 1974-01-07 | Programmable logic controller with push down stack |
| US05/431,589 US3982230A (en) | 1974-01-07 | 1974-01-07 | Programmable logic controller with flag storage |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS50116887A JPS50116887A (ja) | 1975-09-12 |
| JPS6227404B2 true JPS6227404B2 (ja) | 1987-06-15 |
Family
ID=27029087
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP436375A Expired JPS6227404B2 (ja) | 1974-01-07 | 1975-01-06 |
Country Status (6)
| Country | Link |
|---|---|
| JP (1) | JPS6227404B2 (ja) |
| DE (1) | DE2500320A1 (ja) |
| FR (1) | FR2325103A1 (ja) |
| GB (3) | GB1490549A (ja) |
| IT (1) | IT1032183B (ja) |
| NL (1) | NL7500095A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3997879A (en) * | 1975-12-24 | 1976-12-14 | Allen-Bradley Company | Fault processor for programmable controller with remote I/O interface racks |
| JPS6010644B2 (ja) * | 1978-09-13 | 1985-03-19 | 日産自動車株式会社 | シ−ケンス表示制御方法 |
| DE2842372A1 (de) * | 1978-09-28 | 1980-04-10 | Siemens Ag | Speicherprogrammierbare steuerung |
| JPS56127202A (en) * | 1980-03-11 | 1981-10-05 | Toshiba Corp | Car control device |
| JPS57176414A (en) * | 1981-04-24 | 1982-10-29 | Hitachi Ltd | Sequence controller |
| JPS6075903A (ja) * | 1983-09-30 | 1985-04-30 | Matsushita Electric Works Ltd | シ−ケンス制御装置 |
| IT202000004231A1 (it) * | 2020-02-28 | 2021-08-28 | St Microelectronics Srl | Generatore di forme d'onda |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3162840A (en) * | 1960-06-06 | 1964-12-22 | Ibm | Electronic data processing machine control |
| US3200379A (en) * | 1961-01-23 | 1965-08-10 | Burroughs Corp | Digital computer |
| CA954631A (en) * | 1970-03-02 | 1974-09-10 | Rosemount Engineering Company Limited | Multi-channel control systems |
| US3624611A (en) * | 1970-03-09 | 1971-11-30 | Gte Automatic Electric Lab Inc | Stored-logic real time monitoring and control system |
| US3761882A (en) * | 1971-12-01 | 1973-09-25 | Struthers Dunn | Process control computer |
-
1974
- 1974-12-17 GB GB1263477A patent/GB1490549A/en not_active Expired
- 1974-12-17 GB GB5439274A patent/GB1490548A/en not_active Expired
- 1974-12-17 GB GB1263577A patent/GB1490550A/en not_active Expired
- 1974-12-23 IT IT5475074A patent/IT1032183B/it active
-
1975
- 1975-01-06 JP JP436375A patent/JPS6227404B2/ja not_active Expired
- 1975-01-06 NL NL7500095A patent/NL7500095A/xx not_active Application Discontinuation
- 1975-01-07 DE DE19752500320 patent/DE2500320A1/de active Granted
- 1975-01-07 FR FR7500305A patent/FR2325103A1/fr active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| GB1490548A (en) | 1977-11-02 |
| GB1490549A (en) | 1977-11-02 |
| GB1490550A (en) | 1977-11-02 |
| JPS50116887A (ja) | 1975-09-12 |
| DE2500320A1 (de) | 1975-07-17 |
| DE2500320C2 (ja) | 1988-06-16 |
| NL7500095A (nl) | 1975-07-09 |
| IT1032183B (it) | 1979-05-30 |
| FR2325103B1 (ja) | 1983-03-25 |
| FR2325103A1 (fr) | 1977-04-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CA1123108A (en) | Integrated circuit controller programmable with unidirectional-logic instructions representative of sequential wire nodes and circuit elements of a ladder diagram | |
| US3813649A (en) | Controller program editor | |
| EP0158430B1 (en) | Programming controller having automatic contact line solving | |
| US4122519A (en) | Data handling module for programmable controller | |
| US4093998A (en) | Programming module for programmable controller using a microprocessor | |
| US3938104A (en) | System for modifying a logic controller instruction set | |
| US4292666A (en) | Programmable controller | |
| US4030080A (en) | Variable module memory | |
| US3982230A (en) | Programmable logic controller with flag storage | |
| US4158226A (en) | Programmable controller with limit detection | |
| JPS6227404B2 (ja) | ||
| US3953834A (en) | Programmable logic controller with push down stack | |
| US4092730A (en) | Data processor with read-only-memory processor and partial solution push-down stack | |
| US4031521A (en) | Multimode programmable machines | |
| JPS6217244B2 (ja) | ||
| JPS6248252B2 (ja) | ||
| JPS6135580B2 (ja) | ||
| US4447798A (en) | Processor select switch | |
| JPS6112281B2 (ja) | ||
| JPS6229832B2 (ja) | ||
| JPS5833582B2 (ja) | デ−タ・バス・モニタ装置 | |
| JPS6211369B2 (ja) | ||
| JPS5836165Y2 (ja) | 配線作業用表示装置 | |
| JPS5828272Y2 (ja) | 計算機のデバツク装置 | |
| JPH0245831A (ja) | 知識推諭処理装置 |