JPS6227754B2 - - Google Patents
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- JPS6227754B2 JPS6227754B2 JP55181004A JP18100480A JPS6227754B2 JP S6227754 B2 JPS6227754 B2 JP S6227754B2 JP 55181004 A JP55181004 A JP 55181004A JP 18100480 A JP18100480 A JP 18100480A JP S6227754 B2 JPS6227754 B2 JP S6227754B2
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- film
- electrode
- forming
- recess
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
Landscapes
- Junction Field-Effect Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法とくに半導体基
板上に設けられたくぼみの中に電極を有する半導
体装置の製造方法に関するもので、電界効果トラ
ンジスタ等の半導体装置の特性の向上ならびに再
現性の良い製造方法を提供するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a method for manufacturing a semiconductor device, and in particular to a method for manufacturing a semiconductor device having an electrode in a recess provided on a semiconductor substrate, and improves the characteristics of a semiconductor device such as a field effect transistor. In addition, it provides a manufacturing method with good reproducibility.
以下に、本発明を電界効果トランジスタの製造
に応用した実施例を用いて、本発明を詳細に説明
する。 The present invention will be described in detail below using examples in which the present invention is applied to the manufacture of field effect transistors.
電界効果トランジスタの特性を決定する重要な
要因の一つにソース抵抗があり、高周波数領域に
おいて良好な特性を得るためには、このソース抵
抗を小さくする必要がある。そのために、例えば
GaAsシヨツトキーゲート電界効果トランジスタ
においては、ソース電極近傍の活性層を厚くして
ソース抵抗を減少させ、かつゲート近傍の活性層
のみを必要とする飽和ドレイン電流にあわせて薄
くする構造が用いられることが多い。この構造は
ソース、ドレイン電極間の活性層にくぼみを形成
し、このくぼみの中にゲート電極を設置すること
により実現される。 One of the important factors that determines the characteristics of a field effect transistor is the source resistance, and in order to obtain good characteristics in a high frequency region, this source resistance must be reduced. To that end, for example
GaAs Schottky gate field effect transistors use a structure in which the active layer near the source electrode is thickened to reduce source resistance, and the active layer near the gate is thinned to match the saturation drain current, which requires only the active layer near the gate. There are many things. This structure is realized by forming a depression in the active layer between the source and drain electrodes and placing the gate electrode in this depression.
第1図はこのような構造を有するGaAs
MESFET(GaAsシヨツトキ接合電界効果トラン
ジスタ)の構造の一例を示す断面図である。第1
図において、11はソース電極、12はドレイン
電極、13はゲート電極、14はチヤンネル領域
となるGaAs半導体活性層、15はGaAs半導体基
板であり、ゲート電極13は活性層の凹部に設置
されている。ソース抵抗は、ソース電極11から
ゲート電極13の下のチヤネル部に至るまでの抵
抗であるから凹部の形成されている活性層14の
薄い領域はできる限り短い(幅の狭い)方がよ
く、すなわち、第1図のl1を短くした方がよい。
一方活性層の薄いくぼみの領域のうち、シヨツト
キーゲート電極13からドレイン電極12へむか
う部分の長さl2を短くするとゲート・ドレイン耐
圧が小さくなり、ドレイン電圧を高くすることが
できなくなる。したがつて、l1を短くl2を長くし
た構造、つまりl1<l2として、ゲート電極14を
くぼみの中央よりもソース電極側に寄せた構造が
望ましい。 Figure 1 shows GaAs with this structure.
1 is a cross-sectional view showing an example of the structure of a MESFET (GaAs shot junction field effect transistor). 1st
In the figure, 11 is a source electrode, 12 is a drain electrode, 13 is a gate electrode, 14 is a GaAs semiconductor active layer which becomes a channel region, 15 is a GaAs semiconductor substrate, and the gate electrode 13 is installed in a recessed part of the active layer. . Since the source resistance is the resistance from the source electrode 11 to the channel part under the gate electrode 13, it is better that the thin region of the active layer 14 where the recess is formed be as short as possible (narrow width), i.e. , it is better to shorten l 1 in Figure 1.
On the other hand, if the length l 2 of the thin recessed region of the active layer from the Schottky gate electrode 13 to the drain electrode 12 is shortened, the gate-drain withstand voltage decreases, making it impossible to increase the drain voltage. Therefore, it is desirable to have a structure in which l 1 is short and l 2 is long, that is, l 1 <l 2 , and the gate electrode 14 is moved closer to the source electrode than the center of the recess.
ところで、くぼみの中央よりもソース電極側に
寄つたところにゲート電極を形成する方法として
は、くぼみを形成したのちくぼみに対してゲート
電極を形成するためのフオトリソグラフイーのマ
スクをマスク合せをしてゲート電極を形成する方
法が従来より行なわれている。しかしながら、こ
の方法では工程が複雑になるほか、ソース電極1
1とゲート電極13との間の距離が3μm以下に
なつたときに、ソース電極11に対してくぼみを
形成するためのマスクを合わせるマスク合わせ及
びくぼみに対してゲート電極13形成するための
マスクを合わせるマスク合わせの双方のマスク合
わせが困難となる。 By the way, a method for forming the gate electrode closer to the source electrode than the center of the depression is to form the depression and then align the photolithography mask for forming the gate electrode with the depression. Conventionally, a method of forming a gate electrode using a gate electrode has been used. However, in this method, the process becomes complicated, and the source electrode 1
When the distance between 1 and the gate electrode 13 becomes 3 μm or less, the mask for forming the recess is aligned with the source electrode 11, and the mask for forming the gate electrode 13 is adjusted for the recess. It becomes difficult to match both masks.
本発明はかかる困難を解決するためになされた
ものであり本発明を応用すれば、くぼみを形成す
るマスク合わせを省略することができ、再現性よ
く容易にくぼみの中でくぼみの中央よりもソース
電極側に寄つたところにゲート電極を形成するこ
とができる。 The present invention has been made to solve such difficulties. By applying the present invention, it is possible to omit the mask alignment that forms the depression, and it is possible to easily place the source in the depression from the center of the depression with good reproducibility. The gate electrode can be formed closer to the electrode side.
第2図は本発明の方法を用いたGaAs
MESFETの製造工程を示すものである。第2図
aはGaAs活性層22が形成されたGaAs基板21
を示す。この基板21にSiO2、Si3N4、Alなどの
エツチングが容易な膜23を形成したのち第2図
bのようにソース電極及びドレイン電極形成用の
窓24,25をフオトレジスト26により形成す
る。 Figure 2 shows GaAs produced using the method of the present invention.
This shows the manufacturing process of MESFET. Figure 2a shows a GaAs substrate 21 on which a GaAs active layer 22 is formed.
shows. After forming an easily etched film 23 of SiO 2 , Si 3 N 4 , Al, etc. on this substrate 21, windows 24 and 25 for forming source and drain electrodes are formed using photoresist 26 as shown in FIG. 2b. do.
次いで、窓24,25を通じて膜23をエツチ
ングにより選択的に除去する。この時、エツチン
グが基板と平行な方向にも進むことを利用して、
第2図cに示すようにレジスト26により形成さ
れた窓よりも大きな窓24′,25′を膜23に形
成することができる。この横方向へのエツチング
距離をlsとする。 Next, the film 23 is selectively removed through the windows 24 and 25 by etching. At this time, taking advantage of the fact that the etching progresses in a direction parallel to the substrate,
As shown in FIG. 2c, windows 24', 25' can be formed in membrane 23 that are larger than the windows formed by resist 26. Let this horizontal etching distance be ls.
次いで第2図dに示すように、ソース電極及び
ドレイン電極用の電極金属27を蒸着法などによ
り形成したのち、レジスト26を除去することに
より、レジスト26の上の電極金属27が同時に
除去され、第2図eのように金属27よりなるソ
ース電極28、ドレイン電極29が活性層22上
に形成される。この時、ソース電極28及びドレ
イン電極29とそれらをとり囲む膜23との間に
距離lsの〓間が形成されている。 Next, as shown in FIG. 2d, after forming electrode metal 27 for the source and drain electrodes by vapor deposition or the like, the resist 26 is removed, so that the electrode metal 27 on the resist 26 is removed at the same time. As shown in FIG. 2e, a source electrode 28 and a drain electrode 29 made of metal 27 are formed on the active layer 22. At this time, a distance ls is formed between the source electrode 28 and the drain electrode 29 and the film 23 surrounding them.
次にレジスト31により全上面を覆つたのち、
ソース、ドレイン電極間の膜23上のレジスト3
1にゲート電極形成用窓30を形成する。この
時、ソース・ゲート間距離lsgを、ゲート・ドレ
イン間距離lgdよりも小さく、lsg<lgdとなる
ようにしておく。 Next, after covering the entire top surface with resist 31,
Resist 3 on film 23 between source and drain electrodes
1, a gate electrode forming window 30 is formed. At this time, the source-gate distance l sg is smaller than the gate-drain distance l gd so that l sg <l gd .
次に、窓30を通じて膜23をエツチングが基
板と平行な方向にも進むことを利用してレジスト
31により形成された窓30よりも大きな窓3
0′を膜23に形成することができる。この横方
向へのエツチング距離をlrとしたとき、lr<
(lsg−ls)なる時には、横方向へのエツチング
はソース方向及びドレイン方向へ同様に進行して
いくが、lrが(lsg−ls)に達すると、ソース
方向へ向かう横方向のエツチングが膜23がなく
なることによりそれ以上は進行しなくなる。一
方、ドレイン方向へ向かうエツチングは、lr>
lsg−lsなる時にも進行する。そしてソース方
向の膜23がなくなつたのちにエツチングを停止
する。その結果、第2図gに示すように、ゲート
電極形成窓30を通じての膜23の横方向へのエ
ツチングは、ソース電極方向へ向かう距離lrsを
(lsg−ls)とし、一方、ドレイン電極方向へ向
かう距離lrdを(lsg−ls)<lra(lgd−l
s)とすることができ、lrs<lrdとすることがで
きる。 Next, by utilizing the fact that the film 23 is etched through the window 30 in a direction parallel to the substrate, a window 30 larger than the window 30 formed by the resist 31 is etched.
0' can be formed on the membrane 23. When this horizontal etching distance is l r , l r <
When (l sg - l s ), the lateral etching progresses in the same way toward the source and drain, but when l r reaches (l sg - l s ), the lateral etching progresses toward the source. As the film 23 disappears, the etching will no longer proceed. On the other hand, the etching toward the drain is l r >
It also progresses when l sg −l s . After the film 23 in the source direction is removed, etching is stopped. As a result, as shown in FIG. 2g, when etching the film 23 in the lateral direction through the gate electrode forming window 30, the distance l rs toward the source electrode is (lsg −l s ), while the distance toward the source electrode is ( lsg −l s ). The distance l rd toward the electrode is (l sg −l s )<l ra (l gd −l
s ), and l rs < l rd .
次に、第2図hに示すようにGaAs活性層22
をレジスト31、残された膜23をマスクとして
エツチングして必要とする飽和ドレイン電流に合
わせて薄くし、くぼみ32を形成する。その後、
この状態でゲート電極金属33を蒸着法などによ
り形成し(第2図i)、レジスト31を除去する
ことにより、レジスト31の上の電極金属33も
同時に除去され、第2図jに示すように金属33
よりなるシヨツトキゲート電極34が形成され
る。この時、活性層22の薄い領域は、ゲート電
極34からソース電極28へ向かう方向に距離l
rs、ゲート電極からドレイン電極へ向かう方向に
距離lrdだけ広がつているが、lrs<lrdである
ため、ゲート電極34はくぼみ32の中央よりも
ソース電極28側に寄つたところに確実に形成さ
れていることになる。次いで残つた膜23を除去
することにより第2図kのようにGaAs
MESFETが形成される。但し、膜23がSiO2が
Si3N4などの絶縁膜である場合には、必ずしも残
つた膜23を除去する必要はない。 Next, as shown in FIG. 2h, the GaAs active layer 22
Using the resist 31 and the remaining film 23 as a mask, etching is performed to thin the resist 31 to match the required saturation drain current, thereby forming a recess 32. after that,
In this state, a gate electrode metal 33 is formed by vapor deposition or the like (FIG. 2i), and by removing the resist 31, the electrode metal 33 on the resist 31 is also removed at the same time, as shown in FIG. 2J. metal 33
A shot gate electrode 34 is formed. At this time, the thin region of the active layer 22 extends a distance l in the direction from the gate electrode 34 to the source electrode 28.
rs is spread by a distance l rd in the direction from the gate electrode to the drain electrode, but since l rs < l rd , the gate electrode 34 is reliably positioned closer to the source electrode 28 than the center of the recess 32. This means that it is formed as follows. Next, by removing the remaining film 23, GaAs is formed as shown in Fig. 2k.
MESFET is formed. However, if the film 23 is SiO 2
In the case of an insulating film such as Si 3 N 4 , it is not necessarily necessary to remove the remaining film 23 .
以上の説明によつて明らかなように、本発明の
方法を電界効果トランジスタの製造に応用するこ
とにより、ゲート電極からソース電極方向に向か
う活性層の薄い領域の長さlrs及びゲート電極か
らドレイン電極方向へ向かう活性層の薄い領域の
長さlrdを、膜23の横方向へのエツチングを利
用して独立に制御することができる結果、ゲート
電極をくぼみの中央よりもソース電極方向に寄せ
た構造を確実かつ容易に実現できるため電界効果
トランジスタの特性の向上をはかることができ
る。 As is clear from the above description, by applying the method of the present invention to the manufacturing of field effect transistors, the length l rs of the thin region of the active layer from the gate electrode to the source electrode and the length l rs from the gate electrode to the drain As a result of being able to independently control the length l rd of the thin region of the active layer toward the electrode by using the lateral etching of the film 23, the gate electrode can be moved closer to the source electrode than the center of the recess. Since the structure can be realized reliably and easily, the characteristics of the field effect transistor can be improved.
なお、本発明はGaAs等の化合物半導体を用い
た半導体装置に限らず、シリコン等の半導体を用
いる場合にも適用できる。 Note that the present invention is applicable not only to semiconductor devices using compound semiconductors such as GaAs, but also to cases using semiconductors such as silicon.
以上の実施例を用いた本発明の説明によつて明
らかなように、エツチングにより形成されたくぼ
みの中に、くぼみの中央よりもいずれか一方へ片
寄つたところに電極が形成された構造を本発明に
より容易に再現性よく実現することができ高性能
の半導体装置の製造に大きく寄与するものであ
る。 As is clear from the description of the present invention using the above embodiments, the present invention has a structure in which an electrode is formed in a recess formed by etching at a position offset to one side from the center of the recess. The invention can be easily realized with good reproducibility and greatly contributes to the production of high-performance semiconductor devices.
第1図はくぼみの中にゲート電極を有する
GaAs MESFETの構造の一例を示す断面図、第
2図a〜kは本発明を応用したGaAs MESFET
の製造工程を示す図である。
21……GaAs基板、22……活性層、23…
…膜、24……ソース電極窓、25……ドレイン
電極窓、26……フオトレジスト、27……ソー
ス電極及びドレイン電極の電極金属、28……ソ
ース電極、29……ドレイン電極、30……ゲー
ト電極窓、31……フオトレジスト、32……く
ぼみ、33……ゲート電極金属、34……ゲート
電極。
Figure 1 has a gate electrode in the depression.
A cross-sectional view showing an example of the structure of a GaAs MESFET, Figure 2 a to k are GaAs MESFETs to which the present invention is applied.
It is a figure showing the manufacturing process of. 21...GaAs substrate, 22...active layer, 23...
... Film, 24 ... Source electrode window, 25 ... Drain electrode window, 26 ... Photoresist, 27 ... Electrode metal of source electrode and drain electrode, 28 ... Source electrode, 29 ... Drain electrode, 30 ... Gate electrode window, 31...photoresist, 32...recess, 33...gate electrode metal, 34...gate electrode.
Claims (1)
所定の間隔で離間する二つの開孔を有するレジス
ト膜を形成したのち、前記二つの開孔を通して前
記第一の膜にエツチング処理を施してレジスト膜
の直下に至るまで第一の膜を除去し、次いで、前
記二つの開孔を通して電極材料を蒸着して各開孔
の底部に露呈する半導体基板部分上に開孔とほぼ
同形状の電極を形成したのち前記レジスト膜を除
去し、さらに、全面全域に第二の膜を被着し、前
記第一の膜の幅の中央よりもかたよつた位置に前
記第二の膜の開孔部を設け、該開孔部を通じて前
記第一の膜を前記開孔部に近い方の端面がなくな
るまで除去し、次いで前記開孔部を通じて前記半
導体基板上に所定の幅の凹部を形成し、その後前
記開孔部を通じて電極を形成することにより、前
記凹部表面にこの凹部の幅の中央よりもかたよつ
た位置に前記電極を形成することを特徴とする半
導体装置の製造方法。 2 半導体基板が化合物半導体よりなり、電極が
シヨツトキーゲート電極を形成してなることを特
徴とする特許請求の範囲第1項に記載の半導体装
置の製造方法。[Claims] 1. After forming a resist film having two openings spaced apart at a predetermined interval on a first film formed over the entire area on a semiconductor substrate, the first resist film is formed through the two openings. The film is etched to remove the first film down to just below the resist film, and electrode material is then deposited through the two openings to form an opening on the portion of the semiconductor substrate exposed at the bottom of each opening. After forming an electrode having approximately the same shape as the hole, the resist film is removed, and a second film is deposited over the entire surface, and the second film is placed at a position offset from the center of the width of the first film. A second film is provided with an aperture, the first film is removed through the aperture until the end face near the aperture disappears, and then a predetermined width of the first film is deposited on the semiconductor substrate through the aperture. manufacturing a semiconductor device characterized in that the electrode is formed on the surface of the recess at a position offset from the center of the width of the recess by forming a recess and then forming an electrode through the opening. Method. 2. The method of manufacturing a semiconductor device according to claim 1, wherein the semiconductor substrate is made of a compound semiconductor, and the electrodes form Schottky gate electrodes.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55181004A JPS57104267A (en) | 1980-12-19 | 1980-12-19 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55181004A JPS57104267A (en) | 1980-12-19 | 1980-12-19 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57104267A JPS57104267A (en) | 1982-06-29 |
| JPS6227754B2 true JPS6227754B2 (en) | 1987-06-16 |
Family
ID=16093046
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55181004A Granted JPS57104267A (en) | 1980-12-19 | 1980-12-19 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57104267A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59224175A (en) * | 1983-06-03 | 1984-12-17 | Nec Corp | field effect transistor |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5381085A (en) * | 1976-12-27 | 1978-07-18 | Fujitsu Ltd | Production of semiconductor device |
-
1980
- 1980-12-19 JP JP55181004A patent/JPS57104267A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57104267A (en) | 1982-06-29 |
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