JPS6231385B2 - - Google Patents
Info
- Publication number
- JPS6231385B2 JPS6231385B2 JP54090207A JP9020779A JPS6231385B2 JP S6231385 B2 JPS6231385 B2 JP S6231385B2 JP 54090207 A JP54090207 A JP 54090207A JP 9020779 A JP9020779 A JP 9020779A JP S6231385 B2 JPS6231385 B2 JP S6231385B2
- Authority
- JP
- Japan
- Prior art keywords
- bit
- circuit
- memory device
- parity code
- error
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000001514 detection method Methods 0.000 description 9
- 230000005540 biological transmission Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000002950 deficient Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
Landscapes
- Detection And Prevention Of Errors In Transmission (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】
本発明は故障検出回路に関し、特にテレビ信号
のデイジタル伝送に供せらるメモリ装置における
故障検出装置に関する。
のデイジタル伝送に供せらるメモリ装置における
故障検出装置に関する。
放送あるいはテレビ会議などにおいてテレビ信
号をデイジタル伝送するものとして、フレーム符
号化装置、静止画伝送装置などがある。しかしこ
れらの装置はいずれも画面１枚分のデイジタル信
号を記憶するフレームメモリ装置が必要である。
このようなテレビ信号伝送における各種の故障
は、直接サービスの劣化につながるため、極力障
害の起きにくい構成及び故障を迅速に発見し、修
理できる構成にする必要がある。
号をデイジタル伝送するものとして、フレーム符
号化装置、静止画伝送装置などがある。しかしこ
れらの装置はいずれも画面１枚分のデイジタル信
号を記憶するフレームメモリ装置が必要である。
このようなテレビ信号伝送における各種の故障
は、直接サービスの劣化につながるため、極力障
害の起きにくい構成及び故障を迅速に発見し、修
理できる構成にする必要がある。
この観点から上記メモリ装置においても、これ
らを満すことが重要である。このための一つの方
法は、メモリ装置への入出力データにパリテイ符
号を１ビツト付加し、パリテイ検査によつて装置
故障を検出する。この方法は極めて簡単な回路の
追加によつて実現でき、また装置故障を判別する
ことができるが、故障部位を決定することができ
ず修理時間が長くなること、および故障装置を予
備装置に切替える場合に人手を介するため、サー
ビス断の時間が長くなる等の欠点があつた。
らを満すことが重要である。このための一つの方
法は、メモリ装置への入出力データにパリテイ符
号を１ビツト付加し、パリテイ検査によつて装置
故障を検出する。この方法は極めて簡単な回路の
追加によつて実現でき、また装置故障を判別する
ことができるが、故障部位を決定することができ
ず修理時間が長くなること、および故障装置を予
備装置に切替える場合に人手を介するため、サー
ビス断の時間が長くなる等の欠点があつた。
さらに別の方法としては、メモリ装置入出力デ
ータを誤り訂正符号にすることが考えられる。こ
の場合には、故障による出力データの誤りを訂正
するため、外部からみると全く故障がないように
することが可能であるが、誤り訂正符号器及び復
号器は回路的に複雑であり、装置規模、価格的に
フレーム間符号化装置、静止画伝送装置等に適用
するのは得策でなかつた。
ータを誤り訂正符号にすることが考えられる。こ
の場合には、故障による出力データの誤りを訂正
するため、外部からみると全く故障がないように
することが可能であるが、誤り訂正符号器及び復
号器は回路的に複雑であり、装置規模、価格的に
フレーム間符号化装置、静止画伝送装置等に適用
するのは得策でなかつた。
本発明の目的は、上記従来の欠点を除去するた
めに簡単な回路の追加によつてメモリ装置の故障
を検出し故障部位を決定して自動的にシステムか
ら故障を取除けるようにしたメモリ装置の故障検
出装置を提供することにある。
めに簡単な回路の追加によつてメモリ装置の故障
を検出し故障部位を決定して自動的にシステムか
ら故障を取除けるようにしたメモリ装置の故障検
出装置を提供することにある。
本発明によれば、ｎビツト並列入力データの中
の第ｉ番目ビツト（ｉは１…ｎ）を選択してパリ
テイ符号として出力する第１の選択回路と、前記
ｎビツト並列入力データと１ビツトの第１のパリ
テイ符号とを記憶する（ｎ＋１）ビツトメモリ装
置と、このメモリ装置から読み出された前記ｎビ
ツト並列入力データ対応のｎビツト並列出力デー
タの中の第ｉ番目ビツトを選択して第２のパリテ
イ符号として出力する第２の選択回路と前記メモ
リ装置から読出された第１のパリテイ符号と前記
第２の選択回路で選択された第２のパリテイ符号
とを比較照合してこれらの２つ符号が不一致のと
き不一致信号を出力する排他的論理和回路と、前
記不一致信号が前記第ｉ番目ビツトのみに生じる
とき前記第ｉ番目ビツトの故障と判定し前記第ｉ
番目と第（ｉ＋１）番目ビツトに不一致信号が連
続して生じるとき前記メモリ装置の各ビツトに共
通な故障又は誤りと判定する誤り判定回路と、前
記第１および第２の選択回路で選択するビツトを
予め定めた周期で切換えるとともに前記判定回路
が前記第ｉ番目のビツトの故障と判定したときこ
の第ｉ番目のビツトを固定的に選択出力するよう
制御する計数回路と、前記判定回路が前記第ｉ番
目のビツトの故障と判定したとき、この第ｉ番目
のビツトを前記不一致信号に従つて訂正する誤り
訂正回路とから構成されたことを特徴とする故障
検出装置が得られる。
の第ｉ番目ビツト（ｉは１…ｎ）を選択してパリ
テイ符号として出力する第１の選択回路と、前記
ｎビツト並列入力データと１ビツトの第１のパリ
テイ符号とを記憶する（ｎ＋１）ビツトメモリ装
置と、このメモリ装置から読み出された前記ｎビ
ツト並列入力データ対応のｎビツト並列出力デー
タの中の第ｉ番目ビツトを選択して第２のパリテ
イ符号として出力する第２の選択回路と前記メモ
リ装置から読出された第１のパリテイ符号と前記
第２の選択回路で選択された第２のパリテイ符号
とを比較照合してこれらの２つ符号が不一致のと
き不一致信号を出力する排他的論理和回路と、前
記不一致信号が前記第ｉ番目ビツトのみに生じる
とき前記第ｉ番目ビツトの故障と判定し前記第ｉ
番目と第（ｉ＋１）番目ビツトに不一致信号が連
続して生じるとき前記メモリ装置の各ビツトに共
通な故障又は誤りと判定する誤り判定回路と、前
記第１および第２の選択回路で選択するビツトを
予め定めた周期で切換えるとともに前記判定回路
が前記第ｉ番目のビツトの故障と判定したときこ
の第ｉ番目のビツトを固定的に選択出力するよう
制御する計数回路と、前記判定回路が前記第ｉ番
目のビツトの故障と判定したとき、この第ｉ番目
のビツトを前記不一致信号に従つて訂正する誤り
訂正回路とから構成されたことを特徴とする故障
検出装置が得られる。
次に本発明に係る故障検出回路について図面を
参照して説明する。図面において、１は（ｎ＋
１）ビツトを記憶するメモリ装置（ｎは整数）で
ある。２はｎビツト並列データの中の第ｉ番目の
ビツト（ｉ＝１，２，３，…，ｎ）を選択し、第
１のパリテイ符号として出力する第１の選択回
路、３は同様にｎビツト並列出力データの中の第
ｉ番目のビツトを選択し、第２のパリテイ符号と
して出力する第２の選択回路である。４は誤り訂
正回路、５はメモリ装置から信号線１ａを介して
読出された第１のパリテイ符号と信号線３ａを介
して第２の選択回路３から出力された第２のパリ
テイ符号の不一致を検出する排他的論理和回路で
ある。６は信号線５ａを介して排他的論理和回路
の出力端子に接続された誤り判定回路である。７
は信号線６ａを介して誤り判定回路６に接続され
信号線７ａを介して第１の選択回路２、第２の選
択回路３及び誤り訂正回路４に接続されたカウン
タである。８ａ，８ｂおよび８ｃはそれぞれデー
タバスである。
参照して説明する。図面において、１は（ｎ＋
１）ビツトを記憶するメモリ装置（ｎは整数）で
ある。２はｎビツト並列データの中の第ｉ番目の
ビツト（ｉ＝１，２，３，…，ｎ）を選択し、第
１のパリテイ符号として出力する第１の選択回
路、３は同様にｎビツト並列出力データの中の第
ｉ番目のビツトを選択し、第２のパリテイ符号と
して出力する第２の選択回路である。４は誤り訂
正回路、５はメモリ装置から信号線１ａを介して
読出された第１のパリテイ符号と信号線３ａを介
して第２の選択回路３から出力された第２のパリ
テイ符号の不一致を検出する排他的論理和回路で
ある。６は信号線５ａを介して排他的論理和回路
の出力端子に接続された誤り判定回路である。７
は信号線６ａを介して誤り判定回路６に接続され
信号線７ａを介して第１の選択回路２、第２の選
択回路３及び誤り訂正回路４に接続されたカウン
タである。８ａ，８ｂおよび８ｃはそれぞれデー
タバスである。
次に、上記構成の故障検出装置の動作をｎを４
として第２図を参照して説明する。入力された４
ビツト並列データはデータバス８ａを通してメモ
リ装置１及び第１の選択回路２に加えられる。第
１の選択回路２はカウンタ７の指定する信号（第
２図ａ）に応答して第ｉ番目のビツトを選択する
ものであり、選択された第ｉ番目のビツトを信号
線２ａを通してメモリ装置１に出する（第２図
ｂ）。ここでは、ｎビツトの中の各ビツトは複数
連続して選択される。従つて、後述する第２図ｅ
に示すように、比較出力は複数出力される。
として第２図を参照して説明する。入力された４
ビツト並列データはデータバス８ａを通してメモ
リ装置１及び第１の選択回路２に加えられる。第
１の選択回路２はカウンタ７の指定する信号（第
２図ａ）に応答して第ｉ番目のビツトを選択する
ものであり、選択された第ｉ番目のビツトを信号
線２ａを通してメモリ装置１に出する（第２図
ｂ）。ここでは、ｎビツトの中の各ビツトは複数
連続して選択される。従つて、後述する第２図ｅ
に示すように、比較出力は複数出力される。
メモリ装置１は上記４ビツト入力データと第１
の選択回路２から入力されるパリテイ符号を記憶
するものであり、読出された４ビツトのデータは
誤り訂正回路４及び第２の選択回路３に出力され
る。第２の選択回路３は第ｉ番目のビツトをカウ
ンタ７の指定信号に応答して選択し、排他的論理
和回路５の一方の入力端子に出力する。一方、メ
モリ装置１から読出されたパリテイ符号（第２図
ｃ）は排他的論理和回路の他方の入力端子に加え
られる。
の選択回路２から入力されるパリテイ符号を記憶
するものであり、読出された４ビツトのデータは
誤り訂正回路４及び第２の選択回路３に出力され
る。第２の選択回路３は第ｉ番目のビツトをカウ
ンタ７の指定信号に応答して選択し、排他的論理
和回路５の一方の入力端子に出力する。一方、メ
モリ装置１から読出されたパリテイ符号（第２図
ｃ）は排他的論理和回路の他方の入力端子に加え
られる。
排他的論理和回路５は、２つの入力端子に同一
の信号が加わつたとき「０」を出力し、異なる信
号が加えられたとき「１」を出力する（第２図
ｅ）。排他的論理和回路５の出力は信号線５ａを
通して誤り訂正回路４および誤り判定回路６に加
えられる。誤り判定回路５は故障部位の決定を行
なうものであり、排他的論理和回路５から送られ
てくる誤り信号を第２図ｄに示す判定区間におい
て判定し、不一致信号が第ｉ番目に生じ、第（１
＋ｉ）番目に生じないとき第ｉ番目のビツトが故
障であると判定し（第２図ｆ）計数回路７を停止
させる信号（INH）（第２図ｇ）を出力する。ま
た同時にこの信号（INH）は誤り訂正回路４にも
送られる。一方、上記誤り信号が第ｉ番目ビツ
ト、第（ｉ＋１）番目ビツトの如く連続して発生
しているときは、メモリ装置１の各ビツトに共通
する部位あるいはパリテイ符号が故障であると判
定し、このとき信号（INH）は出力されない。な
お、２ビツト連続誤りを共通部の誤りとしている
のは、２ビツトが連続して誤る確立は、１ビツト
が誤る確立より極めて低いためである。
の信号が加わつたとき「０」を出力し、異なる信
号が加えられたとき「１」を出力する（第２図
ｅ）。排他的論理和回路５の出力は信号線５ａを
通して誤り訂正回路４および誤り判定回路６に加
えられる。誤り判定回路５は故障部位の決定を行
なうものであり、排他的論理和回路５から送られ
てくる誤り信号を第２図ｄに示す判定区間におい
て判定し、不一致信号が第ｉ番目に生じ、第（１
＋ｉ）番目に生じないとき第ｉ番目のビツトが故
障であると判定し（第２図ｆ）計数回路７を停止
させる信号（INH）（第２図ｇ）を出力する。ま
た同時にこの信号（INH）は誤り訂正回路４にも
送られる。一方、上記誤り信号が第ｉ番目ビツ
ト、第（ｉ＋１）番目ビツトの如く連続して発生
しているときは、メモリ装置１の各ビツトに共通
する部位あるいはパリテイ符号が故障であると判
定し、このとき信号（INH）は出力されない。な
お、２ビツト連続誤りを共通部の誤りとしている
のは、２ビツトが連続して誤る確立は、１ビツト
が誤る確立より極めて低いためである。
計数回路７は、検査するビツトを選択するため
の回路であり、各ビツトを検査する周期を有する
パルス信号入力に従つて第１番目から第ｎ番目ま
で順次計数する。この計数回路７の出力信号は、
信号線７ａを通して第１および第２の選択回路２
および３と誤り訂正回路４に送られ、前記検査ビ
ツトを選択する。また上記誤り判定回路６でｎビ
ツトの中の第ｉ番目のビツトの故障であると判定
され、計数回路７に信号（INH）が出力される
と、計数回路７は計数を停止し、第ｉ番目のデー
タを選択する状態を保持する。
の回路であり、各ビツトを検査する周期を有する
パルス信号入力に従つて第１番目から第ｎ番目ま
で順次計数する。この計数回路７の出力信号は、
信号線７ａを通して第１および第２の選択回路２
および３と誤り訂正回路４に送られ、前記検査ビ
ツトを選択する。また上記誤り判定回路６でｎビ
ツトの中の第ｉ番目のビツトの故障であると判定
され、計数回路７に信号（INH）が出力される
と、計数回路７は計数を停止し、第ｉ番目のデー
タを選択する状態を保持する。
一方、誤り訂正回路４は、誤り判定回路５から
信号（INH）が入力されている間、計数回路７か
ら送られている信号で選択された第ｉ番目のビツ
トについて、排他的論理和回路５の出力にしたが
つてそのビツトを反転することにより訂正する。
信号（INH）が入力されている間、計数回路７か
ら送られている信号で選択された第ｉ番目のビツ
トについて、排他的論理和回路５の出力にしたが
つてそのビツトを反転することにより訂正する。
したがつて、上記のような故障検出回路によれ
ば、極めて簡単な構成によつてメモリ装置１にお
ける１ビツトの誤りを検出し、故障部位を決定す
るとともに、しかも自動的に誤りを訂正すること
ができる。
ば、極めて簡単な構成によつてメモリ装置１にお
ける１ビツトの誤りを検出し、故障部位を決定す
るとともに、しかも自動的に誤りを訂正すること
ができる。
本発明は以上説明したように、並列入出力デー
タの各ビツト毎に検査を行なうことによつてメモ
リ装置の故障を検出し、かつ故障部位を決定する
ようにして、１ビツトの故障について自動的に訂
正することが可能になる。
タの各ビツト毎に検査を行なうことによつてメモ
リ装置の故障を検出し、かつ故障部位を決定する
ようにして、１ビツトの故障について自動的に訂
正することが可能になる。
第１図は本発明に係る故障検出装置のブロツク
結線図、第２図ａ〜ｇはその動作を説明するタイ
ムチヤートである。 １…（ｎ＋１）ビツト並列データを記憶するメ
モリ装置、２…第１の選択回路、３…第２の選択
回路、４…誤り訂正回路、５…排他的論理和回
路、６…誤り判定回路、７…計数回路、８ａ，８
ｂ，８ｃ…データバス。
結線図、第２図ａ〜ｇはその動作を説明するタイ
ムチヤートである。 １…（ｎ＋１）ビツト並列データを記憶するメ
モリ装置、２…第１の選択回路、３…第２の選択
回路、４…誤り訂正回路、５…排他的論理和回
路、６…誤り判定回路、７…計数回路、８ａ，８
ｂ，８ｃ…データバス。
Claims (1)
- 【特許請求の範囲】 １ ｎビツト並列入力データの中の第ｉ番目ビツ
ト（ｉは１…ｎ）を選択してパリテイ符号として
出力する第１の選択回路と、 前記ｎビツト並列入力データと１ビツトの第１
のパリテイ符号とを記憶する（ｎ＋１）ビツトメ
モリ装置と、 このメモリ装置から読み出された前記ｎビツト
並列入力データ対応のｎビツト並列出力データの
中の第ｉ番目ビツトを選択して第２のパリテイ符
号として出力する第２の選択回路と、 前記メモリ装置から読出された第１のパリテイ
符号と前記第２の選択回路で選択された第２のパ
リテイ符号とを比較照合してこれら２つの符号が
不一致のとき不一致信号を出力する排他的論理和
回路と、 前記不一致信号が前記第ｉ番目ビツトのみに生
じるとき前記第ｉ番目ビツトの故障と判定し前記
第ｉ番目と第（ｉ＋１）番目ビツトに不一致信号
が連続して生じるとき前記メモリ装置の各ビツト
に共通な故障又は誤りと判定する誤り判定回路
と、 前記第１および第２の選択回路での選択するビ
ツトを予め定めた周期で切換えるとともに前記判
定回路が前記第ｉ番目のビツトの故障と判定した
ときこの第ｉ番目のビツトを固定的に選択出力す
るよう制御する計数回路と、 前記判定回路が前記第ｉ番目のビツトの故障と
判定したとき、この第ｉ番目のビツトを前記不一
致信号に従つて訂正する誤り訂正回路とから構成
されたことを特徴とする故障検出装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9020779A JPS5617000A (en) | 1979-07-16 | 1979-07-16 | Failure detector |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9020779A JPS5617000A (en) | 1979-07-16 | 1979-07-16 | Failure detector |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5617000A JPS5617000A (en) | 1981-02-18 |
| JPS6231385B2 true JPS6231385B2 (ja) | 1987-07-08 |
Family
ID=13992033
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9020779A Granted JPS5617000A (en) | 1979-07-16 | 1979-07-16 | Failure detector |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5617000A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2796726B2 (ja) * | 1989-03-17 | 1998-09-10 | 株式会社日立製作所 | データ処理装置 |
| JP5492329B2 (ja) * | 2013-05-27 | 2014-05-14 | 株式会社東芝 | メモリアクセス装置 |
-
1979
- 1979-07-16 JP JP9020779A patent/JPS5617000A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5617000A (en) | 1981-02-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4447903A (en) | Forward error correction using coding and redundant transmission | |
| US4077028A (en) | Error checking and correcting device | |
| US5208666A (en) | Error detection for digital television equipment | |
| US5748652A (en) | Apparatus for detecting and correcting cyclic redundancy check errors | |
| US4821270A (en) | Method for decoding data transmitted along a data channel and an apparatus for executing the method | |
| US6281929B1 (en) | Testing arrangement for decoders | |
| US4897839A (en) | Coding and decoding method | |
| US4737951A (en) | Exchange with error correction | |
| US4236247A (en) | Apparatus for correcting multiple errors in data words read from a memory | |
| JPS59135605A (ja) | ２進デ−タのエラ−訂正装置 | |
| US5327438A (en) | Error correction system capable of correcting an error in a packet header by the use of a Reed-Solomon code | |
| CN1132367C (zh) | 用于数字信号帧的数据纠错方法及使用该方法的装置 | |
| JPS6231385B2 (ja) | ||
| KR100450320B1 (ko) | 디지털 티브이용 영상변환과 오류자동보정 장치 및 방법 | |
| EP0135255B1 (en) | Inter-frame encoding/decoding equipment provided with a system for detecting a transmission error | |
| US4672612A (en) | Error correction system in a teletext system | |
| EP0549247A1 (en) | Sync detector | |
| US4181914A (en) | System for reducing transmission problems in a parallel digital data transmission system | |
| JPS6160618B2 (ja) | ||
| US5357526A (en) | Method and apparatus for correcting errors of compressed data | |
| JP2685180B2 (ja) | 誤り訂正装置 | |
| JPH04365156A (ja) | データ伝送エラー検出回路 | |
| JP3649766B2 (ja) | テレテキストデータアイテムの受信方法 | |
| JPS583340A (ja) | 伝送障害低減方式 | |
| JPS60217737A (ja) | エラ−バ−スト長を検出する方法 |