JPS6231815B2 - - Google Patents
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- Publication number
- JPS6231815B2 JPS6231815B2 JP55159933A JP15993380A JPS6231815B2 JP S6231815 B2 JPS6231815 B2 JP S6231815B2 JP 55159933 A JP55159933 A JP 55159933A JP 15993380 A JP15993380 A JP 15993380A JP S6231815 B2 JPS6231815 B2 JP S6231815B2
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- JP
- Japan
- Prior art keywords
- semiconductor substrate
- film
- layer
- silicon
- substrate
- Prior art date
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P32/00—Diffusion of dopants within, into or out of wafers, substrates or parts of devices
- H10P32/10—Diffusion of dopants within, into or out of semiconductor bodies or layers
- H10P32/14—Diffusion of dopants within, into or out of semiconductor bodies or layers within a single semiconductor body or layer in a solid phase; between different semiconductor bodies or layers, both in a solid phase
- H10P32/1408—Diffusion of dopants within, into or out of semiconductor bodies or layers within a single semiconductor body or layer in a solid phase; between different semiconductor bodies or layers, both in a solid phase from or through or into an external applied layer, e.g. photoresist or nitride layers
- H10P32/1414—Diffusion of dopants within, into or out of semiconductor bodies or layers within a single semiconductor body or layer in a solid phase; between different semiconductor bodies or layers, both in a solid phase from or through or into an external applied layer, e.g. photoresist or nitride layers the applied layer being silicon, silicide or SIPOS, e.g. polysilicon or porous silicon
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
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- H10P32/14—Diffusion of dopants within, into or out of semiconductor bodies or layers within a single semiconductor body or layer in a solid phase; between different semiconductor bodies or layers, both in a solid phase
- H10P32/1408—Diffusion of dopants within, into or out of semiconductor bodies or layers within a single semiconductor body or layer in a solid phase; between different semiconductor bodies or layers, both in a solid phase from or through or into an external applied layer, e.g. photoresist or nitride layers
- H10P32/141—Diffusion of dopants within, into or out of semiconductor bodies or layers within a single semiconductor body or layer in a solid phase; between different semiconductor bodies or layers, both in a solid phase from or through or into an external applied layer, e.g. photoresist or nitride layers the applied layer comprising oxides only
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P32/00—Diffusion of dopants within, into or out of wafers, substrates or parts of devices
- H10P32/10—Diffusion of dopants within, into or out of semiconductor bodies or layers
- H10P32/17—Diffusion of dopants within, into or out of semiconductor bodies or layers characterised by the semiconductor material
- H10P32/171—Diffusion of dopants within, into or out of semiconductor bodies or layers characterised by the semiconductor material being group IV material
Landscapes
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】
本発明は電力用パワートランジスタの半導体基
板の製造方法の改良に関する。
板の製造方法の改良に関する。
従来の半導体基板の製造方法は、第１図Ａに示
す如くまずＮ型の厚さ300μ、＃1000ラツプ
（Lap）仕上げの基体１を用意する。次に同図Ｂ
に示す如くこの基体１の両面側にN+型の不純物
を、例えばオキシ塩化リン（POCl3）を拡散源と
して1200℃の温度で３時間デポジシヨンとして、
深さ20μ、不純物層の表面濃度が４〜６×1021／
cm3のN+デポジシヨン層２を形成する。次に同図
Ｃに示す如く、基体１の片側のN+デポジシヨン
層２だけをケミカルエツチング液にて除去する。
その後、同図Ｄに示す如く、スチーム酸化により
基体１の周囲に厚さ２μ程度のシリコン酸化膜３
を形成した後、基体１を圧力を加えたスタツク状
態にしてN+不純物を押込むスランピングを行
い、深さ190μ、不純物層の表面濃度が１×
1020／cm3以上のN+拡散層４を同図Ｅに示す如くを
得る。次にこれをフツ化水素酸溶液に４〜７日間
浸漬して、同図Ｆに示す如く基体１の表面のシリ
コン酸化膜３を除去する。このようにして裏面の
N+拡散層の深さが190μ、コレクタ領域となるN-
層の深さが60μ、基体１の厚さが250μの片面ケ
ミカルエツチング仕上げの基板を作つていた。し
かしながら、従来の半導体基板の製造方法には、
次の様な欠点があつた。
す如くまずＮ型の厚さ300μ、＃1000ラツプ
（Lap）仕上げの基体１を用意する。次に同図Ｂ
に示す如くこの基体１の両面側にN+型の不純物
を、例えばオキシ塩化リン（POCl3）を拡散源と
して1200℃の温度で３時間デポジシヨンとして、
深さ20μ、不純物層の表面濃度が４〜６×1021／
cm3のN+デポジシヨン層２を形成する。次に同図
Ｃに示す如く、基体１の片側のN+デポジシヨン
層２だけをケミカルエツチング液にて除去する。
その後、同図Ｄに示す如く、スチーム酸化により
基体１の周囲に厚さ２μ程度のシリコン酸化膜３
を形成した後、基体１を圧力を加えたスタツク状
態にしてN+不純物を押込むスランピングを行
い、深さ190μ、不純物層の表面濃度が１×
1020／cm3以上のN+拡散層４を同図Ｅに示す如くを
得る。次にこれをフツ化水素酸溶液に４〜７日間
浸漬して、同図Ｆに示す如く基体１の表面のシリ
コン酸化膜３を除去する。このようにして裏面の
N+拡散層の深さが190μ、コレクタ領域となるN-
層の深さが60μ、基体１の厚さが250μの片面ケ
ミカルエツチング仕上げの基板を作つていた。し
かしながら、従来の半導体基板の製造方法には、
次の様な欠点があつた。
裏面の高濃度のN+デポジシヨン層２のリン
が第４図に示す如く、基体１の反対主表面
（N-層）へ廻り込み、シリコン酸化膜３の弱い
部分をつきぬけて、N-表面に部分的なN+層４
ａを形成するためエミツタ開放コレクタ逆電流
（ＩCBO）不良が発生して、歩留低下の主要因と
なる。
が第４図に示す如く、基体１の反対主表面
（N-層）へ廻り込み、シリコン酸化膜３の弱い
部分をつきぬけて、N-表面に部分的なN+層４
ａを形成するためエミツタ開放コレクタ逆電流
（ＩCBO）不良が発生して、歩留低下の主要因と
なる。
窒素、酸素の混合雰囲気中で高温長時間の加
圧スタツク拡散をするため、拡散終了時に基体
１相互を分離するのに、非常に長時間（４日〜
７日）のフツ化水素酸中での浸漬が必要であ
り、製造時間短縮のさまたげとなる。また、基
体１同士の分離が容易でないため、基体分離工
程で基体の割れが生じる。
圧スタツク拡散をするため、拡散終了時に基体
１相互を分離するのに、非常に長時間（４日〜
７日）のフツ化水素酸中での浸漬が必要であ
り、製造時間短縮のさまたげとなる。また、基
体１同士の分離が容易でないため、基体分離工
程で基体の割れが生じる。
本発明は、かかる点に鑑みてなされたもので、
加圧したスタツク拡散でもフツ化水素酸中での浸
漬時間を短縮し、すみやかに基体相互を分離する
ことができ、基体の主表面へのリンの回り込み、
つきぬけによるエミツタ開放コレクタ逆電流（Ｉ
CBO）不良の発生はほとんど無い半導体基板の製
造方法を提供しようとするものである。
加圧したスタツク拡散でもフツ化水素酸中での浸
漬時間を短縮し、すみやかに基体相互を分離する
ことができ、基体の主表面へのリンの回り込み、
つきぬけによるエミツタ開放コレクタ逆電流（Ｉ
CBO）不良の発生はほとんど無い半導体基板の製
造方法を提供しようとするものである。
本発明では、シリコン単結晶基体に対するリン
マスク材料、すなわち、シリコン化合物薄膜とし
て、シリコン酸化膜、シリコン多結晶膜、シリコ
ン窒化膜から成る三層多重膜を用いる。本発明で
用いる三層多重膜は、多重膜の下層の１〜２μの
シリコン酸化膜、中間層の4000〜8000Åのシリコ
ン多結晶膜、上層の1000〜1500Åのシリコン窒化
膜の三重構造にする事によつて、同一膜厚のシリ
コン酸化膜に比べ大きなリンに対するマスク効果
が得られ、シリコンとシリコン窒化膜の熱膨張係
数の違いに起因して発生する応力歪をシリコン多
結晶膜により打消すことができ、クラツクの発生
を防止することができるものである。また、三層
多重膜の最上層としてシリコン窒化膜を形成する
ことで、高温長時間の加圧スタツク拡散後の基体
の相互分離を容易にすることができるものであ
る。
マスク材料、すなわち、シリコン化合物薄膜とし
て、シリコン酸化膜、シリコン多結晶膜、シリコ
ン窒化膜から成る三層多重膜を用いる。本発明で
用いる三層多重膜は、多重膜の下層の１〜２μの
シリコン酸化膜、中間層の4000〜8000Åのシリコ
ン多結晶膜、上層の1000〜1500Åのシリコン窒化
膜の三重構造にする事によつて、同一膜厚のシリ
コン酸化膜に比べ大きなリンに対するマスク効果
が得られ、シリコンとシリコン窒化膜の熱膨張係
数の違いに起因して発生する応力歪をシリコン多
結晶膜により打消すことができ、クラツクの発生
を防止することができるものである。また、三層
多重膜の最上層としてシリコン窒化膜を形成する
ことで、高温長時間の加圧スタツク拡散後の基体
の相互分離を容易にすることができるものであ
る。
以下本発明の実施例を図面を参照しながら説明
する。第２図Ａに示す如く、まず厚さ300μの
＃1000ラツプ（Lap）仕上げのＮ型基体５を用意
する。次に同図Ｂに示す如く、この基体５の両側
面にN+不純物を、例えばオキシ塩化リン
（POCl3）を拡散源として1200℃で３時間デポジシ
ヨンして、深さ20μ、不純物層の表面濃度が４〜
６×1021／cm3のN+デポジシヨン層６を形成する。
次に同図Ｃに示す如く、基体５の片側だけをケミ
カルエツチング液、例えばフツカ水素（HF）：
酢酸（HAC）：硝酸（HNO3）＝１：２：３の溶
液によつて、厚さ30μ程度除去する。次に同図Ｄ
に示す如く、これをスチーム雰囲気中にて1000℃
で４時間酸化して厚さ1.0〜1.2μのシリコン酸化
膜７を形成する。次に、モノシラン（SiH4）、ヘ
リウム（He）などのガス供給源を具備した気相
反応装置を使用して、前記シリコン酸化膜７上に
厚さ4000〜8000Åのシリコン多結晶膜８を被着す
る。次いで、供給ガスをアンモニア（HN4）、ジ
クロルシラン（SiH2Cl2）に切替えて、シリコン多
結晶膜８の上に厚さ1000〜1500Åのシリコン窒化
膜９を被着する。このようにして形成されたシリ
コン酸化膜７、シリコン多結晶膜８、シリコン窒
化膜９からなる三層多重膜１０は、リンに対する
拡散マスクであると同時に基体相互の接着防止膜
として働く。次に第３図に示す如く、三層多重膜
１０を形成した基体ウエハー１１を主表面同士を
向い合わせた加圧スタツク状態で、拡散ボート１
５のガイド板１４間に挿入し、酸化性雰回気中、
例えばチツ素（N2）：酸素（O2）＝３：１で1270
℃×250時間の処理条件でN+不純物の押込み（ス
ランピング）を行い深さ190μ、スランピング層
の表面濃度が１×1020／cm3以上のN+層１３を第２
図Ｅに示す如く得る。基板ウエハー１１同士は、
加圧スタツク拡散のため、密着しているが、従来
方法によるもののように堅固な接着はない。また
三層多重膜１０は、酸化性雰囲気中で熱処理して
いる為、三層全体がシリコン酸化膜１２に変化し
ており、第３図に示すスタツク基板２０をフツ化
水素酸溶液へ数十分浸漬すると簡単に基板ウエハ
ー１１同士の分離ができる。その結果、第２図Ｆ
に示す如く片面がエツチング仕上げされた半導体
基板２１を得ることができる。尚、三層多重膜１
０は、基体の両面に形成させるための主表面側の
マスクとなるとともに、裏面からのリンの飛び出
しを軽減するものである。因に、N+スランピン
グ時の裏面及び拡散炉からのN+不純物の飛び出
しによるN-表面へのN+不純物の入り込み状態を
示すパイプ密度と拡散時間の関係は、本発明によ
るもの（）と従来方法によるもの（）とでは
第５図から明らかな如く、本発明によるものでは
拡散時間の経過に関係なくパイプ密度はほぼ零で
あり、従来方法によるものに比べて遥かにすぐれ
ていることが判る。
する。第２図Ａに示す如く、まず厚さ300μの
＃1000ラツプ（Lap）仕上げのＮ型基体５を用意
する。次に同図Ｂに示す如く、この基体５の両側
面にN+不純物を、例えばオキシ塩化リン
（POCl3）を拡散源として1200℃で３時間デポジシ
ヨンして、深さ20μ、不純物層の表面濃度が４〜
６×1021／cm3のN+デポジシヨン層６を形成する。
次に同図Ｃに示す如く、基体５の片側だけをケミ
カルエツチング液、例えばフツカ水素（HF）：
酢酸（HAC）：硝酸（HNO3）＝１：２：３の溶
液によつて、厚さ30μ程度除去する。次に同図Ｄ
に示す如く、これをスチーム雰囲気中にて1000℃
で４時間酸化して厚さ1.0〜1.2μのシリコン酸化
膜７を形成する。次に、モノシラン（SiH4）、ヘ
リウム（He）などのガス供給源を具備した気相
反応装置を使用して、前記シリコン酸化膜７上に
厚さ4000〜8000Åのシリコン多結晶膜８を被着す
る。次いで、供給ガスをアンモニア（HN4）、ジ
クロルシラン（SiH2Cl2）に切替えて、シリコン多
結晶膜８の上に厚さ1000〜1500Åのシリコン窒化
膜９を被着する。このようにして形成されたシリ
コン酸化膜７、シリコン多結晶膜８、シリコン窒
化膜９からなる三層多重膜１０は、リンに対する
拡散マスクであると同時に基体相互の接着防止膜
として働く。次に第３図に示す如く、三層多重膜
１０を形成した基体ウエハー１１を主表面同士を
向い合わせた加圧スタツク状態で、拡散ボート１
５のガイド板１４間に挿入し、酸化性雰回気中、
例えばチツ素（N2）：酸素（O2）＝３：１で1270
℃×250時間の処理条件でN+不純物の押込み（ス
ランピング）を行い深さ190μ、スランピング層
の表面濃度が１×1020／cm3以上のN+層１３を第２
図Ｅに示す如く得る。基板ウエハー１１同士は、
加圧スタツク拡散のため、密着しているが、従来
方法によるもののように堅固な接着はない。また
三層多重膜１０は、酸化性雰囲気中で熱処理して
いる為、三層全体がシリコン酸化膜１２に変化し
ており、第３図に示すスタツク基板２０をフツ化
水素酸溶液へ数十分浸漬すると簡単に基板ウエハ
ー１１同士の分離ができる。その結果、第２図Ｆ
に示す如く片面がエツチング仕上げされた半導体
基板２１を得ることができる。尚、三層多重膜１
０は、基体の両面に形成させるための主表面側の
マスクとなるとともに、裏面からのリンの飛び出
しを軽減するものである。因に、N+スランピン
グ時の裏面及び拡散炉からのN+不純物の飛び出
しによるN-表面へのN+不純物の入り込み状態を
示すパイプ密度と拡散時間の関係は、本発明によ
るもの（）と従来方法によるもの（）とでは
第５図から明らかな如く、本発明によるものでは
拡散時間の経過に関係なくパイプ密度はほぼ零で
あり、従来方法によるものに比べて遥かにすぐれ
ていることが判る。
以上の説明した如く、本発明による半導体基板
の製造方法によれば、三層多重膜を設けることに
よつて片面の高濃度層の深い拡散が他面へ外部拡
散するのを防止し、且つ三層多重膜によつて加圧
スタツク拡散後の基板の分離を容易にしたので、
製造時間の短縮、基体割れを激減できる等顕著な
効果を有する。
の製造方法によれば、三層多重膜を設けることに
よつて片面の高濃度層の深い拡散が他面へ外部拡
散するのを防止し、且つ三層多重膜によつて加圧
スタツク拡散後の基板の分離を容易にしたので、
製造時間の短縮、基体割れを激減できる等顕著な
効果を有する。
第１図Ａ乃至同図Ｆは、従来の半導体基板の製
造工程を示す断面図、第２図Ａ乃至同図Ｆは、本
発明による半導体基板の製造工程を示す断面図、
第３図は、スタツク基板の正面図、第４図は、
N+スランピング時の裏面、拡散炉からのN+不純
物の飛び出し、N-表面へのN+不純物の入り込み
（パイプ）状態を示す説明図、第５図は、パイプ
密度と拡散時間の関係を示す特性図である。 ５…半導体基体、６…デポジシヨン層、７…シ
リコン酸化膜、８…シリコン多結晶膜、９…シリ
コン窒化膜、１０…三層多重膜、１１…基体ウエ
ハー、１４…ガイド板、１５…拡散ボート、２０
…スタツク基板、２１…半導体基板。
造工程を示す断面図、第２図Ａ乃至同図Ｆは、本
発明による半導体基板の製造工程を示す断面図、
第３図は、スタツク基板の正面図、第４図は、
N+スランピング時の裏面、拡散炉からのN+不純
物の飛び出し、N-表面へのN+不純物の入り込み
（パイプ）状態を示す説明図、第５図は、パイプ
密度と拡散時間の関係を示す特性図である。 ５…半導体基体、６…デポジシヨン層、７…シ
リコン酸化膜、８…シリコン多結晶膜、９…シリ
コン窒化膜、１０…三層多重膜、１１…基体ウエ
ハー、１４…ガイド板、１５…拡散ボート、２０
…スタツク基板、２１…半導体基板。
Claims (1)
- １ 半導体基板の片面に該半導体基板と同導電形
の高濃度不純物層を形成する工程と、前記半導体
基板の露出された表面及び前記高濃度不純物層の
表面にシリコン酸化膜、シリコン多結晶膜、シリ
コン窒化膜を順次積層する工程と、前記半導体基
板を加圧スタツク状態にして酸化雰囲気中で加熱
することにより前記半導体基板内に前記高濃度不
純物層を構成する不純物を導入してスランピング
層を形成すると共に、前記シリコン酸化膜、シリ
コン多結晶膜、シリコン窒化膜を一体に酸化して
酸化膜を形成する工程と、該酸化膜を除去する工
程とを具備することを特徴とする半導体基板の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55159933A JPS5784134A (en) | 1980-11-13 | 1980-11-13 | Manufacture of semiconductor substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55159933A JPS5784134A (en) | 1980-11-13 | 1980-11-13 | Manufacture of semiconductor substrate |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5784134A JPS5784134A (en) | 1982-05-26 |
| JPS6231815B2 true JPS6231815B2 (ja) | 1987-07-10 |
Family
ID=15704316
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55159933A Granted JPS5784134A (en) | 1980-11-13 | 1980-11-13 | Manufacture of semiconductor substrate |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5784134A (ja) |
-
1980
- 1980-11-13 JP JP55159933A patent/JPS5784134A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5784134A (en) | 1982-05-26 |
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