JPS6232502B2 - - Google Patents
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- Publication number
- JPS6232502B2 JPS6232502B2 JP57114423A JP11442382A JPS6232502B2 JP S6232502 B2 JPS6232502 B2 JP S6232502B2 JP 57114423 A JP57114423 A JP 57114423A JP 11442382 A JP11442382 A JP 11442382A JP S6232502 B2 JPS6232502 B2 JP S6232502B2
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- machine language
- dummy time
- dummy
- micro
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/223—Execution means for microinstructions irrespective of the microinstruction function, e.g. decoding of microinstructions and nanoinstructions; timing of microinstructions; programmable logic arrays; delays and fan-out problems
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- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
- Executing Machine-Instructions (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、マイクロプログラム制御方式のデー
タ処理装置において、機械語命令あるいは入出力
指令などの実行に要する時間を可変とすることが
出来るようにしたものである。
タ処理装置において、機械語命令あるいは入出力
指令などの実行に要する時間を可変とすることが
出来るようにしたものである。
プログラムを作成した場合、このプログラムを
計算機で実行させることにより、プログラムを検
証することは従来より行われている。しかし、プ
ログラムは検証の際に使用された計算機と同種の
計算機によつてのみ実行されるとは限らず、異種
の計算機にそのプログラムを実行させることも行
われているが、このような場合には内部の動作が
異なる場合がある。第１図および第２図は、異な
る中央処理装置、同一のチヤネル／入出力装置で
同一ソフトウエアを走行させた場合の動作例を示
すものである。第１図および第２図において
CPU1とCPU2は中央処理装置、CHはチヤネルＩ
は入出力装置、ＡとＢは機械語命令をそれぞれ
示している。SI命令を発行すると、入出力装置
側は入出力オペレーシヨンを実行する。中央処理
装置側ではSI命令を発行した後、次の機械語命
令Ａ，Ｂ……の実行を行う。入出力オペレーシヨ
ンが終了すると、入出力装置側は入出力オペレー
シヨンの終了を割込みで以つて中央処理装置に通
知する。第１図においては入出力割込みが機械語
命令Ｂの終了時点で行われており、第２図におい
ては機械語命令Ａの終了時に入出力割込みが行わ
れている。なお、CPU2の機械語命令の実行速度
はCPU1より遅いものとしている。したがつて、
同一のプログラムを機械語命令実行速度の異なる
計算機で実行させる場合には、そのプログラムが
異なる動作環境においても正常に動作するか否か
をチエツクする必要がある。しかし、プログラム
を異なる種々の実ハードウエアで実行させてプロ
グラムの正常性のテストを行うことは、テストの
負担を著しく増大させるという欠点がある。
計算機で実行させることにより、プログラムを検
証することは従来より行われている。しかし、プ
ログラムは検証の際に使用された計算機と同種の
計算機によつてのみ実行されるとは限らず、異種
の計算機にそのプログラムを実行させることも行
われているが、このような場合には内部の動作が
異なる場合がある。第１図および第２図は、異な
る中央処理装置、同一のチヤネル／入出力装置で
同一ソフトウエアを走行させた場合の動作例を示
すものである。第１図および第２図において
CPU1とCPU2は中央処理装置、CHはチヤネルＩ
は入出力装置、ＡとＢは機械語命令をそれぞれ
示している。SI命令を発行すると、入出力装置
側は入出力オペレーシヨンを実行する。中央処理
装置側ではSI命令を発行した後、次の機械語命
令Ａ，Ｂ……の実行を行う。入出力オペレーシヨ
ンが終了すると、入出力装置側は入出力オペレー
シヨンの終了を割込みで以つて中央処理装置に通
知する。第１図においては入出力割込みが機械語
命令Ｂの終了時点で行われており、第２図におい
ては機械語命令Ａの終了時に入出力割込みが行わ
れている。なお、CPU2の機械語命令の実行速度
はCPU1より遅いものとしている。したがつて、
同一のプログラムを機械語命令実行速度の異なる
計算機で実行させる場合には、そのプログラムが
異なる動作環境においても正常に動作するか否か
をチエツクする必要がある。しかし、プログラム
を異なる種々の実ハードウエアで実行させてプロ
グラムの正常性のテストを行うことは、テストの
負担を著しく増大させるという欠点がある。
本発明は、上記の考察に基づくものであつて、
同一のハードウエアを用いて機械語命令の見掛け
上の実行速度を可変にできるようにしたデータ処
理装置を提供することを目的としている。
同一のハードウエアを用いて機械語命令の見掛け
上の実行速度を可変にできるようにしたデータ処
理装置を提供することを目的としている。
そしてそのため、本発明のデータ処理装置は、
機械語命令をマイクロプログラムによつて実行す
るマイクロプログラム制御方式のデータ処理装置
において、 複数の機械語命令を格納する主記憶９と 制御記憶１と、 ダミー・タイム設定部６と を具備し、 且つ制御記憶１の中に、機械語命令の種類によ
つて定まる固有の処理を行うための命令固有のマ
イクロ命令列と、全ての機械語命令を実行する際
に共通に使用される共通マイクロ命令列とを格納
すると共に、ダミー・タイム挿入用マイクロ命令
列を命令固有のマイクロ命令列又は共通マイクロ
命令列に付加された形で格納し、 ダミー・タイム挿入用マイクロ命令列の実行に
より、ダミー・タイム設定部６がダミー・タイム
の挿入を指定しているか否かを調べ、指定してい
る場合にはダミー・タイムを挿入する ことを特徴とするものである。
機械語命令をマイクロプログラムによつて実行す
るマイクロプログラム制御方式のデータ処理装置
において、 複数の機械語命令を格納する主記憶９と 制御記憶１と、 ダミー・タイム設定部６と を具備し、 且つ制御記憶１の中に、機械語命令の種類によ
つて定まる固有の処理を行うための命令固有のマ
イクロ命令列と、全ての機械語命令を実行する際
に共通に使用される共通マイクロ命令列とを格納
すると共に、ダミー・タイム挿入用マイクロ命令
列を命令固有のマイクロ命令列又は共通マイクロ
命令列に付加された形で格納し、 ダミー・タイム挿入用マイクロ命令列の実行に
より、ダミー・タイム設定部６がダミー・タイム
の挿入を指定しているか否かを調べ、指定してい
る場合にはダミー・タイムを挿入する ことを特徴とするものである。
以下、本発明を図面を参照しつつ説明する。第
３図は本発明の原理を説明する図、第４図は本発
明を実施するための中央処理装置のハードウエア
の１実施例を示す図、第５図はLH（Load
Halfword）命令およびSH（Store Halfword）命
令を説明する図第６図は本発明を実施するための
マイクロ命令列の１例を示すものである。
３図は本発明の原理を説明する図、第４図は本発
明を実施するための中央処理装置のハードウエア
の１実施例を示す図、第５図はLH（Load
Halfword）命令およびSH（Store Halfword）命
令を説明する図第６図は本発明を実施するための
マイクロ命令列の１例を示すものである。
第１図は本発明の概要を示す図である。第１図
において、CPU１′は中央処理装置を示してい
る。第１図の実施例は１つの機械語命令の実行後
にダミー時間を挿入し、ダミー時間経過後に次の
機械語命令Ｂの実行を開始できるようにしたもの
である。ダミー時間を挿入したり、挿入しなかつ
たりすることにより、機械語命令の見掛け上の実
行速度を可変にすることが出来る。
において、CPU１′は中央処理装置を示してい
る。第１図の実施例は１つの機械語命令の実行後
にダミー時間を挿入し、ダミー時間経過後に次の
機械語命令Ｂの実行を開始できるようにしたもの
である。ダミー時間を挿入したり、挿入しなかつ
たりすることにより、機械語命令の見掛け上の実
行速度を可変にすることが出来る。
第４図は本発明の中央処理装置のハードウエア
構成の１例を示す図である。第４図において、１
は制御記憶（以下、CSという）、２はCS制御
部、３はプロセツサ制御部、４は演算部、５はワ
ーク・レジスタ、６はダミー・タイム設定部、７
はPSWレジスタ、８は汎用レジスタ群、９は主
記憶１０は機械語命令、１１はμ（マイクロ）命
令群をそれぞれ示している。
構成の１例を示す図である。第４図において、１
は制御記憶（以下、CSという）、２はCS制御
部、３はプロセツサ制御部、４は演算部、５はワ
ーク・レジスタ、６はダミー・タイム設定部、７
はPSWレジスタ、８は汎用レジスタ群、９は主
記憶１０は機械語命令、１１はμ（マイクロ）命
令群をそれぞれ示している。
CS１には複数のμ命令群が格納されている。
CS制御部２は、CSアドレスの更新や読出しの制
御などを行うものである。プロセツサ制御部３
は、CS１から読出されたマイクロ命令に基づい
て計算機の各部を制御するものである。演算部４
はプロセツサ制御部３からの指令にしたがつて、
ワーク・レジスタ５内の演算数を演算するもので
ある。ワーク・レジスタ５には、ダミー・タイム
設定部６、PSWレジスタ７、汎用レジスタ８お
よび主記憶９のデータがセツトされる。ダミー・
タイム設定部６には、ダミー・タイム挿入の有無
を示す情報が格納される。この格納動作は、初期
マイクロプログラム・ローデイング時に行われ
る。PSWレジスタ７には、次の命令実行番地情
報を含む種々の制御情報が格納されている。
CS制御部２は、CSアドレスの更新や読出しの制
御などを行うものである。プロセツサ制御部３
は、CS１から読出されたマイクロ命令に基づい
て計算機の各部を制御するものである。演算部４
はプロセツサ制御部３からの指令にしたがつて、
ワーク・レジスタ５内の演算数を演算するもので
ある。ワーク・レジスタ５には、ダミー・タイム
設定部６、PSWレジスタ７、汎用レジスタ８お
よび主記憶９のデータがセツトされる。ダミー・
タイム設定部６には、ダミー・タイム挿入の有無
を示す情報が格納される。この格納動作は、初期
マイクロプログラム・ローデイング時に行われ
る。PSWレジスタ７には、次の命令実行番地情
報を含む種々の制御情報が格納されている。
第５図はLH命令およびSH命令を説明するもの
である。これらの命令は機械語命令である。LH
命令は、第２オペランド部の内容で指定された主
記憶９上のデータを第１オペランド部の内容で指
定される汎用レジスタにセツトするためのもので
ある。この場合、汎用レジスタの上位側の16ビツ
トはオール「０」とされる。SH命令は、第１オ
ペランド部の内容で指定される汎用レジスタの下
位16ビツトを第２オペランド部の内容で指定され
る主記憶９の記憶場所に格納するためのものであ
る。
である。これらの命令は機械語命令である。LH
命令は、第２オペランド部の内容で指定された主
記憶９上のデータを第１オペランド部の内容で指
定される汎用レジスタにセツトするためのもので
ある。この場合、汎用レジスタの上位側の16ビツ
トはオール「０」とされる。SH命令は、第１オ
ペランド部の内容で指定される汎用レジスタの下
位16ビツトを第２オペランド部の内容で指定され
る主記憶９の記憶場所に格納するためのものであ
る。
第６図は本発明を実施するためのマイクロ命令
列の１例を示すものである。なお、この例はLH
命令を実行する場合を例としている。
列の１例を示すものである。なお、この例はLH
命令を実行する場合を例としている。
MS READμ命令を実行し、OPコードを主
記憶９からフエツチし、ワーク・レジスタ５に
セツトする。
記憶９からフエツチし、ワーク・レジスタ５に
セツトする。
OPコード分岐μ命令を実行し、ワーク・レ
ジスタ５の内容に従つて分岐する。
ジスタ５の内容に従つて分岐する。
MS READμ命令を実行し、LH命令の第２
オペランド部の内容を主記憶９から読出してワ
ーク・レジスタ５にセツトする。
オペランド部の内容を主記憶９から読出してワ
ーク・レジスタ５にセツトする。
アドレス計算μ命令を実行し、第２オペラン
ド・アドレスの計算を行う。
ド・アドレスの計算を行う。
MS READμ命令を実行し、主記憶９から第
２オペランド・データを読出し、ワーク・レジ
スタ５にセツトする。
２オペランド・データを読出し、ワーク・レジ
スタ５にセツトする。
MS READμ命令を実行し、LH命令の第１
オペランド部の内容（汎用レジスタのアドレ
ス）を読出し、これをワーク・レジスタ５にセ
ツトする。
オペランド部の内容（汎用レジスタのアドレ
ス）を読出し、これをワーク・レジスタ５にセ
ツトする。
GR WRITEμ命令を実行し、ワーク・レジ
スタ５内の第２オペランド・データを汎用レジ
スタにセツトする。
スタ５内の第２オペランド・データを汎用レジ
スタにセツトする。
DUMMY REG READμ命令を実行し、ダミ
ー・タイム設定部６からデータを読出す。
ー・タイム設定部６からデータを読出す。
ダミー・タイム挿入の有無を調べ、Yesの場
合にはの処理を行い、No.の場合にはの処理
を行う。
合にはの処理を行い、No.の場合にはの処理
を行う。
命令フエツチ部に分岐する。
無操作μ命令を行う。
〓
無操作μ命令を行い、次にの処理を行う。
なお、、の処理は、全ての機械語命令を実
行する際に共通に実行される処理であり、な
いしの処理はLH命令に固有の処理である。
なお、、の処理は、全ての機械語命令を実
行する際に共通に実行される処理であり、な
いしの処理はLH命令に固有の処理である。
第６図の実施例では機械語命令の終了時にダミ
ー・タイム挿入の指示があるか、否かをμ命令で
読取り、挿入指示がある場合には無操作命令を実
行しているが、この代りに専用のμ命令を実行
し、ダミー設定がある場合には一定時間の遅延を
取つたのち次のμ命令をフエツチするようにハー
ドウエアを構成してもよい。第６図のようにダミ
ー・タイムのチエツクを挿入すれば各機械語命令
ごとの実行時間を変えることが出来るし、また、
の処理の直前に、、、の処理を挿入すれ
ば全体的に実行時間を代えることが出来る。、
、の処理のうちダミー判断部分を毎回実行す
ると通常時に性能が低下するので、初期マイクロ
プログラムの格納時にダミー挿入の必要性がある
か否かを調べ、必要性ありの場合には、の処理
を行うためのマイクロ命令を格納し、必要性なし
の場合にはの処理を行うためのマイクロ命令を
格納せず、CS1上でのマイクロ命令の次のの
処理を行うためのマイクロ命令が位置するように
しても良い。
ー・タイム挿入の指示があるか、否かをμ命令で
読取り、挿入指示がある場合には無操作命令を実
行しているが、この代りに専用のμ命令を実行
し、ダミー設定がある場合には一定時間の遅延を
取つたのち次のμ命令をフエツチするようにハー
ドウエアを構成してもよい。第６図のようにダミ
ー・タイムのチエツクを挿入すれば各機械語命令
ごとの実行時間を変えることが出来るし、また、
の処理の直前に、、、の処理を挿入すれ
ば全体的に実行時間を代えることが出来る。、
、の処理のうちダミー判断部分を毎回実行す
ると通常時に性能が低下するので、初期マイクロ
プログラムの格納時にダミー挿入の必要性がある
か否かを調べ、必要性ありの場合には、の処理
を行うためのマイクロ命令を格納し、必要性なし
の場合にはの処理を行うためのマイクロ命令を
格納せず、CS1上でのマイクロ命令の次のの
処理を行うためのマイクロ命令が位置するように
しても良い。
以上の説明から明らかなように、本発明によれ
ば、機械語命令の見掛上の実行速度を可変とする
ことが出来る。
ば、機械語命令の見掛上の実行速度を可変とする
ことが出来る。
第１図および第２図は異なる中央処理装置、同
一のチヤネル／入出力装置で同一のソフトウエア
を走行させた場合の動作例を示す図、第３図は本
発明の原理を説明する図、第４図は本発明を実施
するための中央処理装置のハードウエアの１実施
例を示す図、第５図はLH（Load Halfword）命
令およびSH（Store Halfword）命令を説明する
図、第６図は本発明を実施するためのマイクロ命
令列の１例を示すものである。 １……制御記憶（以下、CSという）、２……
CS制御部、３……プロセツサ制御部、４……演
算部、５……ワーク・レジスタ、６……ダミー・
タイム設定部、７……PSWレジスタ、８……汎
用レジスタ群、９……主記憶、１０……機械語命
令、１１……μ（マイクロ）命令群。
一のチヤネル／入出力装置で同一のソフトウエア
を走行させた場合の動作例を示す図、第３図は本
発明の原理を説明する図、第４図は本発明を実施
するための中央処理装置のハードウエアの１実施
例を示す図、第５図はLH（Load Halfword）命
令およびSH（Store Halfword）命令を説明する
図、第６図は本発明を実施するためのマイクロ命
令列の１例を示すものである。 １……制御記憶（以下、CSという）、２……
CS制御部、３……プロセツサ制御部、４……演
算部、５……ワーク・レジスタ、６……ダミー・
タイム設定部、７……PSWレジスタ、８……汎
用レジスタ群、９……主記憶、１０……機械語命
令、１１……μ（マイクロ）命令群。
Claims (1)
- 【特許請求の範囲】 １ 機械語命令をマイクロプログラムによつて実
行するマイクロプロラム制御方式のデータ処理装
置において、 複数の機械語命令を格納する主記憶９と 制御記憶１と、 ダミー・タイム設定部６と を具備し、 且つ制御記憶１の中に、機械語命令の種類によ
つて定まる固有の処理を行うための命令固有のマ
イクロ命令列と、全ての機械語命令を実行する際
に共通に使用される共通マイクロ命令列とを格納
すると共に、ダミー・タイム挿入用マイクロ命令
列を命令固有のマイクロ命令列又は共通マイクロ
命令列に付加された形で格納し、 ダミー・タイム挿入用マイクロ命令列の実行に
より、ダミー・タイム設定部６がダミー・タイム
の挿入を指定しているか否かを調べ、指定してい
る場合にはダミー・タイムを挿入する ことを特徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57114423A JPS595354A (ja) | 1982-06-30 | 1982-06-30 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57114423A JPS595354A (ja) | 1982-06-30 | 1982-06-30 | デ−タ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS595354A JPS595354A (ja) | 1984-01-12 |
| JPS6232502B2 true JPS6232502B2 (ja) | 1987-07-15 |
Family
ID=14637338
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57114423A Granted JPS595354A (ja) | 1982-06-30 | 1982-06-30 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS595354A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11207034A (ja) * | 1997-11-20 | 1999-08-03 | Nintendo Co Ltd | 異なる種類のゲーム機間でバックアップデータを利用して プレイ可能なゲームシステム |
| US7426629B2 (en) | 2002-12-12 | 2008-09-16 | Arm Limited | Processing activity masking in a data processing system |
| JP2015135538A (ja) * | 2014-01-16 | 2015-07-27 | 三菱電機株式会社 | プロセッサ |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5631141A (en) * | 1979-08-22 | 1981-03-28 | Nec Corp | Information processor |
-
1982
- 1982-06-30 JP JP57114423A patent/JPS595354A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS595354A (ja) | 1984-01-12 |
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