JPS6232819B2 - - Google Patents
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- Publication number
- JPS6232819B2 JPS6232819B2 JP56039178A JP3917881A JPS6232819B2 JP S6232819 B2 JPS6232819 B2 JP S6232819B2 JP 56039178 A JP56039178 A JP 56039178A JP 3917881 A JP3917881 A JP 3917881A JP S6232819 B2 JPS6232819 B2 JP S6232819B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- storage device
- track
- cache memory
- staging
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0866—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches for peripheral storage systems, e.g. disk cache
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】
本発明は、記憶装置制御システム、特に記憶装
置に対してリード／ライトする処理を軽減すべく
デイスク・キヤツシユ・メモリをもうけてなる記
憶装置制御システムにおいて、上記デイスク・キ
ヤツシユ・メモリにアクセスしてヒツトしなかつ
た場合に行なわれるステージング処理の発生頻度
が非所望に大きいトラツクあるいはトラツク・グ
ループについて、それ以上のステージング処理発
生を抑制せしめ、ステージング処理にともなう処
理遅延をなくするようにした記憶装置制御システ
ムに関するものである。
置に対してリード／ライトする処理を軽減すべく
デイスク・キヤツシユ・メモリをもうけてなる記
憶装置制御システムにおいて、上記デイスク・キ
ヤツシユ・メモリにアクセスしてヒツトしなかつ
た場合に行なわれるステージング処理の発生頻度
が非所望に大きいトラツクあるいはトラツク・グ
ループについて、それ以上のステージング処理発
生を抑制せしめ、ステージング処理にともなう処
理遅延をなくするようにした記憶装置制御システ
ムに関するものである。
記憶装置をリード／ライトするに当つては、例
えばRAMに対するリード／ライトにくらべて処
理時間が大となる。この点に着目して、上記直接
アクセス記憶装置の内容をトラツク単位でステー
ジングせしめて保持し、アクセスに当つては所望
のデータが保持されていればそれをアクセスする
ようにしたデイスク・キヤツシユ・メモリを用い
ることが考慮されている。この方式は、所望のデ
ータがデイスク・キヤツシユ・メモリ上に存在し
ている即ちヒツトした場合にはきわめて有効な手
段である。しかし、ヒツトしなかつた場合には、
上記所望のデータを上位装置に転送すると共に当
該データを含むトラツクの肉容をデイスク・キヤ
ツシユ・メモリ上にステージングする処理が必要
である。このために、デイスク・キヤツシユ・メ
モリが存在しないシステムの場合には、上記所望
のデータを上位装置に転送するだけで入出力制御
装置（デイスク・コントローラ）の処理が解放さ
れていたのにくらべて、１トラツク分をデイス
ク・キヤツシユ・メモリ上にステージングするま
で解放されないという逆効果をもつこととなる。
えばRAMに対するリード／ライトにくらべて処
理時間が大となる。この点に着目して、上記直接
アクセス記憶装置の内容をトラツク単位でステー
ジングせしめて保持し、アクセスに当つては所望
のデータが保持されていればそれをアクセスする
ようにしたデイスク・キヤツシユ・メモリを用い
ることが考慮されている。この方式は、所望のデ
ータがデイスク・キヤツシユ・メモリ上に存在し
ている即ちヒツトした場合にはきわめて有効な手
段である。しかし、ヒツトしなかつた場合には、
上記所望のデータを上位装置に転送すると共に当
該データを含むトラツクの肉容をデイスク・キヤ
ツシユ・メモリ上にステージングする処理が必要
である。このために、デイスク・キヤツシユ・メ
モリが存在しないシステムの場合には、上記所望
のデータを上位装置に転送するだけで入出力制御
装置（デイスク・コントローラ）の処理が解放さ
れていたのにくらべて、１トラツク分をデイス
ク・キヤツシユ・メモリ上にステージングするま
で解放されないという逆効果をもつこととなる。
この点をさけるために、上記ヒツト率を向上す
るよう、処理態様にあわせて予めチユーニングす
ることが行なわれるが、それのみでは必らずしも
十分ではなく、上記ステージング処理が非所望に
増大することが生じる。
るよう、処理態様にあわせて予めチユーニングす
ることが行なわれるが、それのみでは必らずしも
十分ではなく、上記ステージング処理が非所望に
増大することが生じる。
本発明は、この点を解決することを目的として
おり、非所望に多くの回数分のステージング処理
が行なわれたトラツクあるいはトラツク群につい
て、所定の期間新らたにステージング処理を行な
わないようにし、上記逆効果の発生を可能な限り
抑圧するようにすることを目的としている。そし
てそのために、本発明の記憶装置制御システム
は、主記憶装置と補助記憶装置との間にキヤツシ
ユ・メモリを備え、上記主記憶装置へのデータ転
送の要求に応答して、要求されたデータが該キヤ
ツシユ・メモリ内に存在するときキヤツシユ・メ
モリと主記憶装置の間のみのデータ転送を実行
し、当該データが上記キヤツシユ・メモリ内に存
在しないときには該データが含まれ所定情報量を
有した一連のデータ群よりなるトラツク・データ
を上記補助記憶装置からキヤツシユ・メモリへ格
納させるステージング処理と主記憶装置への該ト
ラツク・データ中のデータの転送処理との両者を
実行するようにした記憶装置制御システムにおい
て、上記補助記憶装置上の１つまたは複数のトラ
ツク・データを１つの組としたトラツク・グルー
プに対応して、当該トラツク・グループに属する
トラツク・データの上記ステージング処理回数を
カウントするステージング回数保持手段と、可変
もしくは固定の適当な時間間隔を設定する計時手
段とを設け、該設定された時間間隔内で上記ステ
ージング回数保持持手段の内容が予め定められた
上限値を超えるときに、上記データがキヤツシ
ユ・メモリ内に存在しない場合の処理動作とし
て、当該トラツク・グループに属するトラツク・
データのステージング処理に関する処理を上記計
時手段か新たに時間間隔を設定するまで禁止する
ようにしたことを特徴としている。以下図面を参
照しつつ説明する。
おり、非所望に多くの回数分のステージング処理
が行なわれたトラツクあるいはトラツク群につい
て、所定の期間新らたにステージング処理を行な
わないようにし、上記逆効果の発生を可能な限り
抑圧するようにすることを目的としている。そし
てそのために、本発明の記憶装置制御システム
は、主記憶装置と補助記憶装置との間にキヤツシ
ユ・メモリを備え、上記主記憶装置へのデータ転
送の要求に応答して、要求されたデータが該キヤ
ツシユ・メモリ内に存在するときキヤツシユ・メ
モリと主記憶装置の間のみのデータ転送を実行
し、当該データが上記キヤツシユ・メモリ内に存
在しないときには該データが含まれ所定情報量を
有した一連のデータ群よりなるトラツク・データ
を上記補助記憶装置からキヤツシユ・メモリへ格
納させるステージング処理と主記憶装置への該ト
ラツク・データ中のデータの転送処理との両者を
実行するようにした記憶装置制御システムにおい
て、上記補助記憶装置上の１つまたは複数のトラ
ツク・データを１つの組としたトラツク・グルー
プに対応して、当該トラツク・グループに属する
トラツク・データの上記ステージング処理回数を
カウントするステージング回数保持手段と、可変
もしくは固定の適当な時間間隔を設定する計時手
段とを設け、該設定された時間間隔内で上記ステ
ージング回数保持持手段の内容が予め定められた
上限値を超えるときに、上記データがキヤツシ
ユ・メモリ内に存在しない場合の処理動作とし
て、当該トラツク・グループに属するトラツク・
データのステージング処理に関する処理を上記計
時手段か新たに時間間隔を設定するまで禁止する
ようにしたことを特徴としている。以下図面を参
照しつつ説明する。
第１図は本発明の一実施例構成、第２図は本発
明に用いる入出力制御装置の一実施例についての
要部構成を示す。
明に用いる入出力制御装置の一実施例についての
要部構成を示す。
第１図において、１−０，１−１は夫々デイス
ク・コントローラであつて本発明にいう入出力制
御装置に対応するもの、２はデイスク・キヤツシ
ユ・メモリ、３はデイスク・キヤツシユ・コント
ローラ、４はクロス・コール・アダプタであつて
後述する記憶装置（デイスク・メモリ）に対して
複数系統からアクセスできるようにしたもの、５
−０，５−１は夫々デイスク・メモリであつて直
接アクセス記憶装置に対応するものを表わしてい
る。
ク・コントローラであつて本発明にいう入出力制
御装置に対応するもの、２はデイスク・キヤツシ
ユ・メモリ、３はデイスク・キヤツシユ・コント
ローラ、４はクロス・コール・アダプタであつて
後述する記憶装置（デイスク・メモリ）に対して
複数系統からアクセスできるようにしたもの、５
−０，５−１は夫々デイスク・メモリであつて直
接アクセス記憶装置に対応するものを表わしてい
る。
デイスク・キヤツシユ・メモリ２は、デイス
ク・キヤツシユ・コントローラ３によつてリー
ド／ライトされるよう構成され、例えば数10トラ
ツクないし数100トラツク分のデータを、デイス
ク・メモリ５−０や５−１から転送されて保持し
ている。そして、上位装置からのアクセスに対応
して、例えばデイスク・コントローラ１−０は、
所望のデータがデイスク・キヤツシユ・メモリ２
上に存在しているか否かを調べ、ヒツトした場合
にはデイスク・メモリ５−０や５−１をアクセス
する代わりにデイスク・キヤツシユ・メモリ２を
アクセスするようにする。またヒツトしなかつた
場合には、デイスク・メモリ５−０または５−１
をアクセスして所望のデータ（例えば数バイト）
を上位装置に転送し、かつ当該所望のデータを含
む１トラツク分のデータをデイスク・キヤツシ
ユ・メモリ２上にステージングし、以後のアクセ
スにおいてヒツトされ易くするように対処する。
ク・キヤツシユ・コントローラ３によつてリー
ド／ライトされるよう構成され、例えば数10トラ
ツクないし数100トラツク分のデータを、デイス
ク・メモリ５−０や５−１から転送されて保持し
ている。そして、上位装置からのアクセスに対応
して、例えばデイスク・コントローラ１−０は、
所望のデータがデイスク・キヤツシユ・メモリ２
上に存在しているか否かを調べ、ヒツトした場合
にはデイスク・メモリ５−０や５−１をアクセス
する代わりにデイスク・キヤツシユ・メモリ２を
アクセスするようにする。またヒツトしなかつた
場合には、デイスク・メモリ５−０または５−１
をアクセスして所望のデータ（例えば数バイト）
を上位装置に転送し、かつ当該所望のデータを含
む１トラツク分のデータをデイスク・キヤツシ
ユ・メモリ２上にステージングし、以後のアクセ
スにおいてヒツトされ易くするように対処する。
しかし、上記ステージングの処理は、デイス
ク・メモリ５−０や５−１側の都合などから１ト
ラツク分を単位として行なわれることとなり、本
願明細書冒頭に述べた如く、デイスク・キヤツシ
ユ・メモリ２をもうけたことに伴なう逆効果を生
むこととなる。
ク・メモリ５−０や５−１側の都合などから１ト
ラツク分を単位として行なわれることとなり、本
願明細書冒頭に述べた如く、デイスク・キヤツシ
ユ・メモリ２をもうけたことに伴なう逆効果を生
むこととなる。
第２図は、この点を解決しようとした本発明に
用いる入出力制御装置の一実施例についての要部
構成を示す。図中の符号１−０は第１図に対応
し、６はデイスク・コントローラ１−０を制御す
るストアド・プログラム制御の制御部であつて要
部処理を表わすフローチヤートをもつて代表せし
めたもの、７はループ・カウンタであつて当該デ
イスク・コントローラ１−０の処理が空き状態に
あるときカウント・アツプされる本発明にいう計
時装置に対応するもの、８はステージング回数保
持部であつて１つまたは複数個のトラツクに対応
するトラツク・グループに対応して当該グループ
に属するトラツクがステージングされた回数
（ｉ）をカウントするものを表わしている。
用いる入出力制御装置の一実施例についての要部
構成を示す。図中の符号１−０は第１図に対応
し、６はデイスク・コントローラ１−０を制御す
るストアド・プログラム制御の制御部であつて要
部処理を表わすフローチヤートをもつて代表せし
めたもの、７はループ・カウンタであつて当該デ
イスク・コントローラ１−０の処理が空き状態に
あるときカウント・アツプされる本発明にいう計
時装置に対応するもの、８はステージング回数保
持部であつて１つまたは複数個のトラツクに対応
するトラツク・グループに対応して当該グループ
に属するトラツクがステージングされた回数
（ｉ）をカウントするものを表わしている。
図示制御部６として示される如く、デイスク・
コントローラ１−０に対するアクセス要求が存在
しない場合に限ぎつてループ・カウンタ７は図示
ルートを通つて所定の単位時間毎に＋１されて
ゆく。そしてループ・カウンタ７の内容がオー
バ・フローを生じたとき、ステージング回数保持
部８における各グループ対応のステージ・カウン
タの内容（ｉ）をリセツトする。
コントローラ１−０に対するアクセス要求が存在
しない場合に限ぎつてループ・カウンタ７は図示
ルートを通つて所定の単位時間毎に＋１されて
ゆく。そしてループ・カウンタ７の内容がオー
バ・フローを生じたとき、ステージング回数保持
部８における各グループ対応のステージ・カウン
タの内容（ｉ）をリセツトする。
一方、アクセス要求が生じて、デイスク・キヤ
ツシユ・メモリ２をアクセスしてヒツトした場合
図示ルートを通つてデイスク・キヤツシユ・メ
モリ２から所望のデータを上位装置に転送し、デ
イスク・キヤツシユ・メモリ２の存在意義を発揮
する。上記アクセス要求に対応してヒツトしなか
つた場合、当該所望のデータを含むトラツクが属
するトラツク・グループについて、ステージング
回数保持部８の内容が調べられる。もしも当該ト
ラツク・グループについてのステージング・カウ
ンタの内容（ｉ）が上限値に達していない場合に
は、図示ルートを通つて、ステージング・カウ
ンタの内容を＋１し、その上でデイスク・メモリ
５−０または５−１がアクセスされて所望のデー
タを上位装置に転送すると共に所望のデータを含
む１トラツク分の内容をデイスク・キヤツシユ・
メモリ２上にステージングする（このとき必要に
応じてLRUアルゴリズムなどによるロール・イ
ン／ロール・アウトが行なわれるが、本発明と直
接関連をもたないので省略する）。
ツシユ・メモリ２をアクセスしてヒツトした場合
図示ルートを通つてデイスク・キヤツシユ・メ
モリ２から所望のデータを上位装置に転送し、デ
イスク・キヤツシユ・メモリ２の存在意義を発揮
する。上記アクセス要求に対応してヒツトしなか
つた場合、当該所望のデータを含むトラツクが属
するトラツク・グループについて、ステージング
回数保持部８の内容が調べられる。もしも当該ト
ラツク・グループについてのステージング・カウ
ンタの内容（ｉ）が上限値に達していない場合に
は、図示ルートを通つて、ステージング・カウ
ンタの内容を＋１し、その上でデイスク・メモリ
５−０または５−１がアクセスされて所望のデー
タを上位装置に転送すると共に所望のデータを含
む１トラツク分の内容をデイスク・キヤツシユ・
メモリ２上にステージングする（このとき必要に
応じてLRUアルゴリズムなどによるロール・イ
ン／ロール・アウトが行なわれるが、本発明と直
接関連をもたないので省略する）。
上記ヒツトしなかつた場合に上記ステージン
グ・カウンタの内容（ｉ）が調べられ、上限値に
達していた場合には、図示ルートを通つて、デ
イスク・メモリ５−０または５−１がアクセスさ
れ、所望のデータを上位装置に転送するのみで上
記ステージングの処理は行なわれないようにされ
る。このルートの場合は、言うまでもなく、デ
イスク・キヤツシユ・メモリ２が存在していない
システムに対するアクセス処理と対応している。
上記ステージング処理を行なわなかつたとして
も、デイスク・キヤツシユ・メモリ２上に存在す
る当該グループに属する他のトラツクについてア
クセスがあればヒツトとなつて処理速度が大きく
増大するが、再び上記ヒツトとならなかつたトラ
ツクがアクセスされる場合には、再び図示ルート
を通ることとなる。しかし、処理速度は、デイ
スク・キヤツシユ・メモリ２が存在しないシステ
ムの場合と実質的に同じである。
グ・カウンタの内容（ｉ）が調べられ、上限値に
達していた場合には、図示ルートを通つて、デ
イスク・メモリ５−０または５−１がアクセスさ
れ、所望のデータを上位装置に転送するのみで上
記ステージングの処理は行なわれないようにされ
る。このルートの場合は、言うまでもなく、デ
イスク・キヤツシユ・メモリ２が存在していない
システムに対するアクセス処理と対応している。
上記ステージング処理を行なわなかつたとして
も、デイスク・キヤツシユ・メモリ２上に存在す
る当該グループに属する他のトラツクについてア
クセスがあればヒツトとなつて処理速度が大きく
増大するが、再び上記ヒツトとならなかつたトラ
ツクがアクセスされる場合には、再び図示ルート
を通ることとなる。しかし、処理速度は、デイ
スク・キヤツシユ・メモリ２が存在しないシステ
ムの場合と実質的に同じである。
アクセス要求に応じて、ステージング回数保持
部８の内容は一般に上述の如く更新される。そし
て、場合によつては、或るトラツク・グループに
ついてステージング・カウンタの内容（ｉ）が上
限値に達することがあり、当該トラツク・グルー
プについては新らたにステージングされることは
ない。しかし、所定の時間を経過してループ・カ
ウンタ７の内容がオーバ・フローする時点におい
て、ステージング回数保持部８のステージング・
カウンタの内容（ｉ）は一斉に御破算される形と
なるので、ステージング処理が中止されるのは、
或る期間内に限られる。ただ、図示実施例の場合
には、デイスク・コントローラが空き状態になる
頻度が少ない場合には、一旦ステージングが中止
されたグループ即ち正しくチユーニングが行なわ
れていないグループについては比較的長期間ステ
ージングが中止されたままとなり、所期の効果が
大きく発揮される形となる。また空き状態となる
頻度が大きい場合には、ステージングを行なうこ
とによる逆効果の影響が少なく、より速くステー
ジング中止が解除されて、デイスク・キヤツシ
ユ・メモリ２によるヒツト率が大となる。
部８の内容は一般に上述の如く更新される。そし
て、場合によつては、或るトラツク・グループに
ついてステージング・カウンタの内容（ｉ）が上
限値に達することがあり、当該トラツク・グルー
プについては新らたにステージングされることは
ない。しかし、所定の時間を経過してループ・カ
ウンタ７の内容がオーバ・フローする時点におい
て、ステージング回数保持部８のステージング・
カウンタの内容（ｉ）は一斉に御破算される形と
なるので、ステージング処理が中止されるのは、
或る期間内に限られる。ただ、図示実施例の場合
には、デイスク・コントローラが空き状態になる
頻度が少ない場合には、一旦ステージングが中止
されたグループ即ち正しくチユーニングが行なわ
れていないグループについては比較的長期間ステ
ージングが中止されたままとなり、所期の効果が
大きく発揮される形となる。また空き状態となる
頻度が大きい場合には、ステージングを行なうこ
とによる逆効果の影響が少なく、より速くステー
ジング中止が解除されて、デイスク・キヤツシ
ユ・メモリ２によるヒツト率が大となる。
以上説明した如く、本発明によれば、デイス
ク・キヤツシユ・メモリに対するステージング処
理によつて生じる逆効果を可能な限ぎり有効に抑
制し、全体としての処理速度を向上することが可
能となる。
ク・キヤツシユ・メモリに対するステージング処
理によつて生じる逆効果を可能な限ぎり有効に抑
制し、全体としての処理速度を向上することが可
能となる。
第１図は本発明の一実施例構成、第２図は本発
明に用いる入出力制御装置の一実施例についての
要部構成を示す。 図中、１−ｉはデイスク・コントローラ、２は
デイスク・キヤツシユ・メモリ、３はデイスク・
キヤツシユ・コントローラ、４はクロス・コー
ル・アダプタ、５−ｉはデイスク・メモリ、６は
制御部、７はループ・カウンタ、８はステージン
グ回数保持部を表わす。
明に用いる入出力制御装置の一実施例についての
要部構成を示す。 図中、１−ｉはデイスク・コントローラ、２は
デイスク・キヤツシユ・メモリ、３はデイスク・
キヤツシユ・コントローラ、４はクロス・コー
ル・アダプタ、５−ｉはデイスク・メモリ、６は
制御部、７はループ・カウンタ、８はステージン
グ回数保持部を表わす。
Claims (1)
- 【特許請求の範囲】 １ 主記憶装置と補助記憶装置との間にキヤツシ
ユ・メモリを備え、上記主記憶装置へのデータ転
送の要求に応答して、要求されたデータが該キヤ
ツシユ・メモリ内に存在するときキヤツシユ・メ
モリと主記憶装置の間のみのデータ転送を実行
し、当該データが上記キヤツシユ・メモリ内に存
在しないときには該データが含まれ所定情報量を
有した一連のデータ群よりなるトラツク・データ
を上記補助記憶装置からキヤツシユ・メモリへ格
納させるステージング処理と主記憶装置への該ト
ラツク・データ中のデータの転送処理との両者を
実行するようにした記憶装置制御システムにおい
て、上記補助記憶装置上の１つまたは複数のトラ
ツク・データを１つの組としたトラツク・グルー
プに対応して、当該トラツク・グループに属する
トラツク・データの上記ステージング処理回数を
カウントするステージング回数保持手段と、可変
もしくは固定の適当な時間間隔を設定する計時手
段とを設け、該設定された時間間隔内で上記ステ
ージング回数保持手段の内容が予め定められた上
限値を超えるときに、上記データがキヤツシユ・
メモリ内に存在しない場合の処理動作として、当
該トラツク・グループに属するトラツク・データ
のステージング処理に関する処理を上記計時手段
が新たに時間間隔を設定するまで禁止するように
したことを特徴とする記憶装置制御システム。 ２ 上記計時手段は上記データ転送の要求が不在
である条件のもとで一定周期で歩進するカウンタ
よりなり、該カウンタのオーバフローにより上記
時間間隔を設定することを特徴とする特許請求の
範囲第１項記載の記憶装置制御システム。 ３ 上記補助記憶装置が磁気デイスク装置である
ことを特徴とする特許請求の範囲第１項又は第２
項記載の記憶装置制御システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56039178A JPS57153355A (en) | 1981-03-18 | 1981-03-18 | Storage device control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56039178A JPS57153355A (en) | 1981-03-18 | 1981-03-18 | Storage device control system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57153355A JPS57153355A (en) | 1982-09-21 |
| JPS6232819B2 true JPS6232819B2 (ja) | 1987-07-16 |
Family
ID=12545854
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56039178A Granted JPS57153355A (en) | 1981-03-18 | 1981-03-18 | Storage device control system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57153355A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59125463A (ja) * | 1982-12-29 | 1984-07-19 | Hitachi Ltd | 外部記憶制御方式 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS567281A (en) * | 1979-06-28 | 1981-01-24 | Nec Corp | Monitor unit |
-
1981
- 1981-03-18 JP JP56039178A patent/JPS57153355A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57153355A (en) | 1982-09-21 |
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