JPS6232822B2 - - Google Patents
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- JPS6232822B2 JPS6232822B2 JP57017022A JP1702282A JPS6232822B2 JP S6232822 B2 JPS6232822 B2 JP S6232822B2 JP 57017022 A JP57017022 A JP 57017022A JP 1702282 A JP1702282 A JP 1702282A JP S6232822 B2 JPS6232822 B2 JP S6232822B2
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- Japan
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】
発明の対象
本発明は、記憶装置に関し、特に誤り検出訂正
機能の検出率を向上できる記憶装置に関するもの
である。
機能の検出率を向上できる記憶装置に関するもの
である。
従来技術
記憶装置においては、書き込み動作時、情報符
号に誤り訂正符号（ECC）を付加した情報を記
憶媒体に記憶させ、読み出し動作時にその記憶内
容を読み出して、もし１ビツトの誤りがあれば、
その誤りを訂正し、２ビツトの誤りがあればその
検出を行うことができる。このような１ビツト誤
り訂正２ビツト誤り検出の符号は、ハミング符号
と呼ばれる。
号に誤り訂正符号（ECC）を付加した情報を記
憶媒体に記憶させ、読み出し動作時にその記憶内
容を読み出して、もし１ビツトの誤りがあれば、
その誤りを訂正し、２ビツトの誤りがあればその
検出を行うことができる。このような１ビツト誤
り訂正２ビツト誤り検出の符号は、ハミング符号
と呼ばれる。
従来の誤り検出訂正機能を有する記憶装置は、
第１図に示すように、書込レジスタ２、ハミン
グ・ジエネレータ３、記憶部４、読出レジスタ
５、ハミング・チエツカ６、誤りビツトを指摘す
るデコーダ７、および誤り訂正回路８から構成さ
れ、アクセス装置としての処理装置１から書き込
み動作あるいは読み出し動作が指示される。
第１図に示すように、書込レジスタ２、ハミン
グ・ジエネレータ３、記憶部４、読出レジスタ
５、ハミング・チエツカ６、誤りビツトを指摘す
るデコーダ７、および誤り訂正回路８から構成さ
れ、アクセス装置としての処理装置１から書き込
み動作あるいは読み出し動作が指示される。
すなわち、書き込み動作時に、ハミング・ジエ
ネレータ３は、処理装置１から書込レジスタ２を
介して記憶部４に書き込み情報が送られると、そ
の書き込み情報からハミング符号を発生し、書き
込み情報とそのハミング符号を指定されたアドレ
スの記憶部４に記憶させる。一方、読み出し動作
時には、指定されたアドレスの記憶部４から読出
情報とそのハミング符号を読出レジスタ５に読み
出し、ハミング・チエツカ６でシンドローム（エ
ラー符号）を発生させて、デコーダ７でそれを解
読し、誤りビツトを指摘した後、もし１ビツトの
誤りであれば誤り訂正回路８でその誤りを訂正す
る。ここで、ハミング・ジエネレータ３およびハ
ミング・チエツカ６は、誤り訂正用パリテイ発生
マトリクスにしたがつて構成されたパリテイ発生
回路であり、デコーダ７は誤り訂正用パリテイ発
生マトリクスにしたがつて誤り位置を解読する回
路であり、また誤り訂正回路８はそれぞれの情報
符号とそれに対応するシンドローム解読回路出力
との排他的論理和を出力する回路で構成される。
ネレータ３は、処理装置１から書込レジスタ２を
介して記憶部４に書き込み情報が送られると、そ
の書き込み情報からハミング符号を発生し、書き
込み情報とそのハミング符号を指定されたアドレ
スの記憶部４に記憶させる。一方、読み出し動作
時には、指定されたアドレスの記憶部４から読出
情報とそのハミング符号を読出レジスタ５に読み
出し、ハミング・チエツカ６でシンドローム（エ
ラー符号）を発生させて、デコーダ７でそれを解
読し、誤りビツトを指摘した後、もし１ビツトの
誤りであれば誤り訂正回路８でその誤りを訂正す
る。ここで、ハミング・ジエネレータ３およびハ
ミング・チエツカ６は、誤り訂正用パリテイ発生
マトリクスにしたがつて構成されたパリテイ発生
回路であり、デコーダ７は誤り訂正用パリテイ発
生マトリクスにしたがつて誤り位置を解読する回
路であり、また誤り訂正回路８はそれぞれの情報
符号とそれに対応するシンドローム解読回路出力
との排他的論理和を出力する回路で構成される。
第２図は、第１図の誤り検出訂正動作を説明す
るためのハミング符号の一例を示す図である。
るためのハミング符号の一例を示す図である。
第２図では、８バイトの情報符号に、８ビツト
のハミング符号Ｃを付加する場合を示しており、
ハミング・ジエネレータ３は、これら８バイトの
情報符号にもとづいてハミング符号Ｃを発生し、
ハミング・チエツカ６は、情報符号とハミング符
号Ｃの72ビツトから○印のビツト位置をそれぞれ
取り出してエラー符号S0〜S7を求め、デコーダ７
がこれを解読することにより、１ビツト誤り、２
ビツト誤りの位置を検出する。第２図において、
○印以外の位置は誤り検出・訂正に関係しない部
分である。
のハミング符号Ｃを付加する場合を示しており、
ハミング・ジエネレータ３は、これら８バイトの
情報符号にもとづいてハミング符号Ｃを発生し、
ハミング・チエツカ６は、情報符号とハミング符
号Ｃの72ビツトから○印のビツト位置をそれぞれ
取り出してエラー符号S0〜S7を求め、デコーダ７
がこれを解読することにより、１ビツト誤り、２
ビツト誤りの位置を検出する。第２図において、
○印以外の位置は誤り検出・訂正に関係しない部
分である。
ところで、第１図、第２図に示すような誤り検
出・訂正機能を備えた記憶装置９において、記憶
部４等に障害等が発生し、記憶部４から読み出さ
れた情報およびハミング符号が誤りとなつて、す
べて“０”となつた場合には、一般的な偶数チエ
ツク・モードでは誤りを検出することができない
ため、誤つた処理を行うおそれがある。また、そ
の反対に奇数チエツク・モードでは、情報および
ハミング符号が誤つてすべて“１”になつた場
合、前と同じように誤りを検出することができな
いという欠点がある。なお、情報およびハミング
符号がすべて“０”になる場合としては、読み出
し用のストローブ信号が出なかつた等の障害によ
つて起り得る故障モードのときであり、またすべ
て“１”になる場合としては、読出レジスタ２の
リセツト信号が出なかつた等の障害による故障モ
ードのときである。
出・訂正機能を備えた記憶装置９において、記憶
部４等に障害等が発生し、記憶部４から読み出さ
れた情報およびハミング符号が誤りとなつて、す
べて“０”となつた場合には、一般的な偶数チエ
ツク・モードでは誤りを検出することができない
ため、誤つた処理を行うおそれがある。また、そ
の反対に奇数チエツク・モードでは、情報および
ハミング符号が誤つてすべて“１”になつた場
合、前と同じように誤りを検出することができな
いという欠点がある。なお、情報およびハミング
符号がすべて“０”になる場合としては、読み出
し用のストローブ信号が出なかつた等の障害によ
つて起り得る故障モードのときであり、またすべ
て“１”になる場合としては、読出レジスタ２の
リセツト信号が出なかつた等の障害による故障モ
ードのときである。
さらに、従来技術では、信頼性を犠性にして
も、ハミング・ジエネレータ３およびハミング・
チエツカ６を簡略化するため、いずれもバイト単
位で同一構成にする場合が常である。しかし、近
年装置信頼度の向上が目覚ましく、また誤り検出
率の向上も必要不可欠となつてきた。そこで、こ
の対策としてチエツク符号Ｃを変更し、バイト単
位の同一構成をばらばらにして、チエツク符号を
並べ変えることにより、前記欠点を除く方法が提
案されているが、この方法では高集積化の場合に
LSIの品種が増加し、LSIの開発コストおよびLSI
の単価の上昇を招く。また、従来技術を改善し、
誤り検出率を向上させるため、チエツク符号を変
更することにより改良すると、ハードウエアの変
更が大きいだけでなく、保守診断プログラムの変
更を伴うことになり、その設計工数が多くなると
いう欠点がある。
も、ハミング・ジエネレータ３およびハミング・
チエツカ６を簡略化するため、いずれもバイト単
位で同一構成にする場合が常である。しかし、近
年装置信頼度の向上が目覚ましく、また誤り検出
率の向上も必要不可欠となつてきた。そこで、こ
の対策としてチエツク符号Ｃを変更し、バイト単
位の同一構成をばらばらにして、チエツク符号を
並べ変えることにより、前記欠点を除く方法が提
案されているが、この方法では高集積化の場合に
LSIの品種が増加し、LSIの開発コストおよびLSI
の単価の上昇を招く。また、従来技術を改善し、
誤り検出率を向上させるため、チエツク符号を変
更することにより改良すると、ハードウエアの変
更が大きいだけでなく、保守診断プログラムの変
更を伴うことになり、その設計工数が多くなると
いう欠点がある。
発明の目的
本発明の目的は、上記のような従来の欠点を除
去するため、簡単な回路変更のみで、チエツク符
号を変更することなく、読み出し誤りの検出率を
向上させ、かつ本来の誤り検出訂正機能を満足さ
せることが可能な記憶装置を提供することにあ
る。
去するため、簡単な回路変更のみで、チエツク符
号を変更することなく、読み出し誤りの検出率を
向上させ、かつ本来の誤り検出訂正機能を満足さ
せることが可能な記憶装置を提供することにあ
る。
発明の総括的説明
上記目的を達成するため、本発明の記憶装置
は、誤り検出訂正符号発生部と、記憶部と、その
記憶部から読み出された情報の誤り検査部と、誤
り訂正部とを備えて誤り検出訂正を行う記憶装置
において、上記誤り検出訂正符号発生部により発
生された検査ビツトの一部を反転させる第１の反
転回路と、その第１の反転回路で反転された検査
ビツトを元に戻すための第２の反転回路を有し、
検査ビツトの一部を上記第１の反転回路で反転し
た後、情報とともに上記記憶部に書き込み、該記
憶部から読み出された検査ビツトを上記第２の反
転回路で反転した後、情報とともに誤り検査部に
入力することを特徴とする。
は、誤り検出訂正符号発生部と、記憶部と、その
記憶部から読み出された情報の誤り検査部と、誤
り訂正部とを備えて誤り検出訂正を行う記憶装置
において、上記誤り検出訂正符号発生部により発
生された検査ビツトの一部を反転させる第１の反
転回路と、その第１の反転回路で反転された検査
ビツトを元に戻すための第２の反転回路を有し、
検査ビツトの一部を上記第１の反転回路で反転し
た後、情報とともに上記記憶部に書き込み、該記
憶部から読み出された検査ビツトを上記第２の反
転回路で反転した後、情報とともに誤り検査部に
入力することを特徴とする。
発明の実施例とその効果
以下、本発明の実施例を、図面により説明す
る。
る。
第３図は、本発明の実施例を示す記憶装置の構
成図であり、第４図は第３図の動作を説明するた
めの図である。
成図であり、第４図は第３図の動作を説明するた
めの図である。
第３図において、第１図と同じ記号は同一の物
を示している。１０および１１はハミング・ビツ
トの一部を反転する反転回路であり、第３図の場
合、ハミング・ビツトC0〜C7のうちのC5〜C7の
３ビツトを反転回路１０により反転して記憶部４
に書き込み、読み出したハミング・ビツトC0〜
C7のうちC5〜C7の３ビツトだけを反転回路１１
により再反転して元に戻す。したがつて、ハミン
グ・チエツカ６の入力はハミング・ジエネレータ
３の出力と同じになり、反転回路１０と１１の
間、つまり記憶部４が正常動作状態であれば本来
の誤り検出訂正方法と全く同一方法により正常な
チエツクが行える。
を示している。１０および１１はハミング・ビツ
トの一部を反転する反転回路であり、第３図の場
合、ハミング・ビツトC0〜C7のうちのC5〜C7の
３ビツトを反転回路１０により反転して記憶部４
に書き込み、読み出したハミング・ビツトC0〜
C7のうちC5〜C7の３ビツトだけを反転回路１１
により再反転して元に戻す。したがつて、ハミン
グ・チエツカ６の入力はハミング・ジエネレータ
３の出力と同じになり、反転回路１０と１１の
間、つまり記憶部４が正常動作状態であれば本来
の誤り検出訂正方法と全く同一方法により正常な
チエツクが行える。
しかし、前述のように、記憶部４のタイミング
信号または制御信号に異常があり、記憶部４の出
力がすべて“０”になつた場合には、チエツク・
ビツトC5〜C7が反転回路１１により反転されて
“１”になるため、ハミング・チエツカ６の出力
はエラー符号S5〜S7のエラー表示となる。すなわ
ち、第４図に示すように、黒丸のビツト位置が
“１”となるため、エラー・コードS0〜S7は
（00000111）となる。このエラー符号は、第２図
の１ビツト・エラー符号の定義に該当せず、未定
義ビツト・エラーとして検出される。
信号または制御信号に異常があり、記憶部４の出
力がすべて“０”になつた場合には、チエツク・
ビツトC5〜C7が反転回路１１により反転されて
“１”になるため、ハミング・チエツカ６の出力
はエラー符号S5〜S7のエラー表示となる。すなわ
ち、第４図に示すように、黒丸のビツト位置が
“１”となるため、エラー・コードS0〜S7は
（00000111）となる。このエラー符号は、第２図
の１ビツト・エラー符号の定義に該当せず、未定
義ビツト・エラーとして検出される。
また、第４図右側に示すように、反転回路１０
と１１の間で生じた誤りにより記憶部４の出力が
すべて“１”になつた場合には、黒丸のビツト位
置が反転回路１１により反転されて“０”となる
ため、エラー符号S0〜S7は（11111000）となる。
このエラー符号は、やはり１ビツト・エラー符号
のいずれにも適合していないため、誤りであるこ
とを正しく検出することができる。
と１１の間で生じた誤りにより記憶部４の出力が
すべて“１”になつた場合には、黒丸のビツト位
置が反転回路１１により反転されて“０”となる
ため、エラー符号S0〜S7は（11111000）となる。
このエラー符号は、やはり１ビツト・エラー符号
のいずれにも適合していないため、誤りであるこ
とを正しく検出することができる。
このようにして、記憶部４で生じた障害により
誤りが発生しても、簡単な反転回路１０，１１を
付加することによつて正しいエラー処理を行うこ
とができ、検出率を向上させることができるとと
もに、保守診断プログラムを変更しなくてすむの
で、設計工数の低減および後工程の管理工数の低
減が可能となる。
誤りが発生しても、簡単な反転回路１０，１１を
付加することによつて正しいエラー処理を行うこ
とができ、検出率を向上させることができるとと
もに、保守診断プログラムを変更しなくてすむの
で、設計工数の低減および後工程の管理工数の低
減が可能となる。
なお、実施例では、反転回路１０および１１を
別個に設置しているが、これに限定されることな
く、ハミング・ジエネレータ３およびハミング・
チエツカ６を一部改良することにより、これらの
内部で反転させることができる。すなわち、ハミ
ング・ジエネレータ３およびハミング・チエツカ
６内に９ビツトないし10ビツトの回路がある場
合、８ビツト分を通常の情報とチエツク符号に使
用し、残りの１ないし２ビツト分を利用して反転
回路に改造すればよい。また、１個の反転回路の
みを用いて、反転と再反転を行うことも可能であ
る。
別個に設置しているが、これに限定されることな
く、ハミング・ジエネレータ３およびハミング・
チエツカ６を一部改良することにより、これらの
内部で反転させることができる。すなわち、ハミ
ング・ジエネレータ３およびハミング・チエツカ
６内に９ビツトないし10ビツトの回路がある場
合、８ビツト分を通常の情報とチエツク符号に使
用し、残りの１ないし２ビツト分を利用して反転
回路に改造すればよい。また、１個の反転回路の
みを用いて、反転と再反転を行うことも可能であ
る。
また、実施例では、ハミング符号C0〜C7のう
ち、反転させるビツトをC5〜C7の３ビツトにし
ているが、エラー検出が可能な未定義ビツトであ
れば、ハミング符号C0〜C7のどれでも、また何
ビツトでも反転ビツトにすることができる。未定
義ビツトは、例えば第２図に示す１ビツト・エラ
ー符号以外の符号である。
ち、反転させるビツトをC5〜C7の３ビツトにし
ているが、エラー検出が可能な未定義ビツトであ
れば、ハミング符号C0〜C7のどれでも、また何
ビツトでも反転ビツトにすることができる。未定
義ビツトは、例えば第２図に示す１ビツト・エラ
ー符号以外の符号である。
また、実施例では、１ビツト誤り訂正・２ビツ
ト誤り検出の場合を示しているが、他の方法、例
えば１ビツトおよび２ビツト誤り訂正の場合でも
適用することができる。
ト誤り検出の場合を示しているが、他の方法、例
えば１ビツトおよび２ビツト誤り訂正の場合でも
適用することができる。
発明の効果
以上説明したように、本発明によれば、簡単な
反転回路を設けることにより、誤り検出訂正機能
の検出率を向上させることができるので、不規則
なハミング符号を採用する必要がなく、したがつ
て、ハミング符号が規則的となるため、LSIの品
種が少なく、かつ低価格となる。また、検出率向
上のためハミング符号を変更することがないの
で、保守診断プログラムを変更しないでよく、設
計工数の低減、後工程の管理工数の低減が可能と
なる。
反転回路を設けることにより、誤り検出訂正機能
の検出率を向上させることができるので、不規則
なハミング符号を採用する必要がなく、したがつ
て、ハミング符号が規則的となるため、LSIの品
種が少なく、かつ低価格となる。また、検出率向
上のためハミング符号を変更することがないの
で、保守診断プログラムを変更しないでよく、設
計工数の低減、後工程の管理工数の低減が可能と
なる。
第１図は従来の記憶装置のブロツク図、第２図
は第１図の動作説明のためのハミング符号の一例
を示す図、第３図は本発明の実施例を示す記憶装
置の構成図、第４図は第３図の動作説明のための
図である。 １：処理装置、３：ハミング・ジエネレータ、
４：記憶部、６：ハミング・チエツカ、７：デコ
ーダ、８：誤り訂正回路、１０，１１：反転回
路。
は第１図の動作説明のためのハミング符号の一例
を示す図、第３図は本発明の実施例を示す記憶装
置の構成図、第４図は第３図の動作説明のための
図である。 １：処理装置、３：ハミング・ジエネレータ、
４：記憶部、６：ハミング・チエツカ、７：デコ
ーダ、８：誤り訂正回路、１０，１１：反転回
路。
Claims (1)
- 【特許請求の範囲】 １ 誤り検出訂正符号発生部と、記憶部と、該記
憶部から読み出された情報の誤り検査部と、誤り
訂正部とを備えて、誤り検出・訂正を行う記憶装
置において、上記誤り検出訂正符号発生部により
発生された検査ビツトの一部を反転させる手段
と、該反転手段で反転された検査ビツトを元に戻
すための反転手段を有し、検査ビツトの一部を上
記反転手段で反転した後、情報とともに上記記憶
部に書き込み、該記憶部から読み出された検査ビ
ツトの一部を前記と同一のまたは別個の反転手段
で再反転した後、読み出し情報とともに上記誤り
検査部に入力することを特徴とする記憶装置。 ２ 前記各反転手段は、誤り検出訂正符号発生部
と誤り検査部の内部を一部改造した反転手段であ
ることを特徴とする特許請求の範囲第１項記載の
記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57017022A JPS58137196A (ja) | 1982-02-05 | 1982-02-05 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57017022A JPS58137196A (ja) | 1982-02-05 | 1982-02-05 | 記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58137196A JPS58137196A (ja) | 1983-08-15 |
| JPS6232822B2 true JPS6232822B2 (ja) | 1987-07-16 |
Family
ID=11932364
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57017022A Granted JPS58137196A (ja) | 1982-02-05 | 1982-02-05 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58137196A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0414672U (ja) * | 1990-05-29 | 1992-02-05 |
-
1982
- 1982-02-05 JP JP57017022A patent/JPS58137196A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0414672U (ja) * | 1990-05-29 | 1992-02-05 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58137196A (ja) | 1983-08-15 |
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