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JPS623612B2 - - Google Patents
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JPS623612B2 - - Google Patents

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Publication number
JPS623612B2
JPS623612B2 JP7631281A JP7631281A JPS623612B2 JP S623612 B2 JPS623612 B2 JP S623612B2 JP 7631281 A JP7631281 A JP 7631281A JP 7631281 A JP7631281 A JP 7631281A JP S623612 B2 JPS623612 B2 JP S623612B2
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JP
Japan
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transistor
analog switch
switch circuit
effect transistor
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Tadashi Saito
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JIDO KEISOKU GIJUTSU KENKYUKUMIAI
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JIDO KEISOKU GIJUTSU KENKYUKUMIAI
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Publication date
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    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K17/00Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H03K17/6871Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor
    • H03K17/6874Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor in a symmetrical configuration

Landscapes

  • Electronic Switches (AREA)

Description

【発明の詳細な説明】 本発明は高周波信号の切り換えに好適なアナロ
グ・スイツチ回路に関し、高周波・アイソレーシ
ヨン特性の良好なアナログ・スイツチ回路を提供
するにある。
DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an analog switch circuit suitable for switching high frequency signals, and an object of the present invention is to provide an analog switch circuit with good high frequency isolation characteristics.

一般にモノリシツク化されたアナログ・スイツ
チは第1図に示すような単一のトランジスタ・ス
イツチを用いて形成されているので、パツケージ
の入出力間結合容量と、トランジスタ・スイツチ
としてジヤンクシヨン型やMOS型の電界効果型
トランジスタを用いた場合、ソース・ドレイン間
容量Cds、或いは、ゲート・ソース及びゲート・
ドレイン間の結合容量Cgs,Cgdが作用し、スイ
ツチを開放状態としても、高周波信号が出力側に
漏れてオフ・アイソレーシヨン特性を悪化させる
欠点がある。
Generally, monolithic analog switches are formed using a single transistor switch as shown in Figure 1, so the coupling capacitance between the input and output of the package and the junction type or MOS type transistor switch are When using a field effect transistor, the source-drain capacitance C ds or the gate-source and gate-source
Coupling capacitances C gs and C gd between the drains act, and even when the switch is in an open state, a high frequency signal leaks to the output side, resulting in deterioration of off-isolation characteristics.

因に、第1図のMOSトランジスタからなるア
ナログ・スイツチ回路を示し、その等価回路を示
して説明する。
Incidentally, the analog switch circuit consisting of MOS transistors shown in FIG. 1 will be shown and its equivalent circuit will be shown and explained.

第1図に於て、1は入力端子、2は出力端子で
あり、7はMOSトランジスタ6を制御するドラ
イバである。第2図は、スイツチ回路がオフ状態
のときの等価回路である。第2図の等価回路から
明らかなように、入出力間容量Cdsが0.5pF程度
であり、ゲート・ソース間及びゲート・ドレイン
間容量Cgs,Cgdが5.5pF程度存在しており、ド
ライバ7のインピーダンスZが大きいと、スイツ
チ・オフ時であつても、高周波信号が出力端子2
に漏れることが理解できよう。
In FIG. 1, 1 is an input terminal, 2 is an output terminal, and 7 is a driver that controls the MOS transistor 6. FIG. 2 is an equivalent circuit when the switch circuit is in the OFF state. As is clear from the equivalent circuit in Figure 2, the input/output capacitance C ds is about 0.5 pF, the gate-source and gate-drain capacitances C gs and C gd are about 5.5 pF, and the driver If the impedance Z of 7 is large, the high frequency signal will be transmitted to the output terminal 2 even when the switch is off.
It is understandable that this can be leaked.

第1図のアナログ・スイツチ回路にあつては、
高周波信号に対するアイソレーシヨン特性に限界
がある。そこで、第3図に示すような三個のスイ
ツチ8,9,10がT型に形成されたアナログ・
スイツチ回路を形成して、スイツチ・オフ時のス
イツチ10のオン抵抗を十分に小さくして、オ
フ・アイソレーシヨン特性を改善することが考え
られている。斯る目的のアナログ・スイツチ回路
は一般にプリント基板に第1図のようなスイツチ
回路を組み合せて形成されており、オフ・アイソ
レーシヨン特性の或る程度良好なアナログ・スイ
ツチ回路が実現されている。然し乍ら、斯るアナ
ログ・スイツチ回路は第1図に示すようなトラン
ジスタ・スイツチの組み合せであつて、全体が半
導体集積回路化されたものでなく、パツケージ内
或いは外部リード結線して形成されている。従つ
て、ストレ容量或いは入出力間結合容量を減少さ
せることが困難であり、高周波オフ・アイソレー
シヨン特性の改善には限界がある。而も、トラン
ジスタ・スイツチの組み合せである為に、高価な
ものとなる欠点がある。更にまた、アナログ・ス
イツチ回路の形状が大きくなり、AD変換器等の
多数のアナログ・スイツチ回路を用いる回路には
好ましくない。
For the analog switch circuit shown in Figure 1,
There is a limit to the isolation characteristics for high frequency signals. Therefore, three switches 8, 9, and 10 as shown in Fig.
It has been considered to improve off-isolation characteristics by forming a switch circuit to sufficiently reduce the on-resistance of the switch 10 when the switch is turned off. Analog switch circuits for such purposes are generally formed by combining switch circuits such as the one shown in Figure 1 on a printed circuit board, and an analog switch circuit with relatively good off-isolation characteristics is realized. . However, such an analog switch circuit is a combination of transistor switches as shown in FIG. 1, and is not entirely formed into a semiconductor integrated circuit, but is formed within a package or by connecting external leads. Therefore, it is difficult to reduce the strain capacitance or the coupling capacitance between input and output, and there is a limit to the improvement of high frequency off-isolation characteristics. However, since it is a combination of transistors and switches, it has the disadvantage of being expensive. Furthermore, the shape of the analog switch circuit becomes large, which is not preferable for a circuit using a large number of analog switch circuits, such as an AD converter.

本発明は上述の如き問題点を解消するものであ
つて、高周波・アトソレーシヨン特性が良好なモ
ノリシツク化さた簡便なアナログ・スイツチ回路
を提供することを目的とし、本発明のアナログ・
スイツチ回路は半導体基体に、直列接続された第
1と第2のトランジスタ・スイツチとそのトラン
ジスタ・スイツチのバイアス電圧を制御する第3
と第4のトランジスタ・スイツチを具え、且つ、
スイツチ・オフ時に半導体基体を低インピーダン
スに保つ第5のトランジスタ・スイツチを含むア
ナログ・スイツチ回路である。
The present invention solves the above-mentioned problems, and aims to provide a simple monolithic analog switch circuit with good high frequency and atsolation characteristics.
The switch circuit includes first and second transistor switches connected in series on a semiconductor substrate, and a third transistor switch that controls the bias voltage of the transistor switch.
and a fourth transistor switch, and
An analog switch circuit including a fifth transistor switch that maintains the semiconductor body at low impedance when the switch is off.

以下、本発明のアナログ・スイツチ回路につい
て図面に基づき説明する。
The analog switch circuit of the present invention will be explained below with reference to the drawings.

第4図は本発明の一実施例を示す回路図であ
る。
FIG. 4 is a circuit diagram showing one embodiment of the present invention.

1は入力端子、2は出力端子であり、4,5は
電源端子である。Q1乃至Q5は電界効果型MOSト
ランジスタ(以下、MOSトランジスタと略す。)
であり、R1,R2はバイアス抵抗である。MOSト
ランジスタQ1,Q2のソースは共通接続され、
MOSトランジスタQ1のドレインが高周波信号の
入力端子1であり、MOSトランジスタQ2のドレ
インが出力端子2である。そして、MOSトラン
ジスタQ3,Q4,Q5のソースが共通接続されて電
源端子5に接続され、且つ、そのゲートが共通接
続され制御端子3に接続されている。MOSトラ
ンジスタQ3のドレインがMOSトランジスタQ1
ゲートに接続されると共にバイアス抵抗R1の一
端に接続され、その他端が電源端子4に接続され
る。また、MOSトランジスタQ4のドレインが
MOSトランジスタQ2のゲートに接続されると共
に抵抗R2の一端に接続され、その他端が電源端
子4に接続され、第4図のアナログ・スイツチ回
路の実施例では、電源端子4に正の電源が供給さ
れ、5の電源端子に負の電源が供給される。
1 is an input terminal, 2 is an output terminal, and 4 and 5 are power supply terminals. Q 1 to Q 5 are field-effect MOS transistors (hereinafter abbreviated as MOS transistors).
, and R 1 and R 2 are bias resistances. The sources of MOS transistors Q 1 and Q 2 are commonly connected,
The drain of the MOS transistor Q 1 is the input terminal 1 for a high frequency signal, and the drain of the MOS transistor Q 2 is the output terminal 2. The sources of the MOS transistors Q 3 , Q 4 , and Q 5 are commonly connected and connected to the power supply terminal 5 , and their gates are commonly connected and connected to the control terminal 3 . The drain of the MOS transistor Q 3 is connected to the gate of the MOS transistor Q 1 and also to one end of the bias resistor R 1 , and the other end is connected to the power supply terminal 4 . Also, the drain of MOS transistor Q4 is
It is connected to the gate of the MOS transistor Q 2 and to one end of the resistor R 2 , and the other end is connected to the power supply terminal 4. is supplied, and a negative power is supplied to the power supply terminal 5.

第5図は本発明のアナログ・スイツチ回路の動
作を説明する為の図であり、スイツチ11乃至1
5は、MOSトランジスタQ1乃至Q5に対応してい
る。第5図に図示したアナログ・スイツチ回路
は、端子1から入力された信号が遮断された場合
の例でり、端子3からの信号によつてスイツチ1
3乃至15がオン状態となり、スイツチ11,1
2がオフ状態となつている。又、アナログ・スイ
ツチ回路がオン状態の時は、スイツチ13乃至1
5がオフ状態に設定され、スイツチ11,12
が、オン状態に設定されている。
FIG. 5 is a diagram for explaining the operation of the analog switch circuit of the present invention.
5 corresponds to MOS transistors Q 1 to Q 5 . The analog switch circuit shown in FIG. 5 is an example where the signal input from terminal 1 is cut off, and the signal from terminal 3 causes switch
3 to 15 are turned on, and switches 11 and 1 are turned on.
2 is in the off state. Also, when the analog switch circuit is on, switches 13 to 1
5 is set to the off state, and switches 11 and 12
is set to the on state.

第4図に於て、電源端子4に正の電源電圧が供
給され、電源端子5に負の電圧源が供給されてお
り、制御端子3に負電圧の信号を印加すると
MOSトランジスタQ3乃至Q5は、オフ状態となつ
て、アナログ・スイツチ回路はバイアス抵抗
R1,R2を介しバイアスされMOSトランジスタ
Q1,Q2が能動状態となつており、アナログ・ス
イツチ回路はオン状態となる。アナログ・スイツ
チ回路のスイツチ・オン時の特性はオン抵抗が小
さく、高速スイツチングが可能であつて、大電流
容量が得られるものが理想的であり、これら観点
からトランジスタ・スイツチとしては、V―
MOSトランジスタ等が有効である。V―MOSト
ランジスタは、ゲートの実効面積が小さい為、入
出力容量が極めて小さくでき、オン抵抗は数Ω程
度のものが容易に得られる。このような特性がア
ナログ・スイツチ回路の高性能化に重要である。
更に、制御端子3にOVの信号が印加されると、
MOSトランジスタQ3,Q4,Q5がオン状態とな
り、MOSトランジスタQ1,Q2は遮断状態とな
り、アナログ・スイツチ回路はオフ状態となる。
このようなスイツチ・オフ時のアナログ・スイツ
チ回路の高周波特性に於ては、オフ・アイソレー
シヨン特性が良好であることが重要であり、トラ
ンジスタ・スイツチのゲートは十分低インピーダ
ンスに保つ必要がある。その為にMOSトランジ
スタQ3,Q4,Q5をスイツチ・オフ時に能動状態
としてオフ・アイソレーシヨン特性の悪化を防止
している。
In Fig. 4, a positive power supply voltage is supplied to power supply terminal 4, a negative voltage source is supplied to power supply terminal 5, and when a negative voltage signal is applied to control terminal 3,
MOS transistors Q 3 to Q 5 are in the off state, and the analog switch circuit is connected to the bias resistor.
MOS transistor biased through R 1 and R 2
Q 1 and Q 2 are active, and the analog switch circuit is turned on. Ideally, an analog switch circuit should have low on-resistance, high-speed switching, and large current capacity.From these points of view, transistor switches should be
MOS transistors etc. are effective. Since the effective area of the gate of the V-MOS transistor is small, the input/output capacitance can be extremely small, and an on-resistance of about several ohms can be easily obtained. Such characteristics are important for improving the performance of analog switch circuits.
Furthermore, when the OV signal is applied to the control terminal 3,
MOS transistors Q 3 , Q 4 , and Q 5 are turned on, MOS transistors Q 1 and Q 2 are turned off, and the analog switch circuit is turned off.
Regarding the high frequency characteristics of analog switch circuits when the switch is turned off, it is important to have good off isolation characteristics, and the gate of the transistor switch must be kept at a sufficiently low impedance. . For this reason, MOS transistors Q 3 , Q 4 , and Q 5 are kept active when the switch is turned off to prevent deterioration of off-isolation characteristics.

本発明のアナログ・スイツチ回路は、MOSト
ランジスタQ1,Q3及びMOSトランジスタQ2,Q4
の電圧源がバイアス抵抗R1,R2を介して、個々
に供給されており、バイアス抵抗R1,R2から供
給される個々の電圧源は、MOSトランジスタ
Q1,Q2に対してはバイアス電圧として働き、
MOSトランジスタQ3,Q4に対しては、単なる電
圧源である。このように、抵抗R1,R2を通して
別々に電圧を供給することによつてMOSトラン
ジスタQ1,Q2相互の係わりを排除できる。これ
に反し、同一のバイアス抵抗を介して電圧源が供
給される場合は、MOSトランジスタQ1,Q2のゲ
ート間が等価的に短絡されたものと同様となる為
に、オフ・アイソレーシヨン特性は悪化し、T型
アナログ・スイツチ回路を形成した意味がなくな
る。
The analog switch circuit of the present invention includes MOS transistors Q 1 , Q 3 and MOS transistors Q 2 , Q 4
voltage sources are individually supplied via bias resistors R 1 and R 2 , and the individual voltage sources supplied from bias resistors R 1 and R 2 are connected to the MOS transistors.
It acts as a bias voltage for Q 1 and Q 2 ,
It is simply a voltage source for MOS transistors Q 3 and Q 4 . In this way, by separately supplying voltages through the resistors R 1 and R 2 , it is possible to eliminate the interaction between the MOS transistors Q 1 and Q 2 . On the other hand, if the voltage source is supplied through the same bias resistor, the gates of MOS transistors Q 1 and Q 2 are equivalently shorted, resulting in off-isolation. The characteristics deteriorate, and there is no point in forming a T-type analog switch circuit.

因に、第6図は本発明に係るアナログ・スイツ
チ回路のオフ時の等価回路図である。第4図のト
ランジスタ・スイツチと対応する部分を点線で囲
み、そのトランジスタ・スイツチの記号を付して
示した。また、第7図は本発明のアナログ・スイ
ツチ回路のオフ・アイソレーシヨン特性を示して
いる。横軸は制御信号の周波数であつて、各周波
数に対応する減衰量を縦軸にとつている。実線の
曲線が本発明のアナログ・スイツチ回路のオフ・
アイソレーシヨン特性であり、点線が先に説明し
たアナログ・スイツチ回路のアイソレーシヨン特
性である。
Incidentally, FIG. 6 is an equivalent circuit diagram of the analog switch circuit according to the present invention when it is off. A portion corresponding to the transistor switch in FIG. 4 is surrounded by a dotted line, and the symbol of the transistor switch is attached. Further, FIG. 7 shows the off-isolation characteristics of the analog switch circuit of the present invention. The horizontal axis represents the frequency of the control signal, and the vertical axis represents the attenuation amount corresponding to each frequency. The solid curve indicates the OFF/OFF state of the analog switch circuit of the present invention.
This is the isolation characteristic, and the dotted line is the isolation characteristic of the analog switch circuit explained earlier.

以上説明したように高周波信号に対するオフ・
アイソレーシヨン特性を良好にする為には、スト
レ容量が小さく、且つ、スイツチ・オフ時のトラ
ンジスタ・スイツチのゲートを十分低インピーダ
ンスに保つ必要がある。本発明のアナログ・スイ
ツチ回路は、入出力端子間に直列に接続された第
1と第2トランジスタ・スイツチと第1と第2の
トランジスタ・スイツチと夫々電圧源を共有する
第3と第4のトランジスタ・スイツチとを有し、
第1と第3のトランジスタ・スイツチ並びに第2
と第4のトランジスタ・スイツチに夫々個々の負
荷抵抗を介して電源電圧が供給され、第1と第2
のトランジスタ・スイツチを個々に駆動させ、ス
イツチ・オフ時は、第3と第4のトランジスタ・
スイツチを駆動させて第1と第2のトランジス
タ・スイツチを遮断し、以つて、第1と第2のト
ランジスタ・スイツチのゲートを低インピーダン
スに保ち、且つ、第1と第2のトランジスタの接
続点と半導体基体間に発生する浮遊容量を第5の
トランジスタ・スイツチを駆動させることによつ
て、上記浮遊容量を消去して、オフ・アイソレー
シヨン特性を改善するものである。
As explained above, OFF/OFF for high frequency signals
In order to improve isolation characteristics, it is necessary to have a small strain capacitance and to maintain a sufficiently low impedance at the gate of the transistor switch when the switch is turned off. The analog switch circuit of the present invention includes first and second transistor switches connected in series between input and output terminals, and third and fourth transistor switches that share a voltage source with the first and second transistor switches, respectively. It has a transistor switch,
first and third transistor switches and second
and a fourth transistor switch are supplied with a power supply voltage through respective load resistors, and the first and second
The third and fourth transistor switches are driven individually, and when the switch is off, the third and fourth transistor switches are driven individually.
driving the switch to cut off the first and second transistor switches, thereby keeping the gates of the first and second transistor switches at low impedance, and the connection point between the first and second transistors; By driving the fifth transistor switch, the stray capacitance generated between the semiconductor substrate and the semiconductor substrate is erased and the off-isolation characteristics are improved.

第1乃至第4のトランジスタ・スイツチが共通
のバイアス抵抗を介して電源電圧が供給されてい
るときは、入出力間の容量があたかも一個のトラ
ンジスタ・スイツチと同様な状態となり、第5の
トランジスタ・スイツチの効果は激減されること
になる。従つて、このようなアナログ・スイツチ
回路の高周波信号に対すオフ・アイソレーシヨン
特性は第7図の点線で示すように悪化する。
When the first to fourth transistor switches are supplied with the power supply voltage through a common bias resistor, the capacitance between the input and output becomes as if it were a single transistor switch, and the fifth transistor switch The effect of the switch will be drastically reduced. Therefore, the off-isolation characteristics of such an analog switch circuit with respect to high frequency signals deteriorate as shown by the dotted line in FIG.

以上説明したように、本発明のアナログ・スイ
ツチ回路は、高周波信号に対するオフ・アイソレ
ーシヨン特性を良好なものとなし、第7図に示す
ように30MHzの高周波信号に対し、70dB以上の
オフ・アイソレーシヨン特性を示しており、高周
波信号に極めて適したアナログ・スイツチ回路を
提供できる。
As explained above, the analog switch circuit of the present invention has good off-isolation characteristics for high-frequency signals, and as shown in FIG. It exhibits isolation characteristics and can provide analog switch circuits that are extremely suitable for high-frequency signals.

尚、実施例では、トランジスタ.スイツチとし
て、MOSトランジスタで示されているが、接合
型の電界効果型トランジスタでもよく、又、高周
波特性のよいV―MOSトランジスタ(V―
grooved MOS)或いはDI―MOSトランジスタ
(Die―electric isolated MOS)等の優れたトラ
ンジスタ素子を用いれば更に効果的であることは
明らかである。
In addition, in the embodiment, the transistor. Although a MOS transistor is shown as a switch, a junction field effect transistor may also be used, or a V-MOS transistor (V-MOS transistor) with good high frequency characteristics may be used.
It is clear that the use of superior transistor elements such as grooved MOS (grooved MOS) or DI-MOS transistors (DI-electric isolated MOS) would be more effective.

また、本発明のアナログ・スイツチ回路を形成
する個々の素子が同一半導体基板に形成されるこ
とは言うまでもない。
It goes without saying that the individual elements forming the analog switch circuit of the present invention are formed on the same semiconductor substrate.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図はMOSトランジスタからなるアナロ
グ・スイツチ回路であり、第2図はその等価回路
である。第3図はT型に形成されたアナログ・ス
イツチ回路である。第4図は本発明に係るアナロ
グ・スイツチ回路の一実施例であり、第5図はそ
の説明図であり、第6図はその等価回路図であ
る。第7図は、入力信号の周波数に対するオフ・
アイソレーシヨン特性を示す図である。
FIG. 1 shows an analog switch circuit consisting of MOS transistors, and FIG. 2 shows its equivalent circuit. FIG. 3 shows an analog switch circuit formed in a T-shape. FIG. 4 shows an embodiment of the analog switch circuit according to the present invention, FIG. 5 is an explanatory diagram thereof, and FIG. 6 is an equivalent circuit diagram thereof. Figure 7 shows the off-frequency response to the frequency of the input signal.
FIG. 3 is a diagram showing isolation characteristics.

Claims (1)

【特許請求の範囲】[Claims] 1 信号の入出力端子と、アナログ・スイツチ回
路の開閉を制御する信号が供給される制御端子を
具え、該入出力端子間に直列接続された第1と第
2の電界効果型トランジスタと、該第1と該第2
の電界効果型トランジスタとの接続点の電位を該
制御端子からの制御信号によつて制御する第3の
電界効果型トランジスタを具えたアナログ・スイ
ツチ回路において、該第1と該第2の電界効果型
トランジスタのゲート電極が個々に抵抗成分を介
してバイアス電圧源に接続され且つ、該第1と該
第2の電界効果型トランジスタの夫々のゲート電
極に供給されるバイアス電圧を制御する為の第4
と第5の電界効果型トランジスタに接続され、前
記第3乃至第5の電界効果型トランジスタをオフ
状態とすることによつて前記入出力端子間を導通
状態とし、前記第3乃至第5の電界効果型トラン
ジスタをオン状態とすることによつて、該第1と
該第2の電界効果型トランジスタの接続点の電位
を低電位とすると共に、それらのゲート電極の電
位を低電位にして該第1と該第2の電界効果型ト
ランジスタのゲート間を電気的に分離して前記入
出力端子間を遮断状態とすることを特徴とするア
ナログ・スイツチ回路。
1 comprising a signal input/output terminal and a control terminal to which a signal for controlling opening/closing of an analog switch circuit is supplied, first and second field effect transistors connected in series between the input/output terminals; the first and the second
An analog switch circuit comprising a third field effect transistor whose potential at a connection point with a field effect transistor is controlled by a control signal from the control terminal, wherein the first field effect transistor and the second field effect transistor gate electrodes of the field effect transistors are individually connected to a bias voltage source via resistive components, and a bias voltage source is provided for controlling the bias voltage supplied to the respective gate electrodes of the first and second field effect transistors. 4
and a fifth field effect transistor, and by turning off the third to fifth field effect transistors, conduction is established between the input and output terminals, and the third to fifth electric field By turning on the effect type transistor, the potential at the connection point of the first and second field effect transistors is made low, and the potential of their gate electrodes is made low so that the first field effect transistor is turned on. 1. An analog switch circuit characterized in that the gates of the field effect transistor 1 and the second field effect transistor are electrically separated to cut off the input and output terminals.
JP7631281A 1981-05-20 1981-05-20 Analog switch circuit Granted JPS57192128A (en)

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