JPS623616B2 - - Google Patents
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- JPS623616B2 JPS623616B2 JP56090061A JP9006181A JPS623616B2 JP S623616 B2 JPS623616 B2 JP S623616B2 JP 56090061 A JP56090061 A JP 56090061A JP 9006181 A JP9006181 A JP 9006181A JP S623616 B2 JPS623616 B2 JP S623616B2
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- Japan
- Prior art keywords
- switches
- voltage
- power supply
- resistors
- resistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
この発明は例えばDA変換器等に利用すること
ができる分圧回路に関し、特に精度の高い分圧電
圧を得ることができる分圧回路を提供しようとす
るものである。
ができる分圧回路に関し、特に精度の高い分圧電
圧を得ることができる分圧回路を提供しようとす
るものである。
例えば第１図に示すように互に抵抗値が等しい
４本の抵抗器１０１，１０２，１０３，１０４が
直列接続され、各分圧点１０５，１０６，１０７
から端子１０８，１０９，１１０を導出し、直列
回路の両端に定電圧源又は定電流源１１１を接続
することにより各端子１０８，１０９，１１０に
はそれぞれ直列回路に生じる電圧Ｖの１／４Ｖ，２／４
，３／４ が得られる。DA変換器はこの分圧電圧をデイジ
タル値によつて選択的に取出し、デイジタル値に
応じたアナログ電圧に変換する動作を行う。従つ
て各分圧電圧が１：２：３の比を正確に保つてい
なければならない。これらの分圧電圧が１：２：
３の比を保つには抵抗器１０１，１０２，１０
３，１０４の全てが等しい抵抗値を持たなければ
ならない。然し実際上抵抗器には抵抗値のバラツ
キがあり各抵抗器１０１，１０２，１０３，１０
４の抵抗値を全く等しくすることは実現困難であ
る。然し乍ら従来は各抵抗器を巻線形としたり、
或はセラミツク上に厚膜として形成しレーザトリ
ミング等によりその厚膜抵抗体をトリミングし、
所望の分圧比となるように調整している。従つて
その調整に人手が掛り、コスト高となる欠点があ
る。
４本の抵抗器１０１，１０２，１０３，１０４が
直列接続され、各分圧点１０５，１０６，１０７
から端子１０８，１０９，１１０を導出し、直列
回路の両端に定電圧源又は定電流源１１１を接続
することにより各端子１０８，１０９，１１０に
はそれぞれ直列回路に生じる電圧Ｖの１／４Ｖ，２／４
，３／４ が得られる。DA変換器はこの分圧電圧をデイジ
タル値によつて選択的に取出し、デイジタル値に
応じたアナログ電圧に変換する動作を行う。従つ
て各分圧電圧が１：２：３の比を正確に保つてい
なければならない。これらの分圧電圧が１：２：
３の比を保つには抵抗器１０１，１０２，１０
３，１０４の全てが等しい抵抗値を持たなければ
ならない。然し実際上抵抗器には抵抗値のバラツ
キがあり各抵抗器１０１，１０２，１０３，１０
４の抵抗値を全く等しくすることは実現困難であ
る。然し乍ら従来は各抵抗器を巻線形としたり、
或はセラミツク上に厚膜として形成しレーザトリ
ミング等によりその厚膜抵抗体をトリミングし、
所望の分圧比となるように調整している。従つて
その調整に人手が掛り、コスト高となる欠点があ
る。
この発明の目的はこのような分圧回路の分圧抵
抗器の抵抗値に多少バラツキがあつてもその抵抗
値のバラツキに影響を受けない分圧電圧を得るこ
とができる分圧回路を提供するにある。
抗器の抵抗値に多少バラツキがあつてもその抵抗
値のバラツキに影響を受けない分圧電圧を得るこ
とができる分圧回路を提供するにある。
この発明では全ての抵抗器を各分圧点に関して
入替るように構成したものである。
入替るように構成したものである。
例えば第２図Ａ〜Ｄに示すように抵抗器１０１
〜１０４を順次切替るように構成するものであ
る。このように分圧回路を構成する抵抗器１０１
〜１０４を切替ることにより例えば端子１０９に
得られる分圧電圧に関して考察するならば第２図
Ａ〜Ｄの各状態では (A) Ｒ８＋Ｒ４／ＲＶ (B) Ｒ４＋Ｒ１／ＲＶ (C) Ｒ１＋Ｒ２／ＲＶ (D) Ｒ２＋Ｒ３／ＲＶ ここでR1，R2，R3，R4は抵抗器１０１，１０
２，１０３，１０４の各抵抗値Ｒ＝R1＋R2＋R3
＋R4である。
〜１０４を順次切替るように構成するものであ
る。このように分圧回路を構成する抵抗器１０１
〜１０４を切替ることにより例えば端子１０９に
得られる分圧電圧に関して考察するならば第２図
Ａ〜Ｄの各状態では (A) Ｒ８＋Ｒ４／ＲＶ (B) Ｒ４＋Ｒ１／ＲＶ (C) Ｒ１＋Ｒ２／ＲＶ (D) Ｒ２＋Ｒ３／ＲＶ ここでR1，R2，R3，R4は抵抗器１０１，１０
２，１０３，１０４の各抵抗値Ｒ＝R1＋R2＋R3
＋R4である。
第２図はＡ〜Ｄの各状態を一定時間Ｔ毎に切替
るものとすると端子１０９の電圧の平均値ＶAは ＶA＝１／４Ｔ｛Ｖ３＋Ｒ４／Ｒ・Ｖ・Ｔ ＋Ｒ４＋Ｒ１／ＲＶ・Ｔ＋Ｒ１＋Ｒ２／Ｒ・Ｖ・
Ｔ＋ Ｒ２＋Ｒ３／Ｒ・Ｖ・Ｔ｝ ＝１／２Ｖ となり抵抗器１０１〜１０４の各抵抗値に依存し
ないことが解る。このことは他の端子１０８と１
１０に関しても同様である。
るものとすると端子１０９の電圧の平均値ＶAは ＶA＝１／４Ｔ｛Ｖ３＋Ｒ４／Ｒ・Ｖ・Ｔ ＋Ｒ４＋Ｒ１／ＲＶ・Ｔ＋Ｒ１＋Ｒ２／Ｒ・Ｖ・
Ｔ＋ Ｒ２＋Ｒ３／Ｒ・Ｖ・Ｔ｝ ＝１／２Ｖ となり抵抗器１０１〜１０４の各抵抗値に依存し
ないことが解る。このことは他の端子１０８と１
１０に関しても同様である。
従つて第２図に示すように分圧用抵抗器１０１
〜１０４を順次入替ることにより分圧用抵抗器１
０１〜１０４の抵抗値に依存しない分圧電圧を得
ることができる。
〜１０４を順次入替ることにより分圧用抵抗器１
０１〜１０４の抵抗値に依存しない分圧電圧を得
ることができる。
第３図は各分圧抵抗器１０１〜１０４を第２図
で示すように入替るための具体的な実施例を示
す。
で示すように入替るための具体的な実施例を示
す。
各分圧抵抗器１０１〜１０４をスイツチS9，
S10，S11，S12によつてリング状に接続する。ス
イツチS10，S11，S12，S9と抵抗器１０２，１０
３，１０４，１０１の接続点３０１，３０２，３
０３，３０４にはスイツチS15，S16，S13，S14の
各一端を接続し、これらスイツチS13，S14，
S15，S16の他端は共通接続して出力端子３０５に
接続する。各抵抗器１０１，１０２，１０３，１
０４とスイツチS10，S11，S12，S9の接続点３０
６，３０７，３０８，３０９には接地スイツチ
S5，S6，S7，S8の各一端が接続され、スイツチ
S5，S6，S7，S8の各他端は共通接続して共通電位
点３１１に接続する。一方各抵抗器１０１〜１０
４とスイツチS9，S10，S11，S12の接続点３０
４，３０１，３０２，３０３にスイツチ給電S1，
S2，S3，S4の各一端が接続され、スイツチS1〜S4
の各他端は共通接続されて例えば電圧源１１１の
正電圧端子に接続する。
S10，S11，S12によつてリング状に接続する。ス
イツチS10，S11，S12，S9と抵抗器１０２，１０
３，１０４，１０１の接続点３０１，３０２，３
０３，３０４にはスイツチS15，S16，S13，S14の
各一端を接続し、これらスイツチS13，S14，
S15，S16の他端は共通接続して出力端子３０５に
接続する。各抵抗器１０１，１０２，１０３，１
０４とスイツチS10，S11，S12，S9の接続点３０
６，３０７，３０８，３０９には接地スイツチ
S5，S6，S7，S8の各一端が接続され、スイツチ
S5，S6，S7，S8の各他端は共通接続して共通電位
点３１１に接続する。一方各抵抗器１０１〜１０
４とスイツチS9，S10，S11，S12の接続点３０
４，３０１，３０２，３０３にスイツチ給電S1，
S2，S3，S4の各一端が接続され、スイツチS1〜S4
の各他端は共通接続されて例えば電圧源１１１の
正電圧端子に接続する。
このような構成においてスイツチS1〜S4は第４
図にＡ〜Ｄに示すように時間Ｔずつ順次オンとな
るように制御される。スイツチS5〜S8は第４図Ｅ
〜Ｈに示すように時間Ｔずつ順次オンとなるよう
に制御する。スイツチS9〜S12は第４図Ｉ〜Ｌに
示すようにＴ時間オフとなり、他の３／４Ｔ時間オン となるように制御される。スイツチS13〜S16はこ
の例では第５図Ｍ〜Ｐに示すようにスイツチS5〜
S8と同期してオンとなるように制御した場合を示
す。このようにスイツチS13〜S16をスイツチS5〜
S8に連動させてオンとなるように制御したときは
出力端子３０５には第１図の端子１０９が取出さ
れたこととなる。スイツチS13〜S16を時間Ｔだけ
進ませ、スイツチS1〜S4のタイミングと同期しそ
オンとなるように制御したた場合には出力端子３
０５には第１図で説明した端子１０８が取出され
る。スイツチS13〜S16を時間Ｔだけ遅らせると、
出力端子３０５には第１図の端子１０８が取出さ
れる。
図にＡ〜Ｄに示すように時間Ｔずつ順次オンとな
るように制御される。スイツチS5〜S8は第４図Ｅ
〜Ｈに示すように時間Ｔずつ順次オンとなるよう
に制御する。スイツチS9〜S12は第４図Ｉ〜Ｌに
示すようにＴ時間オフとなり、他の３／４Ｔ時間オン となるように制御される。スイツチS13〜S16はこ
の例では第５図Ｍ〜Ｐに示すようにスイツチS5〜
S8と同期してオンとなるように制御した場合を示
す。このようにスイツチS13〜S16をスイツチS5〜
S8に連動させてオンとなるように制御したときは
出力端子３０５には第１図の端子１０９が取出さ
れたこととなる。スイツチS13〜S16を時間Ｔだけ
進ませ、スイツチS1〜S4のタイミングと同期しそ
オンとなるように制御したた場合には出力端子３
０５には第１図で説明した端子１０８が取出され
る。スイツチS13〜S16を時間Ｔだけ遅らせると、
出力端子３０５には第１図の端子１０８が取出さ
れる。
従つてスイツチS1〜S12を第４図Ａ〜Ｌに示す
タイミングでオン、オフ操作しスイツチS13〜S16
を適当なタイミングでオン、オフ操作することに
より出力端子３０５には電圧源１１１から与えた
電圧Ｖの１／４Ｖ，２／４Ｖ，３／４Ｖの電圧を得るこ
とができ る。この電圧は先に説明したように分圧抵抗器１
０１〜１０４の抵抗値に依存せず正確に１：２：
３の比率を持つて得ることができる。
タイミングでオン、オフ操作しスイツチS13〜S16
を適当なタイミングでオン、オフ操作することに
より出力端子３０５には電圧源１１１から与えた
電圧Ｖの１／４Ｖ，２／４Ｖ，３／４Ｖの電圧を得るこ
とができ る。この電圧は先に説明したように分圧抵抗器１
０１〜１０４の抵抗値に依存せず正確に１：２：
３の比率を持つて得ることができる。
第３図の実施例では各抵抗器１０１，１０２，
１０３，１０４の間にスイツチS9〜12直列に接続
している。従つてこのスイツチS9〜S12には各抵
抗器１０１〜１０４を流れる電流と同じ電流が流
れる。よつてこのスイツチS9〜S12にオン抵抗が
存在するとそのオン抵抗による影響を受ける。
１０３，１０４の間にスイツチS9〜12直列に接続
している。従つてこのスイツチS9〜S12には各抵
抗器１０１〜１０４を流れる電流と同じ電流が流
れる。よつてこのスイツチS9〜S12にオン抵抗が
存在するとそのオン抵抗による影響を受ける。
第５図はそのオン低抗の影響を除去することが
できる実施例を示す。
できる実施例を示す。
この例では抵抗器１０１，１０２，１０３，１
０４を直接リング状に接続する。各抵抗器１０
１，１０２，１０３，１０４の各接続点に出力ス
イツチS13，S14，S15，S16の一端を接続し、これ
らスイツチS13〜S16の他端は共通接続して出力端
子３０５を導出する。また各抵抗器１０１〜１０
４の各接続点に給電スイツチS1，S2，S3，S4の一
端を接続し、これらスイツチS1〜S4の他端は共通
接続して定電流源５０１の一端に接続する。更に
各抵抗器１０１〜１０４の各接続点には接地スイ
ツチS5〜S8の一端を接続し、これら各スイツチS5
〜S8の他端を共通接続して共通電位点に接続す
る。定電流源５０１の他端も共通電位点に接続す
る。
０４を直接リング状に接続する。各抵抗器１０
１，１０２，１０３，１０４の各接続点に出力ス
イツチS13，S14，S15，S16の一端を接続し、これ
らスイツチS13〜S16の他端は共通接続して出力端
子３０５を導出する。また各抵抗器１０１〜１０
４の各接続点に給電スイツチS1，S2，S3，S4の一
端を接続し、これらスイツチS1〜S4の他端は共通
接続して定電流源５０１の一端に接続する。更に
各抵抗器１０１〜１０４の各接続点には接地スイ
ツチS5〜S8の一端を接続し、これら各スイツチS5
〜S8の他端を共通接続して共通電位点に接続す
る。定電流源５０１の他端も共通電位点に接続す
る。
この構成においてスイツチS1〜S4の中の何れか
一つ及びスイツチS5〜S8の中の何れか一つを互に
同期してオンに操作することにより第６図Ａ，
Ｂ，Ｃ，Ｄに示すように定電流源５０１に対して
抵抗器１０１〜１０４によつて構成されるリング
状の回路を順次循環させることができる。この循
環切替と同期してスイツチS13〜S16の一つをオン
にすることにより共通電位から一定の分圧点を選
択することができる。この例では４個の抵抗器１
０１〜１０４をリング状に接続し、２個の抵抗器
の直列接続点間に定電流源５０１を接続したから
出力端子３０５は２個の抵抗器に発生する電圧Ｖ
の１／２の電圧を選択して取出すこととなるが、抵抗 器の数を例えば20個に採れば９点の分圧点を得る
ことができる。そしてその各分圧点のスイツチ
S13〜S16に相当するスイツチを適当なタイミング
でオンに操作することにより任意の分圧点の電圧
を取出すことができる。
一つ及びスイツチS5〜S8の中の何れか一つを互に
同期してオンに操作することにより第６図Ａ，
Ｂ，Ｃ，Ｄに示すように定電流源５０１に対して
抵抗器１０１〜１０４によつて構成されるリング
状の回路を順次循環させることができる。この循
環切替と同期してスイツチS13〜S16の一つをオン
にすることにより共通電位から一定の分圧点を選
択することができる。この例では４個の抵抗器１
０１〜１０４をリング状に接続し、２個の抵抗器
の直列接続点間に定電流源５０１を接続したから
出力端子３０５は２個の抵抗器に発生する電圧Ｖ
の１／２の電圧を選択して取出すこととなるが、抵抗 器の数を例えば20個に採れば９点の分圧点を得る
ことができる。そしてその各分圧点のスイツチ
S13〜S16に相当するスイツチを適当なタイミング
でオンに操作することにより任意の分圧点の電圧
を取出すことができる。
この第５図の実施例でも各時点で取出される分
圧電圧はリング状に接続した抵抗器に発生する電
圧の平均値で取出すことができるから各抵抗器１
０１〜１０４の抵抗値にバラツキがあつても出力
端子３０５には２個の抵抗器に発生する電圧Ｖを
正確に１／２にした電圧を得ることができる。
圧電圧はリング状に接続した抵抗器に発生する電
圧の平均値で取出すことができるから各抵抗器１
０１〜１０４の抵抗値にバラツキがあつても出力
端子３０５には２個の抵抗器に発生する電圧Ｖを
正確に１／２にした電圧を得ることができる。
ところで第５図及び第６図で説明した実施例で
は抵抗器の分流辺の一方の分圧点から出力端子３
０５を導出した場合を説明した。このように構成
した場合、各抵抗器１０１〜１０４の各分圧点と
共通電位点の間に浮遊容量が存在するためスイツ
チS1〜S4，S5〜S8及びS13〜S16高速度で切替たと
き出力端子３０５に得られる分圧電圧はスイツチ
の切替時において第７図Ａに示すように尖頭値を
Ｖとするスパイクノイズが発生する。
は抵抗器の分流辺の一方の分圧点から出力端子３
０５を導出した場合を説明した。このように構成
した場合、各抵抗器１０１〜１０４の各分圧点と
共通電位点の間に浮遊容量が存在するためスイツ
チS1〜S4，S5〜S8及びS13〜S16高速度で切替たと
き出力端子３０５に得られる分圧電圧はスイツチ
の切替時において第７図Ａに示すように尖頭値を
Ｖとするスパイクノイズが発生する。
このためこの発明では更に第８図に示すように
スイツチS13〜S16と同期して他の分流辺の分圧点
を同時に選択するスイツチS17を設けるように構
成するものである。このスイツチS17を通じて取
出される電圧は負極性のスパイクノイズが発生す
る。よつてこれらスイツチによつて取出される対
称点の電圧を加算して取出すことによりスパイク
ノイズのない分圧電圧を得ることができる。
スイツチS13〜S16と同期して他の分流辺の分圧点
を同時に選択するスイツチS17を設けるように構
成するものである。このスイツチS17を通じて取
出される電圧は負極性のスパイクノイズが発生す
る。よつてこれらスイツチによつて取出される対
称点の電圧を加算して取出すことによりスパイク
ノイズのない分圧電圧を得ることができる。
以上説明したようにこの発明によれば抵抗値に
依存しない分圧電圧を得ることができる。よつて
精度よく抵抗値を揃えた抵抗器を用いなくとも正
確な比率を持つて分割された分圧電圧を得ること
ができる。よつてこの分圧電圧を利用することに
より精度の高い例えばDA変換器を得ることがで
きる。
依存しない分圧電圧を得ることができる。よつて
精度よく抵抗値を揃えた抵抗器を用いなくとも正
確な比率を持つて分割された分圧電圧を得ること
ができる。よつてこの分圧電圧を利用することに
より精度の高い例えばDA変換器を得ることがで
きる。
尚上述では抵抗器を分圧素子として利用した例
を説明したが、他の素子としてコンデンサ、或は
インダクタ、更にはトランジスタ又はFETによ
つて抵抗素子を構成したものを分圧素子として利
用することができる。またスイツチS1〜S17は高
速度で切替ることから電子スイツチを利用するこ
とが考えられる。
を説明したが、他の素子としてコンデンサ、或は
インダクタ、更にはトランジスタ又はFETによ
つて抵抗素子を構成したものを分圧素子として利
用することができる。またスイツチS1〜S17は高
速度で切替ることから電子スイツチを利用するこ
とが考えられる。
第１図は従来の分圧回路を説明するための接続
図、第２図はこの発明の動作を説明するための接
続図、第３図はこの発明の具体的な実施例を示す
接続図、第４図はこの発明の動作を説明するため
の波形図、第５図はこの発明の他の実施例を示す
接続図、第６図はその動作を説明するための接続
図、第７図は第６図の動作を説明するための波形
図、第８図はこの発明の更に他の実施例を示す接
続図である。 １０１〜１０４：抵抗器、S1〜S17：スイツ
チ、１１１：電圧源、５０１：定電流源。
図、第２図はこの発明の動作を説明するための接
続図、第３図はこの発明の具体的な実施例を示す
接続図、第４図はこの発明の動作を説明するため
の波形図、第５図はこの発明の他の実施例を示す
接続図、第６図はその動作を説明するための接続
図、第７図は第６図の動作を説明するための波形
図、第８図はこの発明の更に他の実施例を示す接
続図である。 １０１〜１０４：抵抗器、S1〜S17：スイツ
チ、１１１：電圧源、５０１：定電流源。
Claims (1)
- 【特許請求の範囲】 １ リング状に接続されたＮ個（Ｎは２以上の整
数）の分圧素子と、 上記分圧素子の接続点に一端が接続されたＮ個
の給電スイツチと、 これらＮ個の給電スイツチの他端に共通に一端
が接続された電源と、 上記分圧素子の各接続点と上記電源の他端との
間にそれぞれ接続されたＮ個の接地スイツチと、 上記分圧素子の各接続点と分圧出力端子との間
にそれぞれ接続されたＮ個の出力スイツチと、 上記給電スイツチの１つ及び上記接地スイツチ
の１つを同時にオンにし、かつ出力すべき値に応
じて出力スイツチの１つをオンとし、これらオン
にするスイツチの上記リング上での相対位置関係
を保持したまま上記オンにするスイツチを周期的
に順次繰り返し変更する制御手段とを具備する分
圧回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56090061A JPS57204632A (en) | 1981-06-10 | 1981-06-10 | Voltage dividing circuit |
| US06/385,255 US4459580A (en) | 1981-06-10 | 1982-06-04 | DA Converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56090061A JPS57204632A (en) | 1981-06-10 | 1981-06-10 | Voltage dividing circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57204632A JPS57204632A (en) | 1982-12-15 |
| JPS623616B2 true JPS623616B2 (ja) | 1987-01-26 |
Family
ID=13988044
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56090061A Granted JPS57204632A (en) | 1981-06-10 | 1981-06-10 | Voltage dividing circuit |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4459580A (ja) |
| JP (1) | JPS57204632A (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4774492A (en) * | 1986-12-03 | 1988-09-27 | Vtc Inc | Slotted integrated circuit resistor |
| US4827222A (en) * | 1987-12-11 | 1989-05-02 | Vtc Incorporated | Input offset voltage trimming network and method |
| US6288517B1 (en) * | 1998-09-29 | 2001-09-11 | Raytheon Company | Hardware multiphase sinewave generator |
| US6429798B1 (en) * | 2000-02-08 | 2002-08-06 | Ericsson Inc. | Combined transmit filter and D-to-A converter |
| GB0108656D0 (en) * | 2001-04-06 | 2001-05-30 | Koninkl Philips Electronics Nv | Digital to analogue converter |
| US6933874B2 (en) * | 2003-11-13 | 2005-08-23 | Texas Instruments Incorporated | Applying desired voltage at a node |
| WO2007069160A1 (en) * | 2005-12-12 | 2007-06-21 | Nxp B.V. | Flash analog-to-digital converter |
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