JPS6237540B2 - - Google Patents
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- JPS6237540B2 JPS6237540B2 JP53011174A JP1117478A JPS6237540B2 JP S6237540 B2 JPS6237540 B2 JP S6237540B2 JP 53011174 A JP53011174 A JP 53011174A JP 1117478 A JP1117478 A JP 1117478A JP S6237540 B2 JPS6237540 B2 JP S6237540B2
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Description
【発明の詳細な説明】
本発明は半導体装置に係り、特にベースとエミ
ツタとの間に接続され、ベース領域内に形成され
た抵抗領域を有する半導体装置に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a semiconductor device, and more particularly to a semiconductor device having a resistance region connected between a base and an emitter and formed within a base region.
一般にダーリントン回路は、第１図に示すよう
に、エミツタの出力を直接次段のベースに接続し
た直結増幅回路である。この回路において、ベー
スとエミツタとの間に抵抗γを接続しようとする
場合、第２図Ａ，Ｂに示すように、コレクタ領域
１となる例えばＮ型のシリコン半導体基板にＰ型
のベース領域２を拡散形成し、さらにその上に
N+型のエミツタ領域３を形成し、全体として
NPN型トランジスタを構成し、ベース・リード
４およびエミツタ・リード５をそれぞれ電極を介
して導出する。そして、上記ベース領域２内に
は、N+型の抵抗領域６を形成し、このN+型の抵
抗領域６をシート抵抗γとし、ベースＢとエミツ
タＥとの間に電極７および８を介して接続する方
法が知られている。また、上述したNPN型トラ
ンジスタにおいて、トランジスタのASO（安全
動作領域）特性向上のため、第３図Ａおよび第３
図Ｂに示すように、エミツタ領域３の周辺にN+
型のリング状領域９を形成する方法も知られてい
る。 Generally, a Darlington circuit is a direct-coupled amplifier circuit in which the output of an emitter is directly connected to the base of the next stage, as shown in FIG. In this circuit, when a resistor γ is to be connected between the base and the emitter, as shown in FIGS. and then on top of that
Forms an N + type emitter region 3, and as a whole
An NPN type transistor is constructed, and a base lead 4 and an emitter lead 5 are led out through electrodes. In the base region 2, an N + type resistance region 6 is formed, and this N + type resistance region 6 has a sheet resistance γ, and electrodes 7 and 8 are interposed between the base B and the emitter E. There are known methods for connecting. In addition, in the above-mentioned NPN type transistor, in order to improve the ASO (safe operating area) characteristics of the transistor,
As shown in Figure B, N +
Methods of forming the ring-shaped region 9 of the mold are also known.
一方、第４図Ａに示したトランジスタは、上記
２つの方法を組合せて、シート抵抗γを備え、か
つASO特性の良いトランジスタを構成しようと
したものである。しかしながら、この場合、上記
抵抗領域６の最もエミツタ３に近い部分は第４図
Ｂに示すように、エミツタ電極までのインピーダ
ンスが小さくエミツタ領域３とほぼ同一の電位を
持つているため、実際にはトランジスタとして動
作する。そして、この部分にはN+の導電型のリ
ング状領域９がないから、この部分から二次降伏
を起こし、せつかくのリング状領域の効果が無く
なつてしまうという問題があつた。 On the other hand, the transistor shown in FIG. 4A is an attempt to construct a transistor having a sheet resistance γ and good ASO characteristics by combining the above two methods. However, in this case, as shown in FIG. 4B, the part of the resistance region 6 closest to the emitter 3 has a small impedance to the emitter electrode and has almost the same potential as the emitter region 3, so in reality, Operates as a transistor. Since there is no ring-shaped region 9 of N + conductivity type in this part, there is a problem that secondary breakdown occurs from this part, and the effect of the ring-shaped region is lost.
そこで、本発明の目的は、上述した従来技術が
有する問題点を解消し、よりASO特性の強いト
ランジスタを提供することにある。 SUMMARY OF THE INVENTION Therefore, an object of the present invention is to solve the problems of the above-mentioned conventional technology and provide a transistor with stronger ASO characteristics.
しかして、上記目的を達成する本発明による半
導体装置は、ベース領域内に形成された抵抗領域
をベースとエミツタとに接続し、上記抵抗領域の
外側に抵抗領域を取り囲むような抵抗領域と同一
導電型のリング状領域を配置したことを特徴とし
ている。 Accordingly, in the semiconductor device according to the present invention that achieves the above object, a resistive region formed in a base region is connected to the base and an emitter, and a resistive region surrounding the resistive region outside the resistive region has the same conductivity. It is characterized by the arrangement of a ring-shaped area of the mold.
以下本発明による半導体装置の実施例を第５図
を参照して説明する。 Embodiments of the semiconductor device according to the present invention will be described below with reference to FIG.
同図において、符号１はＮ型シリコン半導体基
板により構成されるコレクタ領域を示し、このコ
レクタ領域１内にはＰ型のベース領域２が拡散等
の方法で形成され、さらに、このベース領域２内
にはエミツタ領域３が形成され、全体として
NPN型のトランジスタが構成されている。しか
して、上記エミツタ領域３の周囲にはN+の導電
型を有するリング状領域９がエミツタ領域３を取
り囲むようにして形成されている。 In the figure, reference numeral 1 indicates a collector region made of an N-type silicon semiconductor substrate, and a P-type base region 2 is formed within this collector region 1 by a method such as diffusion. An emitter region 3 is formed in the area, and as a whole,
It consists of an NPN type transistor. A ring-shaped region 9 having N + conductivity type is formed around the emitter region 3 so as to surround the emitter region 3 .
さらに、上記ベース領域２内には、N+の導電
型を有する抵抗領域６が形成されており、この抵
抗領域６の外側にも、該領域と同一導電形のリン
グ状領域１０が設けられている。 Furthermore, a resistance region 6 having a conductivity type of N + is formed in the base region 2, and a ring-shaped region 10 having the same conductivity type as the region is also provided outside this resistance region 6. There is.
また上記ベース領域２と抵抗領域６とは電極７
によつて連結され、一方、上記エミツタ領域３と
上記抵抗領域６とは電極８によつて連結されてい
る。 Further, the base region 2 and the resistance region 6 are connected to the electrode 7.
On the other hand, the emitter region 3 and the resistor region 6 are connected by an electrode 8.
このように構成された本発明によれば、トラン
ジスタのベースとエミツタとの間に接続され、ベ
ース領域内に形成された抵抗領域の外側にリング
状領域を形成したから、抵抗の部分がトランジス
タ動作をするものの、リング状領域によつて二次
降伏を起こさないように保護されているので、
ASO特性の強いトランジスタを提供することが
できる。 According to the present invention configured as described above, since the ring-shaped region is connected between the base and emitter of the transistor and is formed outside the resistor region formed in the base region, the resistor portion is connected to the transistor. However, it is protected from secondary breakdown by the ring-shaped region, so
It is possible to provide transistors with strong ASO characteristics.
第１図は、ダーリントン回路を示す回路図、第
２図Ａは、従来のプレーナ型トランジスタを示す
縦断面図、第２図Ｂは、同トランジスタを示す平
面図、第３図Ａは従来の他の例によるプレーナ型
トランジスタを示す縦断面図、第３図Ｂは同トラ
ンジスタを示す平面図、第４図Ａは、従来のトラ
ンジスタの他の例を示す平面図、第４図Ｂは、同
トランジスタの電極部を示す縦断面図、第５図
は、本発明によるプレーナ型トランジスタの一実
施例を示す平面図である。
１……コレクタ領域、２……ベース領域、３…
…エミツタ領域、４……ベース・リード、５……
エミツタリード、６……抵抗領域、７，８……電
極、９……リング状領域、１０……リング状領
域。
FIG. 1 is a circuit diagram showing a Darlington circuit, FIG. 2A is a vertical cross-sectional view showing a conventional planar transistor, FIG. 2B is a plan view showing the same transistor, and FIG. 3A is a conventional planar transistor. 3B is a plan view showing the same transistor, FIG. 4A is a plan view showing another example of the conventional transistor, and FIG. 4B is the same transistor. FIG. 5 is a plan view showing an embodiment of the planar transistor according to the present invention. 1... Collector area, 2... Base area, 3...
...Emitsuta area, 4...Base lead, 5...
Emitter lead, 6... resistance region, 7, 8... electrode, 9... ring-shaped region, 10... ring-shaped region.
Claims (1)
域を形成すると共にこのベース領域内にエミツタ
領域を形成し、さらに上記ベース領域内にエミツ
タ領域と同一の導電型を有する抵抗領域を形成
し、この抵抗領域をベースとエミツタとに接続し
た半導体装置において、上記抵抗領域の外側に抵
抗領域を取り囲むような抵抗領域と同一導電型の
リング状領域を配置したことを特徴とする半導体
装置。1. A base region is formed in a semiconductor substrate to serve as a collector region, an emitter region is formed in this base region, a resistor region having the same conductivity type as the emitter region is further formed in the base region, and this resistor region A semiconductor device having a base and an emitter connected to a base and an emitter, characterized in that a ring-shaped region of the same conductivity type as the resistor region is arranged outside the resistor region and surrounds the resistor region.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1117478A JPS54104779A (en) | 1978-02-03 | 1978-02-03 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1117478A JPS54104779A (en) | 1978-02-03 | 1978-02-03 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54104779A JPS54104779A (en) | 1979-08-17 |
| JPS6237540B2 true JPS6237540B2 (en) | 1987-08-13 |
Family
ID=11770683
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1117478A Granted JPS54104779A (en) | 1978-02-03 | 1978-02-03 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS54104779A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62117125U (en) * | 1986-01-18 | 1987-07-25 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57148369A (en) * | 1981-03-09 | 1982-09-13 | Toshiba Corp | Composite semiconductor device |
| JPS58147064A (en) * | 1982-02-25 | 1983-09-01 | Fuji Electric Co Ltd | Transistor |
| JPH03250631A (en) * | 1989-06-05 | 1991-11-08 | Fuji Electric Co Ltd | Transistor |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4710732U (en) * | 1971-03-06 | 1972-10-07 |
-
1978
- 1978-02-03 JP JP1117478A patent/JPS54104779A/en active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62117125U (en) * | 1986-01-18 | 1987-07-25 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54104779A (en) | 1979-08-17 |
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