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JPS6239567B2 - - Google Patents
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JPS6239567B2 - - Google Patents

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Publication number
JPS6239567B2
JPS6239567B2 JP54131872A JP13187279A JPS6239567B2 JP S6239567 B2 JPS6239567 B2 JP S6239567B2 JP 54131872 A JP54131872 A JP 54131872A JP 13187279 A JP13187279 A JP 13187279A JP S6239567 B2 JPS6239567 B2 JP S6239567B2
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JP
Japan
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circuit
constant current
transistor
transistors
bias
Prior art date
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Application number
JP54131872A
Other languages
Japanese (ja)
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JPS5656017A (en
Inventor
Kunio Seki
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
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Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
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Publication of JPS5656017A publication Critical patent/JPS5656017A/en
Publication of JPS6239567B2 publication Critical patent/JPS6239567B2/ja
Granted legal-status Critical Current

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Classifications

    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03FAMPLIFIERS
    • H03F3/00Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/68Combinations of amplifiers, e.g. multi-channel amplifiers for stereophonics

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Stereophonic Arrangements (AREA)
  • Amplifiers (AREA)

Description

【発明の詳細な説明】 この発明は、デユアルパワーIC(半導体集積
回路)等の多チヤンネルパワーICに関する。
DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a multi-channel power IC such as a dual power IC (semiconductor integrated circuit).

デユアルパワーICにおいては、同一の回路を
2組有するものであるので、回路の簡素化を図る
ため各種バイアス回路を共通に用いることが考え
られる。
Since a dual power IC has two sets of the same circuit, it is conceivable to use various bias circuits in common in order to simplify the circuit.

上記パワーICを構成する駆動段A級増幅回路
の定電流負荷もしくは出力段B級ブツシユプル回
路のバイアス電流を形成する定電流回路をブース
トラツプ電源ラインに接続された電流ミラー回路
で構成する場合、上記ブーストラツプ電源ライン
は、そのチヤンネルの出力電圧に応じて変動する
ものであるので、共通の定電流をトランジスタを
介して分配して上記各チヤンネルの電流ミラー回
路の入力電流とすると、この分配トランジスタの
コレクタ電流がブートストラツプ電源ラインに応
じて変動するため、これらのトランジスタのコレ
クタ・エミツタ間等価抵抗(出力アドミタンスh
pe)を介して、分配トランジスタの共通としたエ
ミツタ電位が変動し、チヤンネル間クローストー
クが大幅に悪化することが判明した。
When the constant current circuit that forms the constant current load of the drive stage class A amplifier circuit or the bias current of the output stage B class pushpull circuit constituting the above power IC is configured with a current mirror circuit connected to the bootstrap power supply line, the above Since the bootstrap power supply line fluctuates depending on the output voltage of its channel, if a common constant current is distributed through transistors and used as the input current of the current mirror circuit of each channel, the voltage of this distribution transistor is Since the collector current varies depending on the bootstrap power supply line, the equivalent resistance between the collector and emitter of these transistors (output admittance h
pe ), the common emitter potential of the distribution transistor fluctuates, which significantly worsens the crosstalk between channels.

この発明は、チヤンネル間クローストークを悪
化させることなく、バイアス回路の簡素化を図つ
た多チヤンネルパワーICを提供するためになさ
れた。
This invention was made in order to provide a multi-channel power IC with a simplified bias circuit without worsening crosstalk between channels.

この発明は、定電流を分配するトランジスタの
エミツタに抵抗を設けることにより、これら分配
トランジスタのコンダクタンスgmを低下させ、
共通の定電流を分配するものである。
This invention lowers the conductance gm of these distribution transistors by providing a resistor at the emitter of the transistor that distributes constant current,
It distributes a common constant current.

以下、実施例とともに、この発明を詳細に説明
する。
Hereinafter, this invention will be explained in detail along with examples.

図面は、この発明の一実施例を示すデユアルパ
ワーICの回路図である。
The drawing is a circuit diagram of a dual power IC showing an embodiment of the present invention.

同図において、点線で囲まれた各回路素子は全
て周知の半導体集積回路製造方法によつて、1個
の半導体チツプ内に形成されるものである。
In the figure, all circuit elements surrounded by dotted lines are formed within one semiconductor chip by a well-known semiconductor integrated circuit manufacturing method.

1は、安定化電源回路であり、ツエナーダイオ
ード等の定電圧素子で形成した定電圧により、初
段アンプ2,2′の安定化電源及びこの初段アン
プ2,2の動作に必要なバイアス電流等を形成す
るものである。
1 is a stabilized power supply circuit, which uses a constant voltage formed by a constant voltage element such as a Zener diode to control the stabilized power supply for the first stage amplifiers 2, 2' and the bias current necessary for the operation of the first stage amplifiers 2, 2. It is something that forms.

上記初段アンプ2,2′の非反転入力端子
(+)に、外付入力端子P0,P0′を通した入力信号
が印加され、反転入力端子(−)に、抵抗R5
R6(R5′,R6′)、定電流回路I0(I0′)及び端子P1
(P1′)に接続されたコンデンサC2(C2′)で構成
された負帰還回路を介して出力段プツシユプル回
路の出力端子P4(P4′)の出力が伝達されること
によつて、出力段プツシユプル回路の交流電圧利
得が定められるとともにその出力直流電圧レベル
を略Vcc/2の値に定められる。
Input signals passed through external input terminals P 0 , P 0 ' are applied to the non-inverting input terminals (+) of the first stage amplifiers 2, 2', and resistors R 5 , P 0 ' are applied to the inverting input terminals (-).
R 6 (R 5 ′, R 6 ′), constant current circuit I 0 (I 0 ′) and terminal P 1
The output of the output terminal P 4 (P 4 ′) of the output stage push-pull circuit is transmitted through the negative feedback circuit composed of the capacitor C 2 (C 2 ′) connected to the output terminal P 4 (P 4 ′). Accordingly, the AC voltage gain of the output stage push-pull circuit is determined, and the output DC voltage level thereof is determined to be approximately Vcc/2.

この初段アンプ2の出力信号は、ダーリントン
接続されたトランジスタQ7,Q8,抵抗R7、位相
補償コンデンサC1、ダイオード接続されたトラ
ンジスタQ9、定電流負荷トランジスタQ5から構
成された駆動段A級増幅回路によつて増幅され
る。
The output signal of the first stage amplifier 2 is transmitted through a drive stage consisting of Darlington-connected transistors Q 7 and Q 8 , a resistor R 7 , a phase compensation capacitor C 1 , a diode-connected transistor Q 9 , and a constant current load transistor Q 5 It is amplified by a class A amplifier circuit.

この駆動段増幅出力は、出力段B級プツシユプ
ル回路を構成するダーリントン形態に接続された
トランジスタQ14,Q15に供給されるとともに、
コンプリメンタリ形態に接続されたトランジスタ
Q16,Q17にも供給される。トランジスタQ16のエ
ミツタは、ダイオード又はダイオード接続したト
ランジスタQ11〜Q13と、トランジスタQ10とか構
成されたアイドリング電流調整回路に接続される
ことによつて、プツシユプル出力回路のクロスオ
ーバ歪を低減することができる。
This drive stage amplified output is supplied to transistors Q 14 and Q 15 connected in a Darlington configuration that constitute an output stage B class push-pull circuit, and
Transistors connected in complementary form
It is also supplied to Q 16 and Q 17 . The emitter of the transistor Q 16 is connected to an idling current adjustment circuit composed of a diode or diode-connected transistors Q 11 to Q 13 and a transistor Q 10 to reduce crossover distortion of the push-pull output circuit. be able to.

駆動段A級増幅回路の定電流負荷トランジスタ
Q5のベース及びアイドリング電流調整回路の定
電流トランジスタQ6のベースは、電流ミラー回
路を構成する入力側トランジスタQ4のベースに
共通に接続されている。
Constant current load transistor of drive stage class A amplifier circuit
The base of Q5 and the base of the constant current transistor Q6 of the idling current adjustment circuit are commonly connected to the base of the input side transistor Q4 constituting the current mirror circuit.

以上構成の各回路は、他方のチヤンネルの駆動
段A級増幅回路及び出力段B級プツシユプル回路
Bについても、全く同一の回路であるので省略す
る。
Each of the circuits configured above is omitted since the drive stage class A amplifier circuit and the output stage B class push pull circuit B of the other channel are completely the same circuits.

また、上記出力段B級プツシユプル回路は、出
力振幅アツプを図るため、上記定電流トランジス
タQ4〜Q6(Q4′〜Q6′)及び駆動トランジスタQ14
が接続される電源電圧ラインには端子P2(P2′)
を介して出力端子P4(P4′)との間にブートフト
ラツプコンデンサC3,C3′を設けるものである。
Furthermore, in order to increase the output amplitude, the output stage B-class push-pull circuit uses the constant current transistors Q 4 to Q 6 (Q 4 ′ to Q 6 ′) and the drive transistor Q 14 .
The supply voltage line to which is connected is terminal P 2 (P 2 ′)
Boot-trap capacitors C 3 and C 3 ' are provided between the output terminal P 4 (P 4 ') and the output terminal P 4 (P 4 ').

この実施例においては、上記電流ミラー回路を
制御するバイアス回路の共通化を図るため、抵抗
R4とトランジスタQ1とで形成したトランジスタ
Q1のベース・エミツタ間定電流端子に、抵抗R1
を設けることにより、この抵抗R1に定電流を流
すものとし、上記トランジスタQ1のコレクタに
共通にベースが印加され、エミツタにそれぞれ抵
抗R2,R3を設けたトランジスタQ2,Q3により、
上記形成した定電流を分配したそれぞれのコレク
タ電流を上記電流ミラー回路Q4〜Q6(Q4′〜
Q6′)の入力バイアス電流とするものである。
In this embodiment, in order to share the bias circuit that controls the current mirror circuit, a resistor is used.
Transistor formed by R 4 and transistor Q 1
Connect the resistor R 1 to the constant current terminal between the base and emitter of Q 1 .
By providing a constant current, a constant current is caused to flow through this resistor R 1 , and the transistors Q 2 and Q 3 whose base is commonly applied to the collector of the transistor Q 1 and resistors R 2 and R 3 are provided at their emitters, respectively , ,
The respective collector currents to which the constant current formed above is distributed are connected to the current mirror circuits Q 4 to Q 6 (Q 4 ′ to
Q 6 ′) input bias current.

このバイアス回路においては、定電流を分配す
るトランジスタQ2,Q3のエミツタに抵抗を有す
るものであるので、これらのトランジスタQ2
Q3のコンダクタンスgm(利得)が低下するため
上記トランジスタQ2,Q3のコレクタ電圧がブー
トストラツプ電圧で変化しても、互いに他方のチ
ヤンネルに伝達される信号経路の利得が大幅に減
少する。したがつて、バイアス回路を共通として
回路の簡素化を図つた場合でもクロストークの増
大が防止できる。
In this bias circuit, the emitters of transistors Q 2 and Q 3 that distribute constant current have resistances, so these transistors Q 2 and
Since the conductance gm (gain) of Q 3 decreases, even if the collector voltages of the transistors Q 2 and Q 3 change with the bootstrap voltage, the gains of the signal paths transmitted to the other channel are significantly reduced. Therefore, even if the bias circuit is shared and the circuit is simplified, an increase in crosstalk can be prevented.

ちなみに、バイアス電流を1mAに設定した場
合、上記抵抗R2,R3を52Ω程度とすることによ
り、クロストークを10dB改善することができる
ものであり、しかも、抵抗R2,R3はあまり精度
を要求されないので、モノリシツク半導体チツプ
上の占有面積を小さくして構成することができ、
回路の簡素化を図ることができる。
By the way, when the bias current is set to 1 mA, crosstalk can be improved by 10 dB by setting the resistors R 2 and R 3 to about 52 Ω . Since it is not required, it can be configured with a small footprint on a monolithic semiconductor chip.
The circuit can be simplified.

この発明は、前記実施例に限定されず、基準の
定電流を形成する定電流回路は種々変形でき、例
えば、トランジスタQ1のエミツタに抵抗を設け
るものであつてもよい。
The present invention is not limited to the embodiment described above, and the constant current circuit that generates the reference constant current can be modified in various ways. For example, a resistor may be provided at the emitter of the transistor Q1 .

この発明は、ブートフトラツプ電源ラインに駆
動段又は出力段の定電流トランジスタが設けられ
た多チヤンネルのパワーICに広く利用できる。
The present invention can be widely used in multi-channel power ICs in which a constant current transistor in a drive stage or an output stage is provided in a boot-trap power supply line.

【図面の簡単な説明】[Brief explanation of the drawing]

図面は、この発明の一実施例を示す回路図であ
る。 1…安定化電源回路、2,2′…初段アンプ、
3…他方のチヤンネルの駆動段及び出力段回路。
The drawing is a circuit diagram showing an embodiment of the present invention. 1... Stabilized power supply circuit, 2, 2'... First stage amplifier,
3...Drive stage and output stage circuit of the other channel.

Claims (1)

【特許請求の範囲】[Claims] 1 それぞれブートストラツプ電源線と、定電流
バイアストランジスタと、上記ブートストラツプ
電源線と上記定電流バイアストランジスタのコレ
クタとの間に接続された負荷手段と、上記負荷手
段に生ずる電圧によつてベース・エミツタ間バイ
アスを受けるトランジスタからなる定電流負荷手
段とを含む第1、第2の電力増幅回路と、上記第
1、第2の電力増幅回路の上記定電流バイアスト
ランジスタに共通のバイアス電圧を供給する共通
バイアス回路とを含む多チヤンネルパワーICで
あつて、上記共通バイアス回路は、一端が回路の
基準電位点に接続された第1の抵抗と、上記第1
の抵抗の他端と上記第1、第2の電力増幅回路の
上記定電流バイアストランジスタのエミツタとの
間に接続された第2、第3の抵抗と、上記第1の
抵抗に生ずる電圧をベース・エミツタ間に受ける
ように上記第1の抵抗にベース・エミツタが接続
され、コレクタが上記第1、第2の電力増幅回路
の定電流バイアストランジスタのベースに接続さ
れた第1のトランジスタと、上記第1のトランジ
スタのコレクタに接続したバイアス手段とを含む
ことを特徴とする多チヤンネルパワーIC。
1. A bootstrap power supply line, a constant current bias transistor, a load means connected between the bootstrap power supply line and the collector of the constant current bias transistor, and a base-emitter voltage generated in the load means. a common circuit that supplies a common bias voltage to the constant current bias transistors of the first and second power amplifier circuits; A multi-channel power IC including a bias circuit, wherein the common bias circuit includes a first resistor whose one end is connected to a reference potential point of the circuit;
second and third resistors connected between the other ends of the resistors and the emitters of the constant current bias transistors of the first and second power amplifier circuits, and the voltage generated in the first resistor as a base. - a first transistor whose base and emitter are connected to the first resistor so as to be received between the emitters, and whose collector is connected to the bases of the constant current bias transistors of the first and second power amplifier circuits; biasing means connected to the collector of the first transistor.
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