JPS6242282B2 - - Google Patents
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- JPS6242282B2 JPS6242282B2 JP51135675A JP13567576A JPS6242282B2 JP S6242282 B2 JPS6242282 B2 JP S6242282B2 JP 51135675 A JP51135675 A JP 51135675A JP 13567576 A JP13567576 A JP 13567576A JP S6242282 B2 JPS6242282 B2 JP S6242282B2
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- gate
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- transistor
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Description
【発明の詳細な説明】
本発明は絶縁ゲート型電界効果トランジスタ
（以下IGFETと称す）を用いた定電圧回路に関す
る。従来、電圧を降下させるために第１図に示す
ように抵抗R1に流れる電流によつて、電圧降下
を生じさせることにより高い電源電圧から低い電
圧を出力させる方法がある。負荷１の負荷変動や
供給電源端子２の電圧変動に対し、出力端子３に
発生する電圧V0は V0＝ＶGG−R1IL によつて表わされる。但し、ＩLは負荷に流れる
電流、ＶGGは供給電源端子２の電圧である。
（以下IGFETと称す）を用いた定電圧回路に関す
る。従来、電圧を降下させるために第１図に示す
ように抵抗R1に流れる電流によつて、電圧降下
を生じさせることにより高い電源電圧から低い電
圧を出力させる方法がある。負荷１の負荷変動や
供給電源端子２の電圧変動に対し、出力端子３に
発生する電圧V0は V0＝ＶGG−R1IL によつて表わされる。但し、ＩLは負荷に流れる
電流、ＶGGは供給電源端子２の電圧である。
従つて、負荷変動、供給電源電圧の変動はその
まま、出力電圧の変動となり、安定した電圧が発
生されないという欠点があつた。
まま、出力電圧の変動となり、安定した電圧が発
生されないという欠点があつた。
本発明の目的は上記の欠点を排除するもので、
電源変動等に対し安定な出力電圧を発生する定電
圧回路を提供するものである。
電源変動等に対し安定な出力電圧を発生する定電
圧回路を提供するものである。
本発明の定電圧回路は、電源の一端にドレイン
が出力端子にソースが接続されたIGFETと、出
力端子に入力がIGFETのゲートに出力が接続さ
れ且つIGFETより成る１あるいは奇数段インバ
ータ回路とを含み出力端子に接続された負荷に対
し一定電圧を供給出力するものである。すなわ
ち、本発明の定電圧回路において、電源と出力端
子間に接続されたIGFETに流れる電流の変化、
又は出力端子における電圧の変化を１あるいは奇
数段のインバータにより検知し、インバータ出力
を上記IGFETのゲート入力とすることによつて
IGFETの電流又はソース出力を制御し、一定電
圧を得る如くしたものである。
が出力端子にソースが接続されたIGFETと、出
力端子に入力がIGFETのゲートに出力が接続さ
れ且つIGFETより成る１あるいは奇数段インバ
ータ回路とを含み出力端子に接続された負荷に対
し一定電圧を供給出力するものである。すなわ
ち、本発明の定電圧回路において、電源と出力端
子間に接続されたIGFETに流れる電流の変化、
又は出力端子における電圧の変化を１あるいは奇
数段のインバータにより検知し、インバータ出力
を上記IGFETのゲート入力とすることによつて
IGFETの電流又はソース出力を制御し、一定電
圧を得る如くしたものである。
本発明によれば、集積回路において、同一チツ
プ上に本発明の定電圧回路を論理回路と共に構成
し、論理回路やシフトレジスタを動作させるため
に必要なクロツク発生部やクロツク発振器の電源
として本発明の定電圧回路の出力を供給すること
により、回路が動作するために必要最小限の電圧
を、回路の負荷変動及び供給電源電圧変動に対し
て安定に発生するので、回路でのスピード・パワ
ー積を最小にすることが可能となる。すなわち、
回路動作に対し常に最適な電圧を供給することが
できる。従つて高速でありながら低消費電力の集
積回路を提供することができる。またパンチスル
ーが起つて破壊される危険があるチヤンネル長の
短かいMOSFETに対しても、そのMOSFETが要
求する最小の低い電圧が供給され、よつてパンチ
スルーには至らないので、チヤンネル長の短かい
MOSFETを使用することができ、チツプサイズ
が小さくなる。
プ上に本発明の定電圧回路を論理回路と共に構成
し、論理回路やシフトレジスタを動作させるため
に必要なクロツク発生部やクロツク発振器の電源
として本発明の定電圧回路の出力を供給すること
により、回路が動作するために必要最小限の電圧
を、回路の負荷変動及び供給電源電圧変動に対し
て安定に発生するので、回路でのスピード・パワ
ー積を最小にすることが可能となる。すなわち、
回路動作に対し常に最適な電圧を供給することが
できる。従つて高速でありながら低消費電力の集
積回路を提供することができる。またパンチスル
ーが起つて破壊される危険があるチヤンネル長の
短かいMOSFETに対しても、そのMOSFETが要
求する最小の低い電圧が供給され、よつてパンチ
スルーには至らないので、チヤンネル長の短かい
MOSFETを使用することができ、チツプサイズ
が小さくなる。
従つて、高密度、高速、低消費電力、低価格な
集積回路を提供することができる。なお類似の回
路を本願発明者は特願昭51−28352（特公昭58−
49885）にて提案しているが、本願発明はこれに
対して、IGFETQ4，Q9を設けることにより、こ
のトランジスタの閾値およびこの閾値による入力
トランジスタのソース電位の上昇による和電圧だ
け出力される一定電圧を大きくすることができる
という利点を有している。
集積回路を提供することができる。なお類似の回
路を本願発明者は特願昭51−28352（特公昭58−
49885）にて提案しているが、本願発明はこれに
対して、IGFETQ4，Q9を設けることにより、こ
のトランジスタの閾値およびこの閾値による入力
トランジスタのソース電位の上昇による和電圧だ
け出力される一定電圧を大きくすることができる
という利点を有している。
以下、本発明を実施例に基づいて説明する。
第２図は本発明の一実施例であり、Q1，Q3，
Q6，Q8はデプレツシヨン形MOSFET、Q2，
Q4，Q5，Q7はエンハンスメント形MOSFET、４
は例えば論理回路部、５は外部供給電源端子、６
は発生される電圧端子、かつ論理回路部の電源端
子、７はQ7，Q8で構されるインバータの出力端
子である。Q2とQ3とQ4、Q5とQ6、Q7とQ8でそれ
ぞれ奇数段のインバータを構成しており、Q4の
ゲートとドレインはQ2のソースに接続され、Q4
のソースは基準電位（接地）に接続する。Q2の
ドレインはQ3のソースとゲート及びQ5のゲート
に、Q5とQ6のインバータの出力がQ7のゲート
に、Q7，Q8のインバータの出力がデプレツシヨ
ンMOSFETQ1のゲート電極を接続している。１
段の場合はQ2，Q3の出力をQ1のゲートに接続す
る。またQ1のソース電極はQ2のソース電極と論
理回路部の電源端子６に接続している。また
Q1，Q3，Q6，Q8のドレインは電源端子５に接続
されている。Q5とQ6、Q7とQ8のインバーターは
それぞれ駆動トランジスタQ5，Q7と負荷トラン
ジスタQ6，Q8のgm比を非常に大きくしてあり、
Q2のゲート電圧をわずかな変動に対応して出力
が大きく変化するようになつている。
Q6，Q8はデプレツシヨン形MOSFET、Q2，
Q4，Q5，Q7はエンハンスメント形MOSFET、４
は例えば論理回路部、５は外部供給電源端子、６
は発生される電圧端子、かつ論理回路部の電源端
子、７はQ7，Q8で構されるインバータの出力端
子である。Q2とQ3とQ4、Q5とQ6、Q7とQ8でそれ
ぞれ奇数段のインバータを構成しており、Q4の
ゲートとドレインはQ2のソースに接続され、Q4
のソースは基準電位（接地）に接続する。Q2の
ドレインはQ3のソースとゲート及びQ5のゲート
に、Q5とQ6のインバータの出力がQ7のゲート
に、Q7，Q8のインバータの出力がデプレツシヨ
ンMOSFETQ1のゲート電極を接続している。１
段の場合はQ2，Q3の出力をQ1のゲートに接続す
る。またQ1のソース電極はQ2のソース電極と論
理回路部の電源端子６に接続している。また
Q1，Q3，Q6，Q8のドレインは電源端子５に接続
されている。Q5とQ6、Q7とQ8のインバーターは
それぞれ駆動トランジスタQ5，Q7と負荷トラン
ジスタQ6，Q8のgm比を非常に大きくしてあり、
Q2のゲート電圧をわずかな変動に対応して出力
が大きく変化するようになつている。
またQ3，Q6，Q8はQ1に対して違う電源に接続
してもよい。
してもよい。
第３図は第２図で示すデプレツシヨン形
MOSFETのソース電極、つまり端子６の電圧ＶD
Ｄに対するQ1に流れる電流つまり論理回路部に流
れる電流ＩLの特性を示すグラフである。I0，I1，
I2はそれぞれ論理回路部の負荷変動により流れる
電流値である。ＶGGは外部供給電源端子５の電圧
である。
MOSFETのソース電極、つまり端子６の電圧ＶD
Ｄに対するQ1に流れる電流つまり論理回路部に流
れる電流ＩLの特性を示すグラフである。I0，I1，
I2はそれぞれ論理回路部の負荷変動により流れる
電流値である。ＶGGは外部供給電源端子５の電圧
である。
また第４図はQ4とQ2とQ3、Q5とQ6、Q7とQ8で
構成される縦続接続された３段インバーターの入
出力特性を表わすもので、位相反転入力電圧のわ
ずかな変動に対し、出力が大きく変化している。
ＶDDは端子６の電圧つまりQ2の入力電圧、ＶGは
Q7とQ8のインバーターの出力電圧でQ1のゲート
電圧でもある。エンハンスメント形IGFETの
Q2，Q4，Q5，Q7のスレツシユホールド電圧をＶ
TEとすると、Q2，Q4がONするためにはQ2のゲー
ト電圧が2VTE＋ΔＶTE（ΔＶTEはQ2のバツクゲ
ート効果によるスレツシユホールド電圧の増加
分）以上であるのでQ2，Q4とQ3のインバーター
の反転入力電圧ＶDDは2VTE＋ΔＶTEより大きい
値でQ2，Q4とQ3とのgm比によつて決まる。従つ
て直列接続された３段インバーターの出力７は
Q2のゲート電圧が2VTEよりΔＶTEより大きい値
でQ2，Q4とQ3のgm比によつて決まる電圧になる
と出力電圧ＶGが大きく変化する。
構成される縦続接続された３段インバーターの入
出力特性を表わすもので、位相反転入力電圧のわ
ずかな変動に対し、出力が大きく変化している。
ＶDDは端子６の電圧つまりQ2の入力電圧、ＶGは
Q7とQ8のインバーターの出力電圧でQ1のゲート
電圧でもある。エンハンスメント形IGFETの
Q2，Q4，Q5，Q7のスレツシユホールド電圧をＶ
TEとすると、Q2，Q4がONするためにはQ2のゲー
ト電圧が2VTE＋ΔＶTE（ΔＶTEはQ2のバツクゲ
ート効果によるスレツシユホールド電圧の増加
分）以上であるのでQ2，Q4とQ3のインバーター
の反転入力電圧ＶDDは2VTE＋ΔＶTEより大きい
値でQ2，Q4とQ3とのgm比によつて決まる。従つ
て直列接続された３段インバーターの出力７は
Q2のゲート電圧が2VTEよりΔＶTEより大きい値
でQ2，Q4とQ3のgm比によつて決まる電圧になる
と出力電圧ＶGが大きく変化する。
第２図、第３図と第４図で動作原理を説明す
る。今、論理回路部にI0なる負荷電流が流れてい
て端子６の電圧ＶDDがV0なる電圧とする。第４
図よりV0に対するＶGの値がＶG0であり、この電
圧がQ1のゲート電極に印加されている。８はQ1
のゲート電極のＶG0なる電圧がかかつている時の
６の電圧ＶDDと負荷電流ＩLの関係を示すグラフ
である。
る。今、論理回路部にI0なる負荷電流が流れてい
て端子６の電圧ＶDDがV0なる電圧とする。第４
図よりV0に対するＶGの値がＶG0であり、この電
圧がQ1のゲート電極に印加されている。８はQ1
のゲート電極のＶG0なる電圧がかかつている時の
６の電圧ＶDDと負荷電流ＩLの関係を示すグラフ
である。
論理回路部の負荷電流ＩLが変動してI0からI1の
値になつたとすると、Q1で降下電圧が大きくな
るのでＶDDの値がV0より下つてV1の値になろう
とする。したがつてＶGの値は第４図ＶG0の値よ
りも大きくなつてＶG1の値になろうとする。
値になつたとすると、Q1で降下電圧が大きくな
るのでＶDDの値がV0より下つてV1の値になろう
とする。したがつてＶGの値は第４図ＶG0の値よ
りも大きくなつてＶG1の値になろうとする。
Q1のゲート電圧が大きくなるので、Q1に流れ
得る電流が大きくなり、第３図９に示すような特
性になり、特性９のI1に対応するＶDDの値V1が端
子６の電圧として発生される。負荷電流が小さく
なつてI2になつた時は最初のQ1の降下電圧が小さ
くなるので端子６の電圧は少し高くV2になり、
インバーター出力７の電圧は低くなりＶG2の値と
なる。
得る電流が大きくなり、第３図９に示すような特
性になり、特性９のI1に対応するＶDDの値V1が端
子６の電圧として発生される。負荷電流が小さく
なつてI2になつた時は最初のQ1の降下電圧が小さ
くなるので端子６の電圧は少し高くV2になり、
インバーター出力７の電圧は低くなりＶG2の値と
なる。
つまりQ1の電圧が低くなるのでQ1に流れ得る
電流は小さくなり、第３図１０に示すような特性
となり、特性１０のI2に対応するＶDDの値V2が端
子６の電圧として発生される。つまり、負荷電流
の変化に対し負帰還がかかつて電圧降下用トラン
ジスタQ1の特性を変化させることによつてほと
んど一定の電圧が発生される。
電流は小さくなり、第３図１０に示すような特性
となり、特性１０のI2に対応するＶDDの値V2が端
子６の電圧として発生される。つまり、負荷電流
の変化に対し負帰還がかかつて電圧降下用トラン
ジスタQ1の特性を変化させることによつてほと
んど一定の電圧が発生される。
第５図に負荷電流ＩLに対する端子６の発生電
圧ＶDDの特性を示す。ＶGがＶGGの値と等しくな
るまでＩLに対し、ほとんど一定の電圧が発生さ
れる。
圧ＶDDの特性を示す。ＶGがＶGGの値と等しくな
るまでＩLに対し、ほとんど一定の電圧が発生さ
れる。
また外部供給電源電圧ＶGGの変動に対して考え
るに、ＶGGの値がＶGG0の時負荷電流ＩLがI0の値
であるとすると第６図と第７図において発生電圧
ＶDDがV0であり、Q1のゲート電圧ＶGがＶG0で平
衡状態となつている。ＶGGがＶGG0からＶGG1に高
くなつたとするとＶDDの値がV0より高くなつて
V1となる。従つてQ1のゲート電圧ＶGはＶG0から
ＶG1へと下がりQ1の特性は第６図の１１から１
２に変化する。
るに、ＶGGの値がＶGG0の時負荷電流ＩLがI0の値
であるとすると第６図と第７図において発生電圧
ＶDDがV0であり、Q1のゲート電圧ＶGがＶG0で平
衡状態となつている。ＶGGがＶGG0からＶGG1に高
くなつたとするとＶDDの値がV0より高くなつて
V1となる。従つてQ1のゲート電圧ＶGはＶG0から
ＶG1へと下がりQ1の特性は第６図の１１から１
２に変化する。
よつて発生電圧ＶDDは特性１２上でI0になるV1
の値になる。またＶGGが下がつてＶGG2の値にな
つた時は端子６の電圧がV2になり、Q1のゲート
電圧はＶG2と大きくなりQ1の特性は第６図の１
３のようになり、I0に対応するＶDDの値V2が発生
される。
の値になる。またＶGGが下がつてＶGG2の値にな
つた時は端子６の電圧がV2になり、Q1のゲート
電圧はＶG2と大きくなりQ1の特性は第６図の１
３のようになり、I0に対応するＶDDの値V2が発生
される。
つまり外部供給電源電圧の変化に対し、負帰還
がかかつて電圧降下用トランジスタQ1の特性を
変化させることによつてほとんど一定の電圧が発
生される。第８図に外部供給電源電圧ＶGGに対す
る発生電圧ＶDDの特性を示す。ＶGGの値がエンハ
ンスメント形MOSFETQ2のスレツシユホールド
電圧とQ4のスレツシユホールド電圧の和以上で
あればほとんど一定の電圧を発生する。
がかかつて電圧降下用トランジスタQ1の特性を
変化させることによつてほとんど一定の電圧が発
生される。第８図に外部供給電源電圧ＶGGに対す
る発生電圧ＶDDの特性を示す。ＶGGの値がエンハ
ンスメント形MOSFETQ2のスレツシユホールド
電圧とQ4のスレツシユホールド電圧の和以上で
あればほとんど一定の電圧を発生する。
本発明の他の実施例は第２図で説明したデプレ
ツシヨン形MOSFETである電圧降下用トランジ
スタQ1をエンハンスメント形MOSFETにした場
合であり、Q1の特性は第９図のようになる。Q1
がデプレツシヨン形MOSFETの時について上記
で説明したのと同様に負荷電流が大きければQ1
のゲート電圧が高くなるので、第９図１５に示す
特性となり、負荷電流が小さければQ1のゲート
電圧が下がるので、第９図１６に示す特性とな
る。したがつて負荷電流の変動に対しほとんど一
定の電圧となり第５図で示した特性が得られる。
ツシヨン形MOSFETである電圧降下用トランジ
スタQ1をエンハンスメント形MOSFETにした場
合であり、Q1の特性は第９図のようになる。Q1
がデプレツシヨン形MOSFETの時について上記
で説明したのと同様に負荷電流が大きければQ1
のゲート電圧が高くなるので、第９図１５に示す
特性となり、負荷電流が小さければQ1のゲート
電圧が下がるので、第９図１６に示す特性とな
る。したがつて負荷電流の変動に対しほとんど一
定の電圧となり第５図で示した特性が得られる。
また外部電源電圧の変動に対しても、第１０図
に示すように電源電圧が高くなればゲート電圧が
低くなり、第１０図１９に示す特性となり、電源
電圧が低くなればゲート電圧が高くなり同図１８
に示す特性となり電源電圧の変動に対しほとんど
一定の電圧となり、第８図で示した特性が得られ
る。
に示すように電源電圧が高くなればゲート電圧が
低くなり、第１０図１９に示す特性となり、電源
電圧が低くなればゲート電圧が高くなり同図１８
に示す特性となり電源電圧の変動に対しほとんど
一定の電圧となり、第８図で示した特性が得られ
る。
この場合において、発生電圧が一定になるのは
電源電圧ＶGGの値がQ1がONするための最低電圧
つまりQ2のスレツシユホールド電圧とQ1のスレ
ツシユホールド電圧とQ4のスレツシユホールド
電圧の和以上の電圧からである。
電源電圧ＶGGの値がQ1がONするための最低電圧
つまりQ2のスレツシユホールド電圧とQ1のスレ
ツシユホールド電圧とQ4のスレツシユホールド
電圧の和以上の電圧からである。
前述した２つの具体例はQ3，Q6，Q8がデプレ
ツシヨン形MOSFETの場合であるがQ3，Q6，Q8
をエンハンスメント形MOSFETQ9，Q11，Q13に
して第１１図に示す回路にした場合でもQ10と
Q11、Q12とQ13のインバーターはそれぞれ駆動ト
ランジスタQ10とQ12と負荷トランジスタQ11と
Q13のgm比を非常に大きくしてあり、Q2のゲー
ト電圧のわずかな変動に対して出力が大きく変化
するようになつている。前述したのと同様にほと
んど一定の電圧を発生することができる。
ツシヨン形MOSFETの場合であるがQ3，Q6，Q8
をエンハンスメント形MOSFETQ9，Q11，Q13に
して第１１図に示す回路にした場合でもQ10と
Q11、Q12とQ13のインバーターはそれぞれ駆動ト
ランジスタQ10とQ12と負荷トランジスタQ11と
Q13のgm比を非常に大きくしてあり、Q2のゲー
ト電圧のわずかな変動に対して出力が大きく変化
するようになつている。前述したのと同様にほと
んど一定の電圧を発生することができる。
また第２図に示す回路において、Q1，Q3がデ
プレツシヨン形MOSFETQ2がエンハンスメント
形MOSFETである場合についてエンハンストメ
ント形MOSFETとデプレツシヨン形MOSFETの
スレツシユホールド電圧の変化に対する発生電圧
は以下のようになる。第１２図に示す２０の特性
がエンハンストメント形MOSFETのスレツシユ
ホールド電圧ＶTEが大きくなれば第１２図の２１
に示すようにＶTEの変化分の２倍だけ右へ平行移
動し、その分だけ発生電圧ＶDDが大きくなる。ま
た、ＶTEが小さくなければ第１２図の２２のよう
にＶTEの変化分の２倍だけ左へ平行移動し、その
分だけ発生電圧は小さくなる。つまり発生電圧は
2VTE＋ΔＶTEに比例する。
プレツシヨン形MOSFETQ2がエンハンスメント
形MOSFETである場合についてエンハンストメ
ント形MOSFETとデプレツシヨン形MOSFETの
スレツシユホールド電圧の変化に対する発生電圧
は以下のようになる。第１２図に示す２０の特性
がエンハンストメント形MOSFETのスレツシユ
ホールド電圧ＶTEが大きくなれば第１２図の２１
に示すようにＶTEの変化分の２倍だけ右へ平行移
動し、その分だけ発生電圧ＶDDが大きくなる。ま
た、ＶTEが小さくなければ第１２図の２２のよう
にＶTEの変化分の２倍だけ左へ平行移動し、その
分だけ発生電圧は小さくなる。つまり発生電圧は
2VTE＋ΔＶTEに比例する。
またデプレツシヨン形MOSFETのスレツシユ
ホールド電圧ＶTDの変化つまりデプレツシヨン形
MOSFETに流れ得る電流ＩTDの変化に対して
は、第１３図で示すインバーター特性２３がＩTD
が大きくなると２４のようなインバーター特性に
なるが、論理回路部４の負荷MOSFETがすべて
デプレツシヨン形MOSFETで構成されていると
すれば、負荷電流ＩLはＩTDに比例するのでＩTD
が大きくなつたことによりI0からI8に変化する。
ホールド電圧ＶTDの変化つまりデプレツシヨン形
MOSFETに流れ得る電流ＩTDの変化に対して
は、第１３図で示すインバーター特性２３がＩTD
が大きくなると２４のようなインバーター特性に
なるが、論理回路部４の負荷MOSFETがすべて
デプレツシヨン形MOSFETで構成されていると
すれば、負荷電流ＩLはＩTDに比例するのでＩTD
が大きくなつたことによりI0からI8に変化する。
論理回路部に流れる負荷電流はＶTD ２に比例す
るが、Q1に流れ得る電流は（ＶG＋ＶTD ２）に比
例するのでＶTDが大きくなるとＶGは下がる必要
があり、従つて発生電圧ＶDDはV8の値のように
大きくなりＩTDに比例する。またＶTDが小さくな
る。つまりＩTDが小さくなるとＶGは高くなる必
要があり、ＶDDの値はV9のように小さくなりＩT
Ｄに比例する。Ｅ／Ｄ MOSで構成されている論
理回路部が動作するために要求するクロツク発生
部やクロツク発振部のクロツクレベルの最小値は
2VTE＋ΔＶTEに比例しＩTDにも比例する。従つ
て同一チツプ上で本発明のQ1とQ3がデプレツシ
ヨンMOSFETである第２図の定電圧回路とＥ／
Ｄ MOS構成の論理回路部を構成することによ
り、論理回路部が要求するクロツクレベルの最小
値Ｖ〓LMINより必らず少し高い電圧を常に定電圧
回路から供給することができる。過大のクロツク
電圧が論理回路部のトランスフアーゲートに入ら
ないので、トランスフアーゲートでの容量結合に
よる誤動作を防止する。また従来はフイールドの
寄生MOSのスレツシユホールド電圧以上の電圧
が加わる可能性があつたため、フイールド部にチ
ヤンネルストツパーを入れて寄生MOSのスレツ
シユホールド電圧を高めて、寄生MOSができな
いようにしていたが、本発明の2VTE＋ΔＶTEよ
り少し高い電圧を発生する定電圧回路からクロツ
ク発振器及びクロツク発生器を動作させることに
より、フイールド部のチヤンネルストツパーを省
いたプロセスで製造しても定電圧回路で発生され
る電圧が寄生MOSのスレツシユホールド電圧よ
り低いため寄生MOSが生じない。従つてチヤン
ネルストツパーの工程を省くことができ、工程削
減によるコストダウン及び、チヤンネルストツパ
ーと拡散層の配線との間のジヤンクシヨン容量が
無くなり、結局拡散層の配線の容量が大巾に減少
し、スイツチングスピードがそれだけ速くなり同
じ消費電力に対しより高速に動作する。またチヤ
ンネルストツパーをなくすことができるため、拡
散層の配線間隔を狭くすることができ、高密度の
LSIを製造することができる。
るが、Q1に流れ得る電流は（ＶG＋ＶTD ２）に比
例するのでＶTDが大きくなるとＶGは下がる必要
があり、従つて発生電圧ＶDDはV8の値のように
大きくなりＩTDに比例する。またＶTDが小さくな
る。つまりＩTDが小さくなるとＶGは高くなる必
要があり、ＶDDの値はV9のように小さくなりＩT
Ｄに比例する。Ｅ／Ｄ MOSで構成されている論
理回路部が動作するために要求するクロツク発生
部やクロツク発振部のクロツクレベルの最小値は
2VTE＋ΔＶTEに比例しＩTDにも比例する。従つ
て同一チツプ上で本発明のQ1とQ3がデプレツシ
ヨンMOSFETである第２図の定電圧回路とＥ／
Ｄ MOS構成の論理回路部を構成することによ
り、論理回路部が要求するクロツクレベルの最小
値Ｖ〓LMINより必らず少し高い電圧を常に定電圧
回路から供給することができる。過大のクロツク
電圧が論理回路部のトランスフアーゲートに入ら
ないので、トランスフアーゲートでの容量結合に
よる誤動作を防止する。また従来はフイールドの
寄生MOSのスレツシユホールド電圧以上の電圧
が加わる可能性があつたため、フイールド部にチ
ヤンネルストツパーを入れて寄生MOSのスレツ
シユホールド電圧を高めて、寄生MOSができな
いようにしていたが、本発明の2VTE＋ΔＶTEよ
り少し高い電圧を発生する定電圧回路からクロツ
ク発振器及びクロツク発生器を動作させることに
より、フイールド部のチヤンネルストツパーを省
いたプロセスで製造しても定電圧回路で発生され
る電圧が寄生MOSのスレツシユホールド電圧よ
り低いため寄生MOSが生じない。従つてチヤン
ネルストツパーの工程を省くことができ、工程削
減によるコストダウン及び、チヤンネルストツパ
ーと拡散層の配線との間のジヤンクシヨン容量が
無くなり、結局拡散層の配線の容量が大巾に減少
し、スイツチングスピードがそれだけ速くなり同
じ消費電力に対しより高速に動作する。またチヤ
ンネルストツパーをなくすことができるため、拡
散層の配線間隔を狭くすることができ、高密度の
LSIを製造することができる。
また高速になるのでＥ／Ｄ MOS LSIの場合
素子のスイツチングスピードがＩTDに比例するが
高速になつた分だけＩTDを下げることができ、そ
の分消費電力を小さくすることができる。更にＩ
TDが下がると一般にクロツク用電源等に必要な高
い電源電圧ＶGGを下げることができ、更に消費電
力が小さくなる。つまり高速で超低消費電力の
MOS LSIを提供することができるという大きな
メリツトがある。
素子のスイツチングスピードがＩTDに比例するが
高速になつた分だけＩTDを下げることができ、そ
の分消費電力を小さくすることができる。更にＩ
TDが下がると一般にクロツク用電源等に必要な高
い電源電圧ＶGGを下げることができ、更に消費電
力が小さくなる。つまり高速で超低消費電力の
MOS LSIを提供することができるという大きな
メリツトがある。
また内部が一定の低電圧となるのでチヤンネル
長の短かい素子を使用することができ、さらに拡
散層による配線間隔も狭くすることができ、格段
に高密度にすることができるためチツプサイズを
小さくでき低価格のLSIを提供することができ
る。
長の短かい素子を使用することができ、さらに拡
散層による配線間隔も狭くすることができ、格段
に高密度にすることができるためチツプサイズを
小さくでき低価格のLSIを提供することができ
る。
第１図は従来例を示す回路図、第２図は本発明
の一実施例を示す回路図、第３図は第２図で示す
Q1特性（負荷電流変化）図、第４図は第２図で
示すQ2Q3Q4，Q5Q6，Q7Q8の直列接続された３段
のインバーター特性、第５図は本発明の一実施例
の負荷電流に対する発生電圧を示す図、第６図は
第２図で示すQ2の特性（電源電圧変化）図、第
７図は第２図で示すQ2とQ4とQ3、Q5とQ6、Q7と
Q8の直列接続された３段のインバーター特性、
第８図はＶGGに対する発生電圧特性、第９図は第
２図で示すQ2の特性、第１０図は第２図で示す
Q2の特性、第１１図は本発明の他の一実施例を
示す回路図、第１２図はＶTE変化に対するQ2と
Q4とQ3、Q5とQ6、Q7とQ8の直列接続された３段
のインバーター特性、第１３図はＶTD変化に対す
るQ2とQ4とQ3、Q5とQ6、Q7とQ8の直列接続され
た３段のインバーター特性、第１４図はＶTD変化
に対するQ1の特性をそれぞれ示す。 １，４……負荷となる論理回路部、２，５……
外部電源端子、３，６……発生電源端子、７……
Q7とQ8のインバーターの出力端子。
の一実施例を示す回路図、第３図は第２図で示す
Q1特性（負荷電流変化）図、第４図は第２図で
示すQ2Q3Q4，Q5Q6，Q7Q8の直列接続された３段
のインバーター特性、第５図は本発明の一実施例
の負荷電流に対する発生電圧を示す図、第６図は
第２図で示すQ2の特性（電源電圧変化）図、第
７図は第２図で示すQ2とQ4とQ3、Q5とQ6、Q7と
Q8の直列接続された３段のインバーター特性、
第８図はＶGGに対する発生電圧特性、第９図は第
２図で示すQ2の特性、第１０図は第２図で示す
Q2の特性、第１１図は本発明の他の一実施例を
示す回路図、第１２図はＶTE変化に対するQ2と
Q4とQ3、Q5とQ6、Q7とQ8の直列接続された３段
のインバーター特性、第１３図はＶTD変化に対す
るQ2とQ4とQ3、Q5とQ6、Q7とQ8の直列接続され
た３段のインバーター特性、第１４図はＶTD変化
に対するQ1の特性をそれぞれ示す。 １，４……負荷となる論理回路部、２，５……
外部電源端子、３，６……発生電源端子、７……
Q7とQ8のインバーターの出力端子。
Claims (1)
- １ 電源と出力端子との間に接続された第１の絶
縁ゲート型電界効果トランジスタと、前記電源の
または他の電源に第２の絶縁ゲート型電界効果ト
ランジスタを介して一端が接続された第３の絶縁
ゲート型電界効果トランジスタと、該第３のトラ
ンジスタの他端と基準電位との間に接続されゲー
トが該第３のトランジスタの他端に接続された第
４の絶縁ゲート型電界効果トランジスタとを有
し、前記第３のトランジスタの前記一端の信号と
同じ位相の信号を前記第１のトランジスタのゲー
トに印加し、前記第３のトランジスタのゲートを
前記出力端子へ接続することを特徴とする定電圧
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13567576A JPS5359846A (en) | 1976-11-10 | 1976-11-10 | Constant voltage circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13567576A JPS5359846A (en) | 1976-11-10 | 1976-11-10 | Constant voltage circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5359846A JPS5359846A (en) | 1978-05-30 |
| JPS6242282B2 true JPS6242282B2 (ja) | 1987-09-08 |
Family
ID=15157290
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13567576A Granted JPS5359846A (en) | 1976-11-10 | 1976-11-10 | Constant voltage circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5359846A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS554647A (en) * | 1978-06-27 | 1980-01-14 | Nippon Precision Saakitsutsu Kk | Constant voltage circuit |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5849885A (ja) * | 1981-09-19 | 1983-03-24 | 朝田 義雄 | マイクロ波加熱による布帛等の連続加熱脱水装置 |
-
1976
- 1976-11-10 JP JP13567576A patent/JPS5359846A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5359846A (en) | 1978-05-30 |
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