JPS624864B2 - - Google Patents
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- JPS624864B2 JPS624864B2 JP52063924A JP6392477A JPS624864B2 JP S624864 B2 JPS624864 B2 JP S624864B2 JP 52063924 A JP52063924 A JP 52063924A JP 6392477 A JP6392477 A JP 6392477A JP S624864 B2 JPS624864 B2 JP S624864B2
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- Japan
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- region
- epitaxial layer
- transistor
- type
- output transistor
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/65—Integrated injection logic
- H10D84/652—Integrated injection logic using vertical injector structures
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/177—Base regions of bipolar transistors, e.g. BJTs or IGBTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/64—Electrodes comprising a Schottky barrier to a semiconductor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/611—Combinations of BJTs and one or more of diodes, resistors or capacitors
- H10D84/613—Combinations of vertical BJTs and one or more of diodes, resistors or capacitors
- H10D84/617—Combinations of vertical BJTs and only diodes
Landscapes
- Bipolar Integrated Circuits (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
この発明は半導体基板上のエピタキシアル成長
層に作られたnpn型またはpnp型負荷トランジス
タとpnm型またはnpm型出力トランジスタから成
るジヨツトキトランジスタ論理回路（STL）を
対象とする。
層に作られたnpn型またはpnp型負荷トランジス
タとpnm型またはnpm型出力トランジスタから成
るジヨツトキトランジスタ論理回路（STL）を
対象とする。
この種の回路は公知であり例えば1975年２月開
催のISSCCにH.H.BergerとS.K.Wie−dmannが
発表している。このI2L論理回路の最小スイツチ
ング時間は主として出力トランジスタのベースと
エミツタへの少数キヤリヤ蓄積によつて決められ
る。少数キヤリヤ蓄積をシヨツトキ接触の導入に
よつて減少させることは試みられているがそのた
めには基板を通してキヤリヤを供給する際二つの
エピタキシアル層を必要とし、これらのエピタキ
シアル層の厚さが出力トランジスタと負荷トラン
ジスタのベース巾を決定する。またデバイス相互
間の分離に対しては酸化物分離技術が必要とな
る。
催のISSCCにH.H.BergerとS.K.Wie−dmannが
発表している。このI2L論理回路の最小スイツチ
ング時間は主として出力トランジスタのベースと
エミツタへの少数キヤリヤ蓄積によつて決められ
る。少数キヤリヤ蓄積をシヨツトキ接触の導入に
よつて減少させることは試みられているがそのた
めには基板を通してキヤリヤを供給する際二つの
エピタキシアル層を必要とし、これらのエピタキ
シアル層の厚さが出力トランジスタと負荷トラン
ジスタのベース巾を決定する。またデバイス相互
間の分離に対しては酸化物分離技術が必要とな
る。
この発明の目的は1ns程度のキヤリヤ走行時間
の達成が可能であるシヨツキトランジスタ論理回
路を提供することである。
の達成が可能であるシヨツキトランジスタ論理回
路を提供することである。
この目的は基板上に成長したエピタキシアル層
に作られたnpn型またはpnp型負荷トランジスタ
とpnm型またはnpm型出力トランジスタから構成
されたシヨツトキトランジスタ論理回路におい
て、基板をn+型（またはp+型）にドープしエピ
タキシアル層をｎ型（またはｐ型）にドープし、
エピタキシアル層に深いイオン注入によつてｐ型
（またはｎ型）区域を作り、このイオン注入区域
を部分的に負荷トランジスタのベース領域ならび
に出力トランジスタのエミツタ領域とし、イオン
注入区域の下にあるエピタキシアル層部分を負荷
トランジスタのエミツタ領域とし、イオン注入区
域の上にあるエピタキシアル層部分を負荷トラン
ジスタのコレクタ領域ならびに出力トランジスタ
のベース領域とすること、エピタキシアル層の表
面にエピタキシアル層との間にシヨツトキ障壁を
形成する電極を設けそれを出力トランジスタのコ
レクタ接続とすることによつて達成される。
に作られたnpn型またはpnp型負荷トランジスタ
とpnm型またはnpm型出力トランジスタから構成
されたシヨツトキトランジスタ論理回路におい
て、基板をn+型（またはp+型）にドープしエピ
タキシアル層をｎ型（またはｐ型）にドープし、
エピタキシアル層に深いイオン注入によつてｐ型
（またはｎ型）区域を作り、このイオン注入区域
を部分的に負荷トランジスタのベース領域ならび
に出力トランジスタのエミツタ領域とし、イオン
注入区域の下にあるエピタキシアル層部分を負荷
トランジスタのエミツタ領域とし、イオン注入区
域の上にあるエピタキシアル層部分を負荷トラン
ジスタのコレクタ領域ならびに出力トランジスタ
のベース領域とすること、エピタキシアル層の表
面にエピタキシアル層との間にシヨツトキ障壁を
形成する電極を設けそれを出力トランジスタのコ
レクタ接続とすることによつて達成される。
この発明によりイオン注入によつて作られたト
ランジスタのベース巾は１μｍ以下の値まで低下
させることができるという利点がある。
ランジスタのベース巾は１μｍ以下の値まで低下
させることができるという利点がある。
図面に示した実施例によつてこの発明を更に詳
細に説明する。
細に説明する。
第１図は公知のシヨツトキトランジスタ論理回
路（STL）を示す。この回路は負荷トランジス
タ１と出力トランジスタ２から成りベース１１を
通して制御される負荷トランジスタ１のコレクタ
はコレクタ２３が出力端になつている出力トラン
ジスタ２のベースと結合されている。トランジス
タ１の入力端２６，２７および２８はダイオード
２６１，２７１および２８１を通してトランジス
タ１のコレクタの外トランジスタ２のベース１７
に結ばれている。トランジスタ１は例えばnpnト
ランジスタとしトランジスタ２は例えばpnmトラ
ンジスタとする。ここでpnmトランジスタはコレ
クタが半導体にとりつけられた金属層から構成さ
れているものでこの金属層は半導体との間にシヨ
ツトキ障壁を形成する。負荷トランジスタのベー
ス接続２４１と出力トランジスタのエミツタ接続
２４１には電圧＋ＶDを印加し、負荷トランジス
タのエミツタ接続１３には電圧−ＶBを印加する
のが有利である。
路（STL）を示す。この回路は負荷トランジス
タ１と出力トランジスタ２から成りベース１１を
通して制御される負荷トランジスタ１のコレクタ
はコレクタ２３が出力端になつている出力トラン
ジスタ２のベースと結合されている。トランジス
タ１の入力端２６，２７および２８はダイオード
２６１，２７１および２８１を通してトランジス
タ１のコレクタの外トランジスタ２のベース１７
に結ばれている。トランジスタ１は例えばnpnト
ランジスタとしトランジスタ２は例えばpnmトラ
ンジスタとする。ここでpnmトランジスタはコレ
クタが半導体にとりつけられた金属層から構成さ
れているものでこの金属層は半導体との間にシヨ
ツトキ障壁を形成する。負荷トランジスタのベー
ス接続２４１と出力トランジスタのエミツタ接続
２４１には電圧＋ＶDを印加し、負荷トランジス
タのエミツタ接続１３には電圧−ＶBを印加する
のが有利である。
第２図にnpn負荷トランジスタ１とpnm出力ト
ランジスタ２が酸化物分離区域３によつて入力ダ
イオード２６，２７および２８から分離されてい
るこの発明の実施例を示す。これらのトランジス
タを製作するためn+型にドープした基板１３１
例えばSi基板上にｎ型にドープされたエピタキシ
アル層１１１を成長させる。基板１３１はnpn負
荷トランジスタのエミツタ接続区域となるからそ
こにエミツタ接続端子１３を設ける。第２図に示
されているエピタキシアル層１１１中の区域１４
はnpn負荷トランジスタ１のエミツタ領域とな
る。エピタキシアル層１１１内にはトランジスタ
１と２を作るための区域とシヨツトキ・ダイオー
ド２６，２７，２９を作るための区域が分離区域
３によつて互に電気的に分離されている。この分
離には予めエツチングによつて形成された二酸化
シリコン層を使用するのが有利である。npn負荷
トランジスタ１のエミツタ領域１４の上には深い
イオン注入によつてｐ型の区域１１が作られ、こ
の区域は負荷トランジスタ１のベース領域とな
る。分離区域３の右側において深いイオン注入に
よつて作られたｐ型区域１５の上にあるエピタキ
シアル層部分１７２には電極２６，２７および２
８が設けられ、これらの電極はエピタキシアル層
との間にシヨツトキ障壁を形成して論理回路全体
の入力電極となる。エピタキシアル層部分１７２
の表面に作られn+ドーピング区域１７４と導体
路１７３を介して区域１７２がpnm出力トランジ
スタ２のベース領域１７に結合される。ベース領
域１７の表面にはｎ型ドーピング区域１７５が作
られ出力トランジスタ２のコレクタ領域となつて
いる。分離区域３の左側の部分に深いイオン注入
によつて作られたｐ型区域１１（この区域は分離
区域の右側のイオン注入区域１５と同じ工程で作
ることができる）は出力トランジスタ２のエミツ
タ領域と同時に負荷トランジスタ１のベース領域
となつている。図に示すようにイオン注入区域１
１は同じくｐ型にドープされた拡散区域２１２と
その上に設けられた電極２４１に結合されてい
る。電極２４１は出力トランジスタ２のエミツタ
接続となる。区域１７の表面にはこの区域との間
にシヨツトキ障壁を形成して回路の出力端となる
電極２３が設けられる。電極２３，２６，２７お
よび２８の材料は電極２６と２７と２８のシヨツ
トキ障壁が出力電極２３のシヨツトキ障壁より低
くなるように選ばれる。そのためには出力電極２
３の材料はPtSiとし電極２６，２７および２８の
材料はTiまたはPd2Siとする。論理“０”と
“１”の間の準位差はほぼこのシヨツトキ障壁の
高さの差に対応する。分離区域３はトランジスタ
１および２が配置されている各個の区域１４，１
７，１１を他の区域１４２，１７２，１５から分
離するために用いられている。その際区域１４，
１７，１１は区域１４２，１７２，１５から電気
的に完全に分離している。これらの区域がもし電
気的に結合されているとしたならば、妨害が避け
られないであろう。なぜならば、入力ダイオード
２６ないし２８は、これらに印加されている電圧
に依存して、図らずも出力ダイオード２３の機能
を引き継ぎ、このことは回路の全体機能を損なう
であろうからである。これを避けるために、ダイ
オード２６ないし２８は、層列１１，１４，１３
１および１４２を介する寄生的なトランジスタ作
用から保護されなければならない。しかしこのこ
とは、区域１５が２４１を介して導かれる外部電
圧から完全に分離されている場合のみ可能であ
る。ダイオード２６ないし２８は区域１５によつ
て完全に被われている。ダイオード２６ないし２
８は、回路のゲート機能を保証するために、導体
路１７３を介してのみ領域１７と結合されてい
る。
ランジスタ２が酸化物分離区域３によつて入力ダ
イオード２６，２７および２８から分離されてい
るこの発明の実施例を示す。これらのトランジス
タを製作するためn+型にドープした基板１３１
例えばSi基板上にｎ型にドープされたエピタキシ
アル層１１１を成長させる。基板１３１はnpn負
荷トランジスタのエミツタ接続区域となるからそ
こにエミツタ接続端子１３を設ける。第２図に示
されているエピタキシアル層１１１中の区域１４
はnpn負荷トランジスタ１のエミツタ領域とな
る。エピタキシアル層１１１内にはトランジスタ
１と２を作るための区域とシヨツトキ・ダイオー
ド２６，２７，２９を作るための区域が分離区域
３によつて互に電気的に分離されている。この分
離には予めエツチングによつて形成された二酸化
シリコン層を使用するのが有利である。npn負荷
トランジスタ１のエミツタ領域１４の上には深い
イオン注入によつてｐ型の区域１１が作られ、こ
の区域は負荷トランジスタ１のベース領域とな
る。分離区域３の右側において深いイオン注入に
よつて作られたｐ型区域１５の上にあるエピタキ
シアル層部分１７２には電極２６，２７および２
８が設けられ、これらの電極はエピタキシアル層
との間にシヨツトキ障壁を形成して論理回路全体
の入力電極となる。エピタキシアル層部分１７２
の表面に作られn+ドーピング区域１７４と導体
路１７３を介して区域１７２がpnm出力トランジ
スタ２のベース領域１７に結合される。ベース領
域１７の表面にはｎ型ドーピング区域１７５が作
られ出力トランジスタ２のコレクタ領域となつて
いる。分離区域３の左側の部分に深いイオン注入
によつて作られたｐ型区域１１（この区域は分離
区域の右側のイオン注入区域１５と同じ工程で作
ることができる）は出力トランジスタ２のエミツ
タ領域と同時に負荷トランジスタ１のベース領域
となつている。図に示すようにイオン注入区域１
１は同じくｐ型にドープされた拡散区域２１２と
その上に設けられた電極２４１に結合されてい
る。電極２４１は出力トランジスタ２のエミツタ
接続となる。区域１７の表面にはこの区域との間
にシヨツトキ障壁を形成して回路の出力端となる
電極２３が設けられる。電極２３，２６，２７お
よび２８の材料は電極２６と２７と２８のシヨツ
トキ障壁が出力電極２３のシヨツトキ障壁より低
くなるように選ばれる。そのためには出力電極２
３の材料はPtSiとし電極２６，２７および２８の
材料はTiまたはPd2Siとする。論理“０”と
“１”の間の準位差はほぼこのシヨツトキ障壁の
高さの差に対応する。分離区域３はトランジスタ
１および２が配置されている各個の区域１４，１
７，１１を他の区域１４２，１７２，１５から分
離するために用いられている。その際区域１４，
１７，１１は区域１４２，１７２，１５から電気
的に完全に分離している。これらの区域がもし電
気的に結合されているとしたならば、妨害が避け
られないであろう。なぜならば、入力ダイオード
２６ないし２８は、これらに印加されている電圧
に依存して、図らずも出力ダイオード２３の機能
を引き継ぎ、このことは回路の全体機能を損なう
であろうからである。これを避けるために、ダイ
オード２６ないし２８は、層列１１，１４，１３
１および１４２を介する寄生的なトランジスタ作
用から保護されなければならない。しかしこのこ
とは、区域１５が２４１を介して導かれる外部電
圧から完全に分離されている場合のみ可能であ
る。ダイオード２６ないし２８は区域１５によつ
て完全に被われている。ダイオード２６ないし２
８は、回路のゲート機能を保証するために、導体
路１７３を介してのみ領域１７と結合されてい
る。
pnp負荷トランジスタとnpm出力トランジスタ
から構成される論理回路を作るためには第２図に
示されている各区域のドーピングを逆にする。電
極には第１図に示した電圧に対して逆極性の電圧
を印加する。電極２３の材料にはPtSiが適し、電
極２６，２７および２８の材料にはTiが適して
いる。
から構成される論理回路を作るためには第２図に
示されている各区域のドーピングを逆にする。電
極には第１図に示した電圧に対して逆極性の電圧
を印加する。電極２３の材料にはPtSiが適し、電
極２６，２７および２８の材料にはTiが適して
いる。
第２図の構成においてn+基板１３１の代りに
ｐ基板を使用することができる。この場合深いイ
オン注入による層１５を除きその代りにイオン注
入層１１の下にn+型埋込層を設けることができ
る。このn+埋込層には電圧−ＵBを印加しなけれ
ばならないから深いイオン注入は場合によつて全
面的に実施することができない。
ｐ基板を使用することができる。この場合深いイ
オン注入による層１５を除きその代りにイオン注
入層１１の下にn+型埋込層を設けることができ
る。このn+埋込層には電圧−ＵBを印加しなけれ
ばならないから深いイオン注入は場合によつて全
面的に実施することができない。
第１図は公知のシヨツトキ・トランジスタ論理
回路の接続図であり、第２図はそれぞれこの発明
の異る実施例の断面図である。第２図において１
３１は基板、１１１はエピタキシアル層、１は負
荷トランジスタ、２は出力トランジスタ、３は分
離区域、２６と２７と２８はシヨツトキ接触入力
電極である。
回路の接続図であり、第２図はそれぞれこの発明
の異る実施例の断面図である。第２図において１
３１は基板、１１１はエピタキシアル層、１は負
荷トランジスタ、２は出力トランジスタ、３は分
離区域、２６と２７と２８はシヨツトキ接触入力
電極である。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板がn+型（またはp+型）にドープ
されその上にｎ型（またはｐ型）にドープされた
エピタキシアル層が設けられていること、このエ
ピタキシアル層に分離区域３が設けられ負荷トラ
ンジスタと出力トランジスタを作るための第一区
域とシヨツトキ接触を作るための第二区域とがエ
ピタキシアル層内に互に分離して形成されるこ
と、これらの第一区域と第二区域の総てに深いイ
オン注入によりｐ（またはｎ）型の区域１１，１
５が作られていること、負荷トランジスタと出力
トランジスタのための第一区域内のイオン注入区
域１１が負荷トランジスタのベース領域および出
力トランジスタのエミツタ領域となり、第一区域
内のイオン注入区域の下にあるエピタキシアル層
部分１４が負荷トランジスタのエミツタ領域とな
り、イオン注入区域１１の上方にあるエピタキシ
アル層部分１７が負荷トランジスタのコレクタ領
域と出力トランジスタのベース領域となること、
第二区域内のイオン注入区域の上にあるエピタキ
シアル層部分１７２にこの部分との間にシヨツト
キ障壁を構成し論理回路の入力端となる金属電極
２６，２７，２８が設けられていること、第二区
域の上部エピタキシアル層部分１７２にp+型
（またはn+型）にドープされた区域１７４が設け
られ導体路１７３によつて第一区域内の上部エピ
タキシアル層部分１７と電気的に結合され、その
ためにこのエピタキシアル層部分の表面に接触用
のp+型（またはn+型）のドーピング区域１７５
があること、この上部エピタキシアル層部分１７
が出力トランジスタのベース領域となり、第一区
域内に作られたイオン注入区域１１が出力トラン
ジスタのエミツタ領域となること、第一区域の上
部エピタキシヤル層部分１７の表面にこの層との
間にシヨツトキ接触を構成し同時に出力トランジ
スタのコレクタ領域となる電極２３が設けられて
いること、第一区域内のイオン注入区域１１が出
力トランジスタのエミツタ接続および負荷トラン
ジスタのベース接続となる一つの接続電極２４１
と電気的に結合されていること、基板には負荷ト
ランジスタのエミツタ接続となる接続１３が設け
られていることを特徴とするシヨツトキトランジ
スタ論理回路。 ２ 分離区域３がSiO2から成ることを特徴とす
る特許請求の範囲第１項記載の論理回路。 ３ 接続電極２４１，１３と導体路１７３がアル
ミニウムから成ることを特徴とする特許請求の範
囲第１項または第２項に記載の論理回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE2624409A DE2624409C2 (de) | 1976-05-31 | 1976-05-31 | Schottky-Transistor-Logik-Anordnung |
| DE2624339A DE2624339C2 (de) | 1976-05-31 | 1976-05-31 | Schottky-Transistorlogik |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS52146577A JPS52146577A (en) | 1977-12-06 |
| JPS624864B2 true JPS624864B2 (ja) | 1987-02-02 |
Family
ID=25770515
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6392477A Granted JPS52146577A (en) | 1976-05-31 | 1977-05-31 | Schottky transistor logical circuit |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4183036A (ja) |
| JP (1) | JPS52146577A (ja) |
| FR (1) | FR2353960A1 (ja) |
| GB (1) | GB1580977A (ja) |
| IT (1) | IT1079231B (ja) |
| NL (1) | NL7705959A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5499580A (en) * | 1977-12-27 | 1979-08-06 | Nec Corp | Semiconductor integrated circuit device |
| US4412376A (en) * | 1979-03-30 | 1983-11-01 | Ibm Corporation | Fabrication method for vertical PNP structure with Schottky barrier diode emitter utilizing ion implantation |
| EP0028354A1 (en) * | 1979-11-05 | 1981-05-13 | Texas Instruments Incorporated | Vertical Schottky logic |
| US4492972A (en) * | 1981-08-17 | 1985-01-08 | Honeywell Inc. | JFET Monolithic integrated circuit with input bias current temperature compensation |
| US4573064A (en) * | 1981-11-02 | 1986-02-25 | Texas Instruments Incorporated | GaAs/GaAlAs Heterojunction bipolar integrated circuit devices |
| US4947230A (en) * | 1984-09-14 | 1990-08-07 | Fairchild Camera & Instrument Corp. | Base-coupled transistor logic |
| US6097046A (en) * | 1993-04-30 | 2000-08-01 | Texas Instruments Incorporated | Vertical field effect transistor and diode |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2212168C2 (de) * | 1972-03-14 | 1982-10-21 | Ibm Deutschland Gmbh, 7000 Stuttgart | Monolithisch integrierte Halbleiteranordnung |
| DE2262297C2 (de) * | 1972-12-20 | 1985-11-28 | Ibm Deutschland Gmbh, 7000 Stuttgart | Monolithisch integrierbare, logisch verknüpfbare Halbleiterschaltungsanordnung mit I↑2↑L-Aufbau |
| JPS5218089B2 (ja) * | 1972-12-20 | 1977-05-19 | ||
| GB1434961A (en) * | 1973-11-08 | 1976-05-12 | Plessey Co Ltd | Integrated circuit arrangements |
| GB1507299A (en) * | 1974-03-26 | 1978-04-12 | Signetics Corp | Integrated semiconductor devices |
| US3909807A (en) * | 1974-09-03 | 1975-09-30 | Bell Telephone Labor Inc | Integrated circuit memory cell |
| DE2509530C2 (de) * | 1975-03-05 | 1985-05-23 | Ibm Deutschland Gmbh, 7000 Stuttgart | Halbleiteranordnung für die Grundbausteine eines hochintegrierbaren logischen Halbleiterschaltungskonzepts basierend auf Mehrfachkollektor-Umkehrtransistoren |
| US3987310A (en) * | 1975-06-19 | 1976-10-19 | Motorola, Inc. | Schottky diode - complementary transistor logic |
| US4053925A (en) * | 1975-08-07 | 1977-10-11 | Ibm Corporation | Method and structure for controllng carrier lifetime in semiconductor devices |
-
1977
- 1977-05-18 GB GB20849/77A patent/GB1580977A/en not_active Expired
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