JPS6252454B2 - - Google Patents
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- Publication number
- JPS6252454B2 JPS6252454B2 JP54087025A JP8702579A JPS6252454B2 JP S6252454 B2 JPS6252454 B2 JP S6252454B2 JP 54087025 A JP54087025 A JP 54087025A JP 8702579 A JP8702579 A JP 8702579A JP S6252454 B2 JPS6252454 B2 JP S6252454B2
- Authority
- JP
- Japan
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- alignment
- buried
- unevenness
- sides
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/014—Manufacture or treatment of isolation regions comprising dielectric materials using trench refilling with dielectric materials, e.g. shallow trench isolations
- H10W10/0145—Manufacture or treatment of isolation regions comprising dielectric materials using trench refilling with dielectric materials, e.g. shallow trench isolations of trenches having shapes other than rectangular or V-shape
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
- H10W10/17—Isolation regions comprising dielectric materials formed using trench refilling with dielectric materials, e.g. shallow trench isolations
Landscapes
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法、特に拡散等の
工程における目合せ方法の改善に関する。半導体
集積回路においては、シリコン基板上に設けられ
たエピタキシヤル層を介してシリコン基板中に埋
め込まれた埋込み層に対して該エピタキシヤル表
面よりパターン合わせを行なうことがその製造工
程において、しばしば必要になる。例えば、バイ
ポーラ集積回路の絶縁層及び誘電分離障壁を形成
するためのパターン合わせが、これに相当する。
工程における目合せ方法の改善に関する。半導体
集積回路においては、シリコン基板上に設けられ
たエピタキシヤル層を介してシリコン基板中に埋
め込まれた埋込み層に対して該エピタキシヤル表
面よりパターン合わせを行なうことがその製造工
程において、しばしば必要になる。例えば、バイ
ポーラ集積回路の絶縁層及び誘電分離障壁を形成
するためのパターン合わせが、これに相当する。
これらのパターン合わせにおいては、できるだ
け正確に埋込みパターンに表面パターンを合わせ
ることが重要であるが、一方において、パターン
デイスプレイスメント―エピタキシヤル層が厚く
なるにつれて表面にあらわれる埋込みパターンが
結晶面、エピタキシヤル成長条件等に応じた特定
方法にずれていく―という問題があるため、特に
エピタキシヤル層が厚いものでは単純に表面にあ
らわれる埋込パターン自体に次の工程のパターン
合わせを行なうという従来の通常の方法では、エ
ピタキシヤル層下の基板上に埋め込まれた実際の
埋込みパターンとずれてしまい、そのためパター
ンずれが原因となるデバイスの特性不良が生じる
という問題があつた。例えばバイポーラ集積回路
においては絶縁不良が生じるという問題があつ
た。
け正確に埋込みパターンに表面パターンを合わせ
ることが重要であるが、一方において、パターン
デイスプレイスメント―エピタキシヤル層が厚く
なるにつれて表面にあらわれる埋込みパターンが
結晶面、エピタキシヤル成長条件等に応じた特定
方法にずれていく―という問題があるため、特に
エピタキシヤル層が厚いものでは単純に表面にあ
らわれる埋込パターン自体に次の工程のパターン
合わせを行なうという従来の通常の方法では、エ
ピタキシヤル層下の基板上に埋め込まれた実際の
埋込みパターンとずれてしまい、そのためパター
ンずれが原因となるデバイスの特性不良が生じる
という問題があつた。例えばバイポーラ集積回路
においては絶縁不良が生じるという問題があつ
た。
本発明の目的は上記の問題を解決すべく、半導
体気相成長層下の埋込みパターンと気相成長層表
面のパターンとの位置合せを正確に行う方法を提
供するものである。
体気相成長層下の埋込みパターンと気相成長層表
面のパターンとの位置合せを正確に行う方法を提
供するものである。
すなわち、埋込み層の目合せパターンとして正
方形または長方形のパターンを用意し、このパタ
ーンに対応してパターンデイスプレイスメント量
を考慮した位置に第２の目合せパターンとして正
方形または長方形を基型として一辺または互いに
交わる二辺が凹凸を有して他の辺と区別出来る形
状を有したパターンを用意し、この凹凸のある方
向がパターンデイスプレースメント方向性を示
し、かつ凹凸を利用して、位置合わせの許容範囲
を明確に出来ることを特徴とした半導体装置の製
造方法を与えるものである。
方形または長方形のパターンを用意し、このパタ
ーンに対応してパターンデイスプレイスメント量
を考慮した位置に第２の目合せパターンとして正
方形または長方形を基型として一辺または互いに
交わる二辺が凹凸を有して他の辺と区別出来る形
状を有したパターンを用意し、この凹凸のある方
向がパターンデイスプレースメント方向性を示
し、かつ凹凸を利用して、位置合わせの許容範囲
を明確に出来ることを特徴とした半導体装置の製
造方法を与えるものである。
以下、図面を参照しながら本発明の実施例を説
明する。第１図ａ，ｂはシリコン基板１に埋込層
３を形成し、しかる後、エピタキシヤル層２を成
長せしめた時の平面図および断面図を示す。エピ
タキシヤル層２の表面には埋込層３の形状に応じ
たパターン４ができ、このパターン４は埋込層３
の段部６がエピタキシヤル層２の表面で△ｘ量だ
け変位した位置７に移動していることを示す。
明する。第１図ａ，ｂはシリコン基板１に埋込層
３を形成し、しかる後、エピタキシヤル層２を成
長せしめた時の平面図および断面図を示す。エピ
タキシヤル層２の表面には埋込層３の形状に応じ
たパターン４ができ、このパターン４は埋込層３
の段部６がエピタキシヤル層２の表面で△ｘ量だ
け変位した位置７に移動していることを示す。
第２図のａはこの埋込層３の目合せパターンを
エピタキシヤル層２の表面から見た形状を示す。
一般にパターンデイスプレイスメントの発生した
方向の段部９はぼやけて見え、他の段部７′，
８，１０は比較的明瞭に見える。そこで、位置合
わせの基準として段部７′，８，１０の三辺を使
用する。従つて段部９の辺は必ずしも直線である
必要はない。
エピタキシヤル層２の表面から見た形状を示す。
一般にパターンデイスプレイスメントの発生した
方向の段部９はぼやけて見え、他の段部７′，
８，１０は比較的明瞭に見える。そこで、位置合
わせの基準として段部７′，８，１０の三辺を使
用する。従つて段部９の辺は必ずしも直線である
必要はない。
次に、この埋込層パターンを基準としてエピタ
キシヤル表面に所定のパターンを形成するわけで
あるが、あらかじめ埋込層３として位置合せ用の
ものを作成しておき、一方所定のパタンにも位置
合せ用パターンを形成しておく、この位置合わせ
用パターンとしては第２図に示したパターン１１
の様に段部７′に対応した一辺を凹凸のあるパタ
ーンとする。そして凹凸の中央線１２をパターン
上であらかじめ変位量△ｘだけパターンデイスプ
レイスメント方向と同じ方向にずらして設ける。
そして、段部７′の辺に中心線１２を合わせる。
このようにすれば、他の所定のパターンは真の埋
込層との位置合せができ、パターンデイスプレイ
スントを補正出来る。
キシヤル表面に所定のパターンを形成するわけで
あるが、あらかじめ埋込層３として位置合せ用の
ものを作成しておき、一方所定のパタンにも位置
合せ用パターンを形成しておく、この位置合わせ
用パターンとしては第２図に示したパターン１１
の様に段部７′に対応した一辺を凹凸のあるパタ
ーンとする。そして凹凸の中央線１２をパターン
上であらかじめ変位量△ｘだけパターンデイスプ
レイスメント方向と同じ方向にずらして設ける。
そして、段部７′の辺に中心線１２を合わせる。
このようにすれば、他の所定のパターンは真の埋
込層との位置合せができ、パターンデイスプレイ
スントを補正出来る。
尚、この時、凹部１３と凸部１４の部分は目合
せの許容範囲の目印しとなる。一方パターンデイ
スプレースメントのない、上下方向の辺８，１０
に対しては、通常と同じ様に上下同量だけ見える
様に目合せ用パターン１１を位置合わせすれば良
い。
せの許容範囲の目印しとなる。一方パターンデイ
スプレースメントのない、上下方向の辺８，１０
に対しては、通常と同じ様に上下同量だけ見える
様に目合せ用パターン１１を位置合わせすれば良
い。
第３図ａ，ｂは目合せ用パターンとして一辺が
凹形のもの、第４図ａ，ｂは一辺が凸形のもの
で、共に第３図のパターン１１と同様に用いるこ
とができる。
凹形のもの、第４図ａ，ｂは一辺が凸形のもの
で、共に第３図のパターン１１と同様に用いるこ
とができる。
以上は一方向にのみパターンデイスプレイスメ
ントが超こる場合を例にしたが、使用するシリコ
ン基板の結晶面によつては、２方向に発生する場
合もある。この時の埋込層のパターンをエピタキ
シヤル層表面から見た図を第５図に示す。半導体
基板に埋込み層２３を有し、その上にエピタキシ
ヤル層を形成すると、埋込層２３に対応するパタ
ーンは同図のように見える。段部２７′，３０は
実際の埋込パターン２３のある場所からそれぞれ
△x′△y′の量だけパターンデイスプレイスメント
が発生していることを示している。この場合には
位置合わせの基準は段部２７′と３０に対応する
２辺となる。所定のパターンの目合せ用パターン
として２辺に凹凸を有するパターンを形成する。
そして凹凸の中央線はそれぞれパターンデイスプ
レイスメントの起つた方向と同一方向に△x′，△
y′量だけ第２のパターン上でずらして設ける。段
部２７′，３０を有する２辺について、先に説明
した一方向のパターンデイスプレイスメントの場
合の方法と同じ様に位置合わせを行なう。この場
合の実施例を第６図ａ，ｂ、第７図ａ，ｂ、第８
図ａ，ｂに示す。
ントが超こる場合を例にしたが、使用するシリコ
ン基板の結晶面によつては、２方向に発生する場
合もある。この時の埋込層のパターンをエピタキ
シヤル層表面から見た図を第５図に示す。半導体
基板に埋込み層２３を有し、その上にエピタキシ
ヤル層を形成すると、埋込層２３に対応するパタ
ーンは同図のように見える。段部２７′，３０は
実際の埋込パターン２３のある場所からそれぞれ
△x′△y′の量だけパターンデイスプレイスメント
が発生していることを示している。この場合には
位置合わせの基準は段部２７′と３０に対応する
２辺となる。所定のパターンの目合せ用パターン
として２辺に凹凸を有するパターンを形成する。
そして凹凸の中央線はそれぞれパターンデイスプ
レイスメントの起つた方向と同一方向に△x′，△
y′量だけ第２のパターン上でずらして設ける。段
部２７′，３０を有する２辺について、先に説明
した一方向のパターンデイスプレイスメントの場
合の方法と同じ様に位置合わせを行なう。この場
合の実施例を第６図ａ，ｂ、第７図ａ，ｂ、第８
図ａ，ｂに示す。
以上説明した如く本発明ではパターンデイスプ
レイスメントの発生した方向およびシフト量を補
正した正確な位置合わせが可能となるので、半導
体装置の小型化、ひいては高性能化が可能であ
る。
レイスメントの発生した方向およびシフト量を補
正した正確な位置合わせが可能となるので、半導
体装置の小型化、ひいては高性能化が可能であ
る。
第１図ａはエピタキシヤル表面より見た埋込層
の目合せパターンの平面図、同図ｂは同図ａに対
応する断面図である。第２図および第３図ａ，
ｂ、第４図ａ，ｂは本発明の各実施例を示す図で
ある。第５図は本発明の他の実施例として、エピ
タキシヤル表面より見た埋込層の目合せパターン
の平面図である。第６図ａ，ｂ、第７図ａ，ｂ、
第８図ａ，ｂはそれぞれ本発明の他の実施例を示
した図である。 １…シリコン基板、２…エピタキシヤル層、３
…埋込パターン、４，５，２５…エピタキシヤル
表面に現われた埋込パターン、６〜１０，２
７′，２８，２９…段部、１１，４１…目合せ用
パターン、１２〜１４…目合せ用パターンの各
辺。
の目合せパターンの平面図、同図ｂは同図ａに対
応する断面図である。第２図および第３図ａ，
ｂ、第４図ａ，ｂは本発明の各実施例を示す図で
ある。第５図は本発明の他の実施例として、エピ
タキシヤル表面より見た埋込層の目合せパターン
の平面図である。第６図ａ，ｂ、第７図ａ，ｂ、
第８図ａ，ｂはそれぞれ本発明の他の実施例を示
した図である。 １…シリコン基板、２…エピタキシヤル層、３
…埋込パターン、４，５，２５…エピタキシヤル
表面に現われた埋込パターン、６〜１０，２
７′，２８，２９…段部、１１，４１…目合せ用
パターン、１２〜１４…目合せ用パターンの各
辺。
Claims (1)
- １ シリコン基板とその上に形成されたエピタキ
シヤル層との間に埋込れた埋込層にもとづく前記
エピタキシヤル層の表面に現われるパターンと所
定のパターンが有する目合せ用パターンとの位置
合わせを行なう工程を含む半導体装置の製造方法
であつて、前記埋込層を矩形形状とし、前記目合
せ用パターンを矩形形状を基型としてその一辺ま
たは互いに交わる二辺に凹凸を有する形状とし、
前記凹凸の形成方向をパターンデイスプレースメ
ント方向性と一致させると共に前記凹凸を位置合
わせ許容範囲に対応した大きさとし、前記埋込層
にもとづく前記エピタキシヤル層の表面に現われ
るパターンの一辺または互いに交わる二辺を前記
目合せ用パターンの一辺または互いに交わる二辺
の凹凸とそれぞれ交差するようにして前記位置合
わせを行なう半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8702579A JPS5612745A (en) | 1979-07-10 | 1979-07-10 | Production of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8702579A JPS5612745A (en) | 1979-07-10 | 1979-07-10 | Production of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5612745A JPS5612745A (en) | 1981-02-07 |
| JPS6252454B2 true JPS6252454B2 (ja) | 1987-11-05 |
Family
ID=13903409
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8702579A Granted JPS5612745A (en) | 1979-07-10 | 1979-07-10 | Production of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5612745A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5785227A (en) * | 1980-11-17 | 1982-05-27 | Toshiba Corp | Manufacture of semiconductor device |
| JPS6336033U (ja) * | 1986-08-22 | 1988-03-08 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5434770A (en) * | 1977-08-24 | 1979-03-14 | Nec Corp | Semiconductor substrate and manufacture of semiconductor using it |
-
1979
- 1979-07-10 JP JP8702579A patent/JPS5612745A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5612745A (en) | 1981-02-07 |
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