JPS62538B2 - - Google Patents

Description

【発明の詳細な説明】

発明の分野 本発明は入出力システムに係り、特に信頼性の
向上した２重のユニツトを備える入出力システム
に関する。 従来技術 従来、２重の演算ユニツトを設け、それらの出
力を比較回路に接続してそれら演算結果が正しい
か否かを検査することが知られている。このよう
な構成は従来主として誤り検出のためにとられて
いる。従つて２つの演算ユニツトは単一ユニツト
として動作し、そしてこの単一ユニツトは演算結
果の比較失敗（不一致）時に故障が生じたとみな
される。他の従来システムは三重のコンピユー
タ・システムを使用しこれらコンピユータ・シス
テムは誤りの存在を検出するとともに誤りの発生
時に故障したシステムを決定する多数決論理回路
に接続されている。これらのシステムは信頼性が
非常に高い反面、コストが非常に高く、構成が複
雑である。 従つて、本発明の目的は高い信頼性を有すると
ともに構成を最大限に簡単にした処理システムを
提供することにある。 本発明のより具体的な目的は、対をなすプロセ
サのうちどちらのプロセサが故障したのかを検出
することができる入出力処理システムを提供する
ことにある。 発明の要約 上記目的は本発明の好ましい実施例により達成
される。即ち、本発明の好ましい実施例は、少く
とも一対の入出力処理ユニツトをそなえ、これら
処理ユニツトの出力はプロセサの比較失敗誤りを
検出しその指示を記憶するためにシステム・イン
ターフエース・ユニツト内の比較回路に接続され
る。更にシステム，インターフエース・ユニツト
は、比較失敗誤りが検出されたときに生じた各プ
ロセサに関係する他のタイプの誤りの存在を検出
してそれを示す信号を記憶する回路をそなえる。
これらの回路は、対をなすプロセサのそれぞれが
接続された誤りインターフエースの複数組の制御
回線から信号を受信するように接続されている。
比較失敗誤り信号に応答するシーケンス制御論理
回路を含む装置は、信号を発生するように動作し
てこれら信号によりプロセサ対をアンロツクしそ
してプロセサ対のうち試験されるべき第１のもの
を選択する。 本発明の好ましい実施例によれば、シーケンス
制御回路は信号を発生し、これら信号は試験用に
選択されたそのプロセサに特定のタイプの割込み
要求を向ける。割込み要求のそのタイプは、シス
テム・インターフエース・ユニツトに含まれた回
路がそれらプロセサの何れか１つに関係した他の
タイプの誤りの存在を検出したかどうかに依存す
る。例えば、内部プロセサ誤りが検出されると
き、これはプロセサが誤りインターフエースの制
御回線の１つを所定の状態にすることにより通知
され、上記ユニツトにより第１のタイプの割込み
要求が“良好”なプロセサに向けられる。また、
上記ユニツトはそれら制御回線の別の１つを所定
状態として、“不良”なプロセサが動作を継続で
きないように停止させる。対をなすプロセサのい
ずれにおいても他のタイプの誤りが検出されない
ときには、上記ユニツトは対をなすプロセサのう
ち第１のものに第２のタイプの割込み要求を与
え、第２プロセサの動作を停止させる。 要求された通りにそれらプロセサの試験を終了
した後、本装置は故障プロセサをシステムから論
理的に切離す。従つて、入出力動作は良好プロセ
サによつてのみ実行され、この良好プロセサは必
要な限度オペレーテイング・システム・ソフトウ
エアにより周期的に試験できる。 従つて、本発明の構成によれば、比較失敗誤り
が検出される事象下において処理用の双方のプロ
セサに関し誤り検出とその可用性の両方を提供で
きる。このような試験はシステム・インターフエ
ース・ユニツトに僅かの回路を付加するだけで行
われるので、システムの信頼性が向上する。更
に、試験によりプロセサのどちらにも誤り検出で
きない事象においては、制御回路は双方のプロセ
サを互いにロツクするように付勢される。これに
より、システムは一時的な誤り状態にも拘らず高
い信頼性をもつて処理を続けることができる。 選択されたプロセサはまず自己試験動作を行う
ように条件付けられる。更にプロセサ中にそなえ
られたタイマが始動し、タイマの時間切れに続い
て制御回線のうち予め定められたものを所定状態
にする。これは、プロセサが自己試験動作を完了
できないという障害が生じ、不良すなわち故障プ
ロセサであることを通知する。プロセサが与えら
れた時間内に割込み要求に応答することを要求す
ることにより、これはプロセサによる自己試験動
作がうまく完了したことを通知する。 自己試験動作の完了により多数のプロセサ回路
が十分検証され、それによつてプロセサは誤りな
くメモリ指令を発生させることができる。プロセ
サの信頼性が最小であることを装置が検出すると
きのみより広範囲な試験が続けられる。本装置お
よび関連した診断ルーチンがプロセサが良好であ
ると判断したときでさえ、論理的対をなすプロセ
サの一方のプロセサに関係する誤りが検出されな
かつた状態において、試験が他方のプロセサにつ
いて継続される。これは処理の信頼性を保証す
る。 本発明の構成および動作に関する新規な特徴並
びに他の目的および利点は添付図面を参照してな
される以下の詳細な説明により明らかとなろう。
なお、各図およびそれに関する説明は単なる例示
であつて、本発明はこれに限定されるものではな
い。 好ましい実施例の説明 全体説明 第１図に示されているように、本発明の原理を
取り入れたシステムは、２つの入出力プロセサ対
IOPP２００−０および２００−１と、システ
ム・インターフエース・ユニツトSIU１００と、
高速マルチプレクサHSMX３００と、低速マルチ
プレクサLSMX４００と、ホスト・プロセサ７０
０と、局部メモリ・モジユール５００と、主メモ
リモジユール８００とを備えている。これら各種
モジユールは各種タイプのインターフエース６０
０乃至６０３の夫々の複数の回線を介してシステ
ム・インターフエース・ユニツト１００の複数の
ポートの１つに接続されている。詳細に説明すれ
ば、論理的対の入出力プロセサ２００−０および
２００−１、ホスト・プロセサ７００、および高
速マルチプレクサ３００はそれぞれポートＧ，
Ｈ，Ｅ，Ｆ，ＤおよびＡに接続され、一方低速マ
ルチプレクサ４００、メモリ・モジユール５００
および８００はそれぞれポートＪ，LMOおよび
RMOに接続されている。 第１図の入出力システムは多数の“能動モジユ
ール”“受動モジユール”および“メモリ・モジ
ユール”をそなえている。IOPプロセサ２００、
ホスト・プロセサ７００、および高速マルチプレ
クサ３００はそれぞれメモリ指令を発する能力を
有する能動モジユールとして作用する。能動モジ
ユールは通常はポートＡ乃至Ｈに接続する。複数
の受動モジユールは３つのポートＪ，ＫおよびＬ
に接続する。これら受動モジユールは、低速マル
チプレクサ４００とシステム・インターフエー
ス・ユニツト１００に対応し、これ等は本文に記
述するインターフエース回線６０１に与えられた
指令を解釈して実行する事が出来るユニツトであ
る。最後のモジユール群は、インターフエース回
線６０３に与えられる２つの異なつたタイプの指
令を実行出来る主システム（図示せず）における
如き、局部メモリ・モジユールと遠隔メモリ・モ
ジユール（図示せず）を構成する。 第１図の入出力システムはホスト・プロセサ７
００により発生される入出力命令に応答する入出
力サブシステムとして通常機能し、このホスト・
プロセサは、本文に詳細にそれぞれ記述されるデ
ータ・インターフエースとプログラム可能なイン
ターフエースと及び割込インターフエースに夫々
対応するインターフエース６００，６０１及び６
０２を介してポートＤに通常接続する。ポートＦ
とＥは、第１図のマルチプレクサとプロセサ・モ
ジユールのいずれかの接続を可能にする為のイン
ターフエースを含む。 本発明の目的のため、プロセサ７００は、従来
設計のものであり、米国特許第3413613号に記述
される如き装置の形態としても良い。好ましい実
施例においては、入出力プロセサ２００は、入出
力命令の実行に必要なチヤンネル・プログラムを
開始及び終了させ、システム・インターフエー
ス・ユニツト１００から受取る割込み要求を処理
し、低速マルチプレクサ４００に結合されたユニ
ツト・レコード周辺デバイスを直接制御する。プ
ロセサ対２００−０は、データ・インターフエー
ス６００と割込みインターフエース６０２を介し
てポートＧおよびＨに接続する。 本発明の目的のためには従来設計のものが可能
と考えられる低速マルチプレクサ４００は、デバ
イス・アダプタ・インターフエースDAIの回線に
夫々結合する周辺アダプタを介して低速の周辺デ
バイスの取付けを可能にする。このインターフエ
ース及びアダプタは、本願発明の譲受人に譲渡さ
れた米国特許第3742457に記述された如き装置の
形態を取つても良い。低速のデバイスとは、カー
ド読取り装置、カードせん孔装置、プリンタおよ
びコンソールである。第１図から判る様に、マル
チプレクサ４００はプログラム可能インターフエ
ース６０１を介してポートＪに接続する。 高速マルチプレクサ３００は、チヤンネル・ア
ダプタ３０３乃至３０６の異なるものに接続する
デイスク・デバイス群及びテープ・デバイス群３
０９乃至３１２の間の転送動作を直接制御する。
最大16個のデバイスへ接続する各チヤンネル・コ
ントローラ・アダプタ３０３乃至３０６は、更に
チヤンネル・アダプタ・インターフエースCAI３
００−１のインターフエース回線を介してチヤン
ネル０乃至３の各ポートに接続する。高速マルチ
プレクサ３００は、データ・インターフエース６
００とプログラム可能インターフエース６０１と
及び割込みインターフエース６０２に対応するポ
ートＡに接続している。 本発明の目的のためには、チヤンネル・コント
ローラ・アダプタ３０３乃至３０６の各々は、従
来設計のもので良く、前記米国特許第3742457号
に記述されるコントローラ・アダプタの形態を取
つて良い。 前述の如く、各モジユールは、システム・イン
ターフエース・ユニツト１００の異なつたポート
に接続する。このユニツト１００は、転送経路を
介して異なつたモジユール相互の接続を制御し
て、対をなすモジユール間のデータ及び制御情報
の転送を可能にする。本発明の目的のためには、
システム・インターフエース・ユニツト１００
は、要求側モジユールが最高優先順位を有しかつ
次の利用可能なメモリ・サイクルを与えられる
時、局部メモリ・モジユール５００との各「能
動」モジユールのデータの転送を可能にする切換
回路として考える事が出来る。即ち、本文に記述
される様に、ユニツト１００は、各能動モジユー
ルからの要求の相対的優先順位を決定する優先順
位論理回路を含んでおり、受取る最高優先順位要
求に対して次の利用可能なメモリ・サイクルを与
える。 更にユニツト１００は、各モジユールから受取
る割込み要求の相対的優先順位を決定する割込み
優先順位論理回路を含み、受取つた最高優先順位
の要求を選択してこの要求を本文に説明する切換
回路を介してプロセサ２００に渡す。 ポート・インターフエース 第１図の個々のモジユールを詳細に記述するの
に先立ち、前記のインターフエース６００乃至６
０３の夫々について以下に第５ａ図乃至第５ｄ図
に関して記述する。 最初に第５ａ図において、この図はデータ・イ
ンターフエースを構成する回線を示しており、こ
のデータ・インターフエースは１つの能動モジユ
ールとシステム・インターフエース・ユニツトと
の間の情報の交換を行うインターフエースの１つ
である。交換は、「会話」と呼ばれる一運の信号
を介して実施される予め用意された規則に従つて
各種の信号回線の論理的状態を制御する事により
達成される。 第５ａ図から判る様に、本インターフエース
は、１つの能動出力ポート要求回線AOPRと、複
数個のSIU行きデータ回線DTS００〜DTS３５，
Ｐ０〜Ｐ３と、複数個のSIU行き操縦データ回線
SDTS０〜６，Ｐと、複数個のSIU行き多ポート
識別子回線MITS０〜３，Ｐと、１つの能動要求
受信完了回線ARAと、１つの受信読出しデータ
回線ARDAと、複数個のSIUから来るデータ・バ
ス回線DFS００〜３５，Ｐ０〜Ｐ３複数個のSIU
から来る多ポート識別子回線MIFS０〜３，Ｐ
と、SIUから来る２倍精度回線DPFSと、受信状
態回線ASTとを含んでいる。インターフエース
回線の記述については次項において更に詳細に行
う。 データ・インターフエース回線 名称 説明 AOPR：能動出力ポート要求回線は、各能動モジ
ユールからSIU１００まで延在する単方向
性回線である。この回線は、セツトされた
時、SIUに対して、指令又はデータが伝達
されるべき転送経路をモジユールが要求す
る事を通知する。 DTS００〜３５，Ｐ０〜Ｐ３：これらSIU行きデ
ータ回線は４バイト幅の単方向性経路（４
つの10ビツトのバイト）であり、能動モジ
ユールの夫々とSIUとの間に延在して、各
能動モジユールからSIU１００へ指令又は
データを転送する為に使用される。 SDTS０〜６，Ｐ：SIU行き操縦データ回線は各
能動モジユールからSIU１００に延在す
る。これ等の回線は、回線AOPRがセツト
された時SIU１００に対して操縦制御情報
を与える為に使用される。操縦制御情報
は、以下の如くコード化された７ビツトと
１つのパリテイ・ビツトからなる。即ち、 (a) ビツト０の状態−DTS回線に与えられ
た指令のタイプ。（指令が、プログラム
可能インターフエース指令か又はメモリ
ー指令か） (b) ビツト１〜４は、どのモジユールが指令
を受取つて解釈するかを示す様にコード
化されている（指令はメモリ・モジユー
ルのみにより解釈され、プログラム可能
インターフエース指令は入出力プロセサ
２００−０を除く全てのモジユールによ
り解釈される）。 (c) ビツト５の状態は、指令情報の１又は２
ワードが、要求側能動モジユールと指定
された受取り側モジユールとの間で転送
されるべきかを表示する（１ワードは単
精度転送を、２ワードは２倍精度転送を
規定する）。 (d) ビツト６の状態は、要求側モジユールと
指定された受取り側モジユールとの間の
転送の方向を表示する。 (e) ビツトＰは、SIU１００に含まれる装置
により検査される要求側能動モジユール
により生成されるパリテイ・ビツトであ
る。 MITS０〜３，Ｐ：４つのSIU行き多ポート識別
子回線は能動モジユールからSIU１００ま
で延在する。これ等の回線は、能動モジユ
ール内のどのサブチヤンネル又はポートが
回線AOPRのセツトを生ぜしめたかを表示
する様にコード化されている。 ARA：能動要求受信完了回線はSIU１００から能
動モジユールの各々まで延在する。この回
線は、セツトされると、指定された受取り
側モジユールが、能動モジユールの要求の
受信を完了したことを示し、これはそのモ
ジユールが要求された情報をインターフエ
ース回線から除去するのを可能にする。 ARDA：受信読出しデータ回線は、SIUから能動
モジユールの夫々まで延在する。この回線
はSIU１００によりセツトされて、能動モ
ジユールに対して、このモジユールが指定
されたモジユールから既に要求したデータ
を受信すべき事を表示する。 DFS００〜３５，Ｐ０〜Ｐ３：SIUから来るデー
タ回線は、４バイト幅の単方向性経路（４
つの10ビツトのバイト）である別の組のデ
ータ経路回線であり、この経路はSIUから
各能動モジユール迄延在する。この組の回
線はSIU１００により使用されて、読出し
タイプのデータを能動モジユールの指定さ
れたものに伝達する。 MIFS０〜３，Ｐ：４つのSIUから来る多ポート
識別子回線＋奇数パリテイ回線はSIU１０
０から各能動モジユール迄延在する。これ
等の回線はコード化されて、能動モジユー
ルのどのポート又はサブチヤンネルがSIU
１００から前の読出し動作のデータを受信
すべきかを表示する。 DPFS：SIUから来る２倍精度回線はSIUから各
能動モジユール迄延在する。この回線の状
態は、１つの転送を完了するのに能動モジ
ユールにより１ワード又は２ワードのいず
れの読出しデータが受信されるべきかを表
示する（読出し指令）。 AST：受信状態回線はSIU１００から各能動モジ
ユール迄延在する。回線ARDAと互いに排
他的であるこの回線の状態は、能動モジユ
ールに対して、これがDFS回線に与えら
れる状態情報を受信すべき事を通知する。 第５ｂ図に示されるプログラム可能インターフ
エース６０１の回線は、１つの能動モジユール及
び指定されたモジユールからの指令情報の転送を
行う。この転送は、「会話」と呼ばれる一連の信
号により実施される予め定められた規則に従つて
各種の信号回線の論理的状態を制御する事により
達成される。プログラム可能インターフエース
は、受信プログラム可能インターフエースPI指令
回線APCと、複数個のSIUから来るプログラム可
能インターフエース・データ回線PDFS００〜３
５，Ｐ０〜Ｐ３と、プログラム可能インターフエ
ース準備完了回線PIRと、読出しデータ転送要求
回線RDTRと、複数個のSIU行きプログラム可能
インターフエース・データ回線PDTS００〜３
５，Ｐ０〜Ｐ３と、読出しデータ受信完了回線
RDAAとを含む。これらインターフエース回線に
ついては以下に詳細に記述する。 プログラム可能インターフエース回線 名称 説明 APC：受信プログラム可能インターフエース指
令回線は、SIU１００から各受信側モジユ
ール迄延在する。この回線はセツトされた
時、モジユールに対し、指令情報がSIUに
より本インターフエースのPDFS回線に与
えられたこと及びモジユールにより受信さ
れるべきである事を通知する。 PDFS００〜３５，Ｐ０〜Ｐ３：SIUから来るプ
ログラム可能インターフエース・データ回
線は、SIU１００から各モジユールまで延
在する４バイト幅の単方向性の経路（４つ
の10ビツトのバイト）である。これ等の回
線は、SIU（システム・インターフエー
ス・ユニツト）からプログラム可能インタ
ーフエース情報を指定の受取り側モジユー
ルに与える。 PIR：プログラム可能インターフエース準備完了
回線は各モジユールからSIU迄延在する。
この回線は、セツトされた時、モジユール
が、回線PDFSに与えられるべき指令を受
信する用意が完了している事を表示する。 PDTS００〜３５，Ｐ０〜Ｐ３：SIU行きプログ
ラム可能インターフエース・データ回線
は、各モジユールからSIU１００迄延在す
る４バイト幅の単方向性経路（４つの10ビ
ツトのバイト）である。これ等回線はプロ
グラム可能インターフエース情報をSIUに
対して転送するのに使用される。 RDTR：読出しデータ転送要求回線は、プログラ
ム可能インターフエースPIに接続された各
モジユールからSIU１００迄延在する。こ
の回線は、セツトされた時、先に要求した
読出しデータがモジユールへの転送に利用
可能である事及びモジユールにより回線
PDTSに与えられた事を表示する。 RDAA：読出しデータ受信完了回線はSIU１００
から各モジユール迄延在する。この回線は
セツトされた時、モジユールに対して、回
線PDTSに与えられたデータの受信が完了
している事及びこのモジユールがこれ等回
線から情報を除去する事が出来る事を表示
する。 更に別のインターフエースは、第５ｃ図の割込
みインターフエース６０２であり、入出力プロセ
サ対２００−０および２００−１による割込み処
理に備える。即ち、このインターフエースは、
SIU１００による入出力プロセサ２００に対する
処理の為の割込み情報の転送だけでなく、SIU１
００に対する能動モジユールによる割込み情報の
転送も可能にする。他のインターフエースと同様
に、割込み要求の転送は、「会話」と呼ばれる一
連の信号で実施される予め定められた規則に従つ
て各種の信号回線の論理的状態を制御する事によ
り達成される。 割込みインターフエースは、割込み要求回線
IRと、複数個の割込みデータ回線IDA００〜１
１，Ｐ０〜Ｐ１と、及びポートＡ乃至Ｌに接続さ
れたモジユールに関する複数個の割込み多ポート
識別子回線IMID００〜０３とを含んでいる。ポ
ートＧ及びＨに接続されたモジユールに関して
は、割込みインターフエースは、更に、レベル零
存在回線LZPと、高レベル割込み存在回線HLIP
と、割込みデータ要求回線IDRと、解放回線RLS
と、複数個の活動割込みレベル回線AIL０〜２と
を含んでいる。第５ｃ図から判る様に、割込みイ
ンターフエース・ポートＧ及びＨは割込み多ポー
ト識別子回線を含まない。この割込みインターフ
エース回線については本文に更に詳細に記述す
る。 割込みインターフエース回線 名称 説明 IR：割込み要求回線は各モジユールからSIU１０
０迄延在する。この回線はセツトされた
時、サービスを要求する旨をSIUに対して
表示する。 IDA０〜３，Ｐ０，IDA４〜１１，Ｐ１：これ等
の割込みデータ回線は能動モジユールから
SIU１００迄延在する。これ等の回線は、
入出力プロセサに対して転送される事を必
要とする制御情報を含む様にコード化され
る。これ等のビツトは以下の如くコード化
されている。即ち、 (a) ビツト０の状態は、２つのプロセサのど
れが（即ちプロセサ番号）この割込み要
求を処理すべきかをSIU１００に対して
指定する。 (b) ビツト１〜３はコード化されて、SIU１
００に対する割込み要求の優先順位即ち
レベル番号を表示する。 (c) ビツトＰ０はビツト０〜３に対するパリ
テイ・ビツトである。 (d) ビツト４〜８はコード化されて、割込み
を処理する為の適正な手続きを参照する
為入出力プロセサにより生成される事が
必要なアドレスの一部を提供する（即
ち、割込み制御ブロツク番号ICBN）。 (e) ビツトＰ１はビツト４〜１１に対するパ
リテイ・ビツトである。 IMID００〜０３：割込み多ポート識別子回線は
各能動モジユールからSIU１００迄延在す
る。これ等の回線は、能動モジユールのど
のサブチヤンネルが割込みサービスを要求
したかを識別する様にコード化されてい
る。 LZP：レベル零存在回線はSIU１００から入出力
プロセサ迄延在する。この回線はセツトさ
れた時、SIU１００によりプロセサに向け
られる最高優先順位（レベル０割込み）の
要求がある事を表示する。 HLIP：高レベル割込み存在回線は、SIUから各
入出力プロセサ迄延在する。この回線がセ
ツトされた時、プロセサにより実行される
手続き又はプロセサよりも更に高いレベル
即ち優先順位を有する割込み要求がある事
を表示する。 IDR：割込みデータ要求回線は入出力プロセサか
らSIU１００迄延在する。この回線はセツ
トされた時、割込みデータがSIU１００に
より回線DFSを介してプロセサへ送られ
るべき事を表示する。 RLS：解放回線は各入出力プロセサからSIU１０
０迄延在する。この回線はセツトされた
時、プロセサが現行の手続きの実行を完了
した事を表示する。 AIL０〜２：活動割込みレベル回線はSIUから入
出力プロセサ迄延在する。これらの回線
は、プロセサにより実行される手続きの割
込みレベル番号を指定する様コード化され
ている。 第１図のモジユールのある一定のものにより使
用される別の組のインターフエース回線は、第５
ｄ図の局部メモリ・インターフエース回線に対応
している。この局部メモリ・インターフエース６
０３は、局部メモリ５００と本システムのモジユ
ールとの間の情報の交換に備える。この交換は、
「会話」と呼ばれる一連の信号で実施される予め
定められた規則に従つてそれら各種の信号インタ
ーフエース回線の論理的状態を制御する事により
達成される。局部メモリ・インターフエースは、
複数個のメモリ行きデータ回線DTM００〜３
５，Ｐ０〜Ｐ３と、複数個のメモリ行き要求識別
子回線RITM０〜７，Ｐ０〜Ｐ１と、複数個のメ
モリ行き回線指定回線SLTM０〜３，Ｐと、受信
PI（プログラム可能インターフエース）指令回線
APCと、受信ZAC指令回線AZCと、PIインター
フエース準備完了回線PIRと、ZACインターフエ
ース準備完了回線ZIRと、読出しデータ転送要求
回線RDTRと、複数個のメモリから来るデータ回
線DFM００〜３５，Ｐ０〜Ｐ３と、複数個のメ
モリから来る要求識別子回線RIFM０〜７，Ｐ０
〜Ｐ１と、メモリから来る２倍精度回線DPFM
と、QUAD回線と、読出しデータ受信完了回線
RDAAと、システム・クロツク回線SYS−CLK
とを含んでいる。同様なインターフエースが主メ
モリ・モジユール８００をSIU１００へ接続する
ために使用される。 メモリ指令及びプログラム可能インターフエー
ス指令は、本インターフエースの同じ物理的デー
タ回線から転送される。このインターフエースは
割込み要求を処理する為の１組の回線を含んでお
らず、従つて、SIU１００により局部メモリに接
続されるモジユールはメモリ割込みを直接生ぜし
めることが出来ない。この局部メモリ・インター
フエース回線については以下に更に詳細に記述す
る。 局部メモリ・インターフエース回線 名称 説明 DTM００〜３５，Ｐ０〜Ｐ３：データ経路回線
は、SIU１００から局部メモリ５００迄延
在する４バイト幅の単方向性の経路（36情
報回線と４つの奇数パリテイ回線）を構成
する。これ等回線はメモリ指令又はプログ
ラム可能インターフエース指令を局部メモ
リ５００に転送するのに使用される。 RITM０〜３，Ｐ０，RITM４〜７，Ｐ１：メモ
リ行き要求者識別子回線は、SIU１００か
ら局部メモリ５００迄延在する２群の４回
線を構成する。これ等の回線は、指令を開
始したモジユールを識別する情報を局部メ
モリに対し送る様にコード化され、適正な
モジユールに対して要求されたデータを戻
す様に使用される。 SLTM０〜３，Ｐ：メモリ行き回線指定回線は、
SIU１００から局部メモリ５００迄延在
し、２つのポート番号選択回線と、メモリ
行き読出し／書込み回線と、メモリ行き２
倍精度回線と、パリテイ回線を含む。これ
等回線に与えられる情報信号は以下の如く
コード化される。即ち、 (a) ビツト０〜１はポート番号選択ビツトで
あり、コード化されて、取付けられたモ
ジユール内のどのポート又はサブチヤン
ネルがこのモジユールに送られたメモリ
指令を受取るかあるいは解釈するかを指
定する。 (b) ビツト２はメモリ行き読出し／書込みビ
ツトであり、これは、新らしい指令が
SIU１００によりメモリに送られる時、
SIUにより局部メモリ５００へ進められ
るところの能動モジユールから受取られ
た操縦制御情報に含まれる。このビツト
の状態はデータ転送の方向を表示する。 (c) ビツト３は、転送されるべきデータ量を
指定する様コード化されたメモリ行き２
倍精度ビツトである。これは、又新らし
い指令がメモリ・モジユールに送られる
時、SIU１００により局部メモリ・モジ
ユール５００へ進められるところの能動
モジユールにより提供される操縦制御情
報に含まれる。 AZC：受信ZAC指令回線は、SIU１００から局部
メモリモジユール５００迄延在する。この
回線はセツトされた時、局部メモリ・モジ
ユール５００に対し、SIU１００により他
の回線へ与えられるZAC指令及び制御情
報を受信することを通知する。このインタ
ーフエース回線のセツトは受信PI指令イン
ターフエース回線と相互に排他的である。 APC：受信プログラム可能インターフエース指
令回線は、プログラム可能インターフエー
スに関して記述した如く、SIU１００から
局部メモリ・モジユール５００迄延在す
る。この回線はセツトされた時、回線
DTMに与えられた指令情報が局部メモリ
モジユール５００により受信されるべき
事を表示する。 PIR／ZIR：プログラム可能インターフエース準
備完了回線／ZACインターフエース準備
完了回線は、局部メモリ・モジユール５０
０からSIU１００迄延在する。この各回線
は、セツトされた時、SIU１００に対し
て、局部メモリ・モジユール５００がプロ
グラム可能インターフエース（PI）指令／
メモリ（ZAC）指令を受信出来る事を通
知する。 RDTR：読出しデータ転送要求回線は、局部メモ
リ・モジユール５００からSIU１００迄延
在する。この回線は、セツトされた時、
ZAC又はPIの指令により先に要求された
読出しタイプのデータが、このデータを要
求するモジユールに送られるべき必要な制
御情報と共に利用可能である事を表示す
る。 DFM００〜３５，Ｐ０〜Ｐ３：メモリから来る
データ回線は、局部メモリ・モジユール５
００からSIU１００迄延在する４バイト幅
の単方向性バスである。これ等回線は、読
出し要求完了タイプのデータをSIU１００
により能動モジユールに戻すのに使用され
る。 RIFM０〜３，Ｐ０，RIFM４〜７，Ｐ１：２群
のメモリから来る要求者識別子回線は、局
部メモリ・モジユール５００からSIU１０
０迄延在する。この等回線は、モジユール
５００から戻される読出しデータを要求側
モジユールへ向けるためにコード化されて
いる。 DPFMとQUAD：メモリから来る２倍精度回線及
びQUAD回線は局部メモリ・モジユール
５００からSIU１００迄延在する。これ等
回線は、コード化されて読出しデータ転送
要求時間インターバルの間、SIU１００を
介して要求側モジユールに対し転送される
べきワードの数を表示する。これ等回線は
以下の如くコード化される。即ち、 QUAD DPFM ０ ０ １ワード単精度 ０ １ ２ワード２倍精度 １ Ｘ（注意不要） ４ワード DSD：読出しデータ／状態識別子回線は局部メ
モリ・モジユール５００からSIU迄延在す
る。この回線の状態は、SIU１００に対
し、回線RDTRがセツトされる時、回線
DFMに与えられた情報が読出しデータか
状態情報であるかを通知する。この回線
は、セツトされた時、１ワード又は２ワー
ド（QUAD＝０）状態情報が転送されつ
つあることを表示する。この回線は、２進
数零にセツトされる時、４バイトまでのデ
ータ・ワードが転送されつつあることを通
知し、その数は回線QUADとDPFMのコー
ド化により指定される。 RDAA：読出しデータ受信完了回線はプログラム
可能インターフエースに関して記述した如
く、SIU１００から局部メモリ・モジユー
ル迄延在する。この回線は、セツトされた
時、局部メモリ・モジユールに対し、局部
メモリ・モジユールによりこれらインター
フエース回線に与えられたデータの受信が
完了したこと、及び局部メモリ・モジユー
ルがこれ等回線からデータを除去出来る事
を通知する。 SYS−CLK：システム クロツク回線は、SIU１
００から本システムの各モジユール迄延在
する１つの回線である。この回線は、入出
力プロセサ内に含まれたクロツク・ソース
に接続されて共通のシステム クロツク・
ソースから各メモリ・モジユールの動作を
同期させる。 最後の組のインターフエース回線が第５ｅ図に
示されている。本発明によれば、これらの回線の
いくつかは例えば誤り条件とか動作条件といつた
特定の条件を通知するものである。より重要なこ
とは、これら回線はSIU１００を付勢して本発明
に従いプロセサ対の動作を制御する。 第５ｅ図に示されるように、このインターフエ
ースは、パリテイ誤り検出回線PEDと、障害回
線TBLと、停止回線STOPと、初期設定回線
INITと、動作中回線OPIとを含んでいる。これら
インターフエース回線については次に詳細に述べ
る。 誤り通知インターフエース回線 名称 説明 PED：パリテイ誤り検出回線は単一回線であ
り、コード化されて、取り付けられた入出
力プロセサ内部の全てのパリテイ誤り検出
回路の論理的“OR”をSIU１００に示
す。この回線は、SIUにより、レベル零割
込みがプロセサに対し発生されるべきであ
ることの指示として使用される。 TBL：障害回線は、プロセサによりセツトされ
るとき、自己試験中においてレベル零又は
時間切れの間に例外条件に出会つたことを
SIU１００に通知する。 STOP：SIU１００からモジユールへの回線は、
セツトされるとき、モジユールがすべての
動作を中止すべきことを示す。 INIT：SIU１００からモジユールへの回線は、セ
ツトされるとき、モジユールを初期状態に
する。 OPI：モジユールからSIU１００へのセツト／補
数対回線である。この対はモジユールが活
性すなわち付勢されて指令を発生しあるい
は受取る準備ができている時を示す。 以上、第１図のモジユールにより使用される各
種インターフエースについて説明したが、本発明
に関連するモジユールについて以下に詳述する。 入出力プロセサ２００の詳細な記述 第２図において、プロセサ２００は、命令実行
の為制御記憶２０１−１０に記憶されるマイクロ
命令に応答して制御信号を生成する様に作用する
マイクロプログラムされた制御セクシヨン２０１
と、局部メモリ・モジユール５００から取出され
た命令を記憶する為の命令バツフア・セクシヨン
２０２と、記憶セクシヨン２０３と、制御記憶２
０１−１０に記憶されたマイクロプログラムの制
御下で算術演算と論理演算を実行する為の処理セ
クシヨン２０４とからなる事が判るであろう。 制御記憶セクシヨン２０１ 各セクシヨンを詳細に考察するに、制御記憶２
０１−１０は、例えば読出し専用メモリROMを
使用する固定されたセクシヨンから構成されてい
る。この記憶２０１−１０は、セレクタ・スイツ
チ２０１−１４へ与えられた８つのアドレスソー
スのいずれか１つからの信号によりアドレス可能
である。アドレス指定されたロケーシヨンの内容
は、出力レジスタ２０１−１５に読出され、ブロ
ツク２０１−１６内に含まれるデコーダ回路によ
りデコードされる。 更に、図示の如く、レジスタ２０１−１５のマ
イクロ命令内容の諸フイールドの１つからの信号
が、制御記憶２０１−１０に対して８つの入力ソ
ースのどれが１つのアドレスを与えるかを選択す
る為、スイツチ２０１−１４へ入力として与えら
れる。レジスタ２０１−１５に読出されたマイク
ロ命令は、適当なマイクロプログラム・ルーチン
へ制御記憶２０１−１０を分岐させる為のアドレ
ス定数を含んでいる。 第２図から判る様に、８つの制御記憶のアドレ
ス・ソースは、システム・インターフエース・ユ
ニツト１００とプロセサ２００内に含まれる回路
とにより与えられた信号から得る割込み／例外信
号と、レジスタ２０１−２２に記憶された次のア
ドレス情報を加算回路２０１−２４を介して受取
る次アドレスレジスタ位置と、戻りレジスタ２０
１−２０の戻りアドレス内容を受取る戻りアドレ
ス・レジスタ位置と、メモリ出力レジスタ２０１
−４を介して先導メモリ２０１−２からアドレス
を受取る実行アドレス・レジスタ位置と、レジス
タ２０１−４からのアドレスを同じく受取るシー
ケンス・アドレス・レジスタ位置と、出力レジス
タ２０１−１５から定数値を受取る定数位置とを
含む。 適当な次のアドレスは加算回路２０１−２４に
より発生され、この回路は１つのオペランド入力
としてスイツチ２０１−１４により選択されたア
ドレス・ソースの１つから複数のアドレス信号を
受け、他のオペランド入力としてブロツク２０１
−２６のスキツプ制御回路から複数の信号を受取
る。これ等のスキツプ制御回路は、制御記憶レジ
スタ２０１−１５に記憶された定数信号により条
件付けされ、このレジスタは更に加算回路２０１
−２４に対するオペランド入力の１つとして適当
な数値を与える。加算回路２０１−２４により生
成されて得られたアドレスは、スイツチ２０１−
１４により与えられた複数のアドレスとブロツク
２０１−２６のスキツプ制御回路により与えられ
た複数の定数信号との和を示す。要言をすれば、
スイツチ２０１−１４の異なる種々の位置は、制
御記憶２０１−１０から読出されたマイクロ命令
に応答して選択されて、１プログラム命令のop
コードが指定した１動作の実行に必要であるとこ
ろの制御記憶２０１−１０に記憶されたマイクロ
プログラムに関する適当なアドレスを与える。こ
の命令opコードは、図示の如く経路２０１−６
を介して先導メモリ２０１−２に与えられる。ス
イツチ２０１−１４の戻りアドレス・レジスタ位
置は、分岐動作の結果としてプログラムのシーケ
ンス動作の間選択され、一方定数レジスタ位置
は、制御記憶２０１−１０内の予め定められたロ
ケーシヨン（このロケーシヨンはレジスタ２０１
−１５に記憶されたマイクロ命令の定数フイール
ドにより規定される）への分岐を与えるように選
択される。 割込みは、プログラム命令の実行の完了時点で
処理される。第２図において、高レベル割込み存
在HLIP回線とレベル零割込みLZP回線がスイツ
チ２０１−１４に対して信号を与える事が判る。
HLIP回線に与えられる信号は、プロセス制御レ
ジスタ２０４−２２からの割込み禁止信号と
「AND」演算され、その結果はLZP回線に与えら
れた信号と「OR」演算される。高レベル割込み
存在信号が禁止されていないか、あるいはLZP回
線に与えられる信号がある場合、スイツチ２０１
−１４に接続された回路（図示せず）からの信号
は、例外／割込み位置を選択する。割込みの存在
を表示する信号回線LZP及びHIPLは、次のプロ
グラム命令を実行する為、そのマイクロ命令シー
ケンスを参照する代りに参照されるべき割込マイ
クロ命令シーケンスを選択させる。 「例外」を表示する信号回線はスイツチ２０１
−１４と関連する図示されない制御回路に与えら
れ、例外／割込み位置の選択をさせる。これは、
例外マイクロ命令シーケンスを参照する為のアド
レスを与える。実行のタイプに依り、この例外が
直ちに処理可能であるが、その理由は、プログラ
ム命令の実行を続行することが阻止されねばなら
ないか、あるいはこれが不可能である（例えば、
故障、違法命令等）為である。この例外は、条件
が迅速な注意を必要としない場合（例えば、時間
切れ、オーバーフロー等）プログラム命令の実行
の完了時に処理される。本文に既に述べた如く、
例外の発生は、２０１−１４の例外／割込み位置
を選択させ、かつプロセス制御レジスタ２０４−
２２内の適当なビツト位置のセツトを生ぜしめ
る。 第２図にPDAとして表示され、制御セクシヨ
ン２０１の動作の適当なメモリ サイクルの確立
の為に必要なタイミング信号は、プロセサ２００
の他のセクシヨン及び第１図のシステムの他のモ
ジユールを動作させる為のタイミング信号と同様
に、ブロツク２０１−３０内に含まれるクロツク
回路により与えられる。これらクロツク回路は入
力としてSTOP回線を受け、これが２進１状態の
とき制御セクシヨン２０１の動作の続行を禁止す
る。ブロツク２０１−３０は、プロセサ２００が
動作中であることをOPI回線を介してSIU１００
に通知する回路を含む。本発明の目的のために
は、第２図の他の回路と同様にこのクロツク回路
は従来設計のものと考える事が出来、例えば1972
年にテキサス インストルメンツIncにより刊行
された「設計技術者の為の集積回路カタログ」と
題する出版物に開示された回路の形態を取る事が
出来る。詳細には、このクロツク回路は水晶制御
発振器及びカウンタ回路から成り、一方スイツチ
２０１−１４は複数個のデータ・セレクタ／マル
チプレクサ回路から成る。 前述の事から、殆んどのマイクロプログラム化
された制御機械における如く、制御記憶２０１−
１０は各プロセサ動作サイクルに対して必要な制
御を与える事が判ろう。即ち、１動作サイクルの
間制御記憶２０１−１０から読出された各マイク
ロ命令ワードは多数の別々の制御フイールドに分
割され、これらフイールドは、種々のスクラツチ
パツド・メモリのアドレス指定及びオペランドの
選択の為の第２図の各種セレクタ・スイツチに対
して必要な入力信号と、分岐動作の為各種の試験
条件を指定する為の信号と、セクシヨン２０４の
加算器／シフタ ユニツトの動作の制御の為の信
号と、及び指令を生成するのに必要な制御情報を
与える為の信号を与える。制御セクシヨン２０１
の動作に関する更に詳細な情報に関しては、本願
発明の譲受人に対し譲渡されたG.ウエーズレ
ー．パターソン（Wesley Pattrson）等による
「先導制御メモリ」と題す係属中の米国特許出願
を参照すると良い。 命令バツフア・セクシヨン２０２ このセクシヨンは、局部メモリ・モジユール５
００から取出されてデータ入力レジスタ２０４−
１８を介して与えられる命令を４ワード迄記憶す
る為の複数個のレジスタ２０２−２を含む。この
レジスタ群２０２−２は２位置命令レジスタ・ス
イツチ２０２−４に接続され、前記スイツチは、
２つの出力と、現行命令読出し出力CIRと、次命
令読出し出力NIRとを与える様に構成されてい
る。半ワード又は完全ワードでの命令ワードの選
択は、ブロツク２０４−１２の複数の作業レジス
タの最初のものに通常記憶される現行命令カウン
タICのビツト位置の状態に従つて行われる。本
発明の目的においては、この構成は従来設計のも
のと考えて良い。 記憶セクシヨン２０３ 第２図から判る様に、このセクシヨンは、各々
８つの優先順位レベルの異なつた１つに割当てら
れた８つの異なるプロセスと関連する８組又は８
群のレジスタを含むスクラツチパツド・メモリを
有する。最高優先順位レベルはレベル０であり、
最低優先順位レベルはレベル７である。各群即ち
レベルは本文に記述される様に使用される16個の
レジスタを含む。 スクラツチパツド・メモリ２０３−１０は８位
置のデータ・セレクタ・スイツチ２０３−１４を
介してアドレス指定され、このスイツチは８つの
ソースのいずれか１つからの７ビツト・アドレス
をアドレス入力２０３−１２に与える。アドレス
入力２０３−１２の最上位の３ビツト位置が８組
のレジスタの１つの組（即ち、レベル）を選択
し、一方残りの４ビツトが16個のレジスタの１つ
を選択する。SIU１００により活動割込みレベル
AIL回線に与えられる信号が、スクラツチパツ
ド・アドレス入力２０３−１２へのそれら最上位
３ビツトを与える。それら残りの信号は、制御記
憶レジスタ２０１−１５又はIRSWを介して与え
られる命令からのフイールドにより与えられる。 書込みアドレス・レジスタ２０３−２２はスイ
ツチ２０２−４を介してロードされて、レジスタ
２０１−１５内に含まれるマイクロ命令の複数の
フイールドの１つにより指示される如き現行プロ
グラム命令のビツト９〜１２か又はビツト１４〜
１７かのいずれかに対応する信号を記憶する。従
つて、書込みアドレス・レジスタは、スクラツチ
パツド・メモリ２０３−１０の複数の汎用レジス
タの１つに対して結果をロード又は戻す為のアド
レス記憶を与える。書込み動作は書込みクロツク
信号の発生時に起こり、この書込みクロツク信号
は、クロツクされる書込みフリツプフロツプ（図
示せず）の２進数１にスイツチするのに応答する
かあるいはレジスタ２０１−１５にロードされる
マイクロ命令の１フイールドに応答して発生す
る。書込みフリツプフロツプにより生成された
時、書込みクロツク信号は、書込みフリツプフロ
ツプが次のPDAクロツク・パルスの発生と同時
に２進数の零にリセツトされる時、生ずる。これ
により、プログラム命令に関する書込み動作がそ
の次の命令の処理の開始の間に生ぜしめられる。 書込みアドレス・レジスタ２０３−２２の内容
はセレクタ・スイツチ２０３−１４を介してデコ
ーダ回路２０３−２８へ与えられ、このセレク
タ・スイツチは、レジスタ２０３−２２が０，１
又は１５のアドレスを記憶する度に出力回線上に
信号を生成する様に作用する。この信号は、書込
みフリツプフロツプが２進数１の状態にある時、
ゲート回路（図示せず）により書込みクロツク・
パルスの生成を禁止する。更に、デコーダ回路２
０３−２８はプロセス状態レジスタ２０４−２０
からのモード信号を受取る。プロセサ２００がマ
スターとスレーブのいずれの動作モードにあるか
を示すこの信号の状態は、その出力信号と
「AND」演算されそして別の出力回線に例外信号
を発生するのに使用され、この例外信号は、プロ
セス制御レジスタ２０４−２２に入力として与え
られまたスイツチ２０１−１４の例外／割込み位
置の選択を生ぜしめるものへも与えられる。本文
に説明された様に、これは、スクラツチパツド・
メモリ２０３−１０のプロセス状態レジスタ ロ
ケーシヨンGROの内容の変更を阻止する。 アドレス指定されたレジスタ・ロケーシヨンの
内容は、最初の２位置データ・セレクタ・スイツ
チ２０３−１８を介してスクラツチパツド・バツ
フア・レジスタ２０３−１６に読出される。次い
で、バツフア レジスタ２０３−１６の内容は、
別の２位置データ セレクタ・スイツチ２０３−
２０を介して処理セクシヨン２０４へ選択的に与
えられる。これ等のデータ セレクタ・スイツチ
２０３−１４と２０３−１８と２０３−２０の
各々の異なる位置は、レジスタ２０１−１５に読
込まれたマイクロ命令に含まれる種々のフイール
ドにより選択可能である。このスクラツチパツ
ド・メモリ２０３−１０は、ブロツク２０４−１
２の４つの作業レジスタのいずれか１つに選択的
に接続された１対の出力バスの１つから与えられ
るデータ信号を受取る。 16個のレジスタから成る各組は、現行のプロセ
スを制御するのに必須の情報を記憶する為のプロ
セス状態レジスタPSRのロケーシヨン（汎用レジ
スタ０）を含む。このレジスタの最初の８ビツト
位置は、割込み側モジユールを識別する様にコー
ド化された操縦情報を記憶する。その次の位置
は、動作のモード（即ち、マスターかスレーブ
か）を識別する様にコード化された特権ビツト位
置である。又、このレジスタは、このレジスタの
内容が変更可能かどうかを示す様にコード化され
た外部レジスタ ビツト位置、アドレス・モード
ビツト位置、２つの条件コード・ビツト位置、桁
上げビツト位置、及び関連するプロセスが活動し
ている間周期的に減分されるカウントを記憶する
為の22のビツト位置（即ち、「プロセス タイ
マ」として作用する）を含む。変更又は参照に必
要とされるプロセス状態レジスタの内容に対する
アクセスの頻度の為に、このレジスタの内容を表
わす信号は、処理セクシヨン２０４の複数のレジ
スタの１つ（即ち、レジスタ２０４−２０）に記
憶される。この様に、プロセス状態レジスタの内
容を記憶する為の汎用レジスタの記憶ロケーシヨ
ンは、割込み発生時のセクシヨン２０４のプロセ
ス状態レジスタの最新数値を記憶する様に作用す
る。 各群のレジスタは、更に関連するプロセスの現
行命令のアドレスを記憶する為の命令カウンタ
（汎用レジスタ１）を含んでいる。更に、各群の
レジスタは、ページ表ベース・レジスタ（汎用レ
ジスタ１５）と、オペランド及びアドレス情報の
為の一時的記憶を与える為の多数の汎用レジスタ
（汎用レジスタ２〜１４）とを含んでいる。又、
スクラツチパツド メモリ２０３−１０も、制御
ブロツク・ベースCBBレジスタ ロケーシヨン
を含み、これは局部メモリ モジユール５００に
記憶された例外制御ブロツク表及び割込み制御ブ
ロツク表のベースを指示する絶対アドレスを記憶
する。決して変更されない最優先順位の組のレジ
スタ（レベル０）の最初のレジスタGROは、そ
の制御ブロツク・ベース情報を記憶する。それら
割込み制御ブロツクICB表は、割込みのタイプを
処理する為の情報を記憶する256群の記憶ロケー
シヨンを含んでいる。例外制御ブロツクECB表
は、例外のタイプを処理する為の情報を記憶する
16群の記憶ロケーシヨンを含む。 それら例外は、プロセサ２００を自動的に16個
の例外処理ルーチンの１つに入れるプロセサ検出
条件である。この例外条件は、プロセサがマスタ
ー・モードに入る時、プログラム命令のビツト１
０〜１３に対応する４ビツト例外番号により識別
される。他の全ての場合には、この例外番号は零
である。この例外番号ECB＃は、例外処理ルー
チンを指示する４ワード例外制御ブロツクECB
の１つを識別するのに使用される。１つのECB
のバイト・アドレスは、制御ブロツク・ベース
CBB−１６（ECB＃＋１）に等しい。各ECB
は、プロセサ２００が例外ルーチンに入る前に現
行のプロセスに関する情報を記憶する為のスタツ
ク領域を指示するECB＃０内の退避領域ポイン
タに加えて、PSR，IC及びPTBRレジスタをロー
ドする為の数値を含んでいる。 ある割込み制御ブロツクICBのアドレスは、制
御ブロツク・ベースCBB＋１６（ICB＃）に等し
い。このICB＃は、ここで説明した割込みワード
から得られる。同様に、このICBは４ワード・ブ
ロツクであり、PSR，IC，GR１４及びPTBRレ
ジスタに対する数値を含んでいる。 処理セクシヨン２０４ このセクシヨンは、プログラム命令の処理に必
要とされる算術演算及び論理演算の全てを行う。
このセクシヨン２０４は、１対の36ビツト オペ
ランドに対して算術演算、シフト演算及び論理演
算を行う事の出来る加算器／シフタ・ユニツト２
０４−２を含んでいる。ユニツト２０４−２の加
算器部又はシフタ部のいずれかにより発生される
結果は、マイクロ命令に応答して選択され、その
後ブロツク２０４−１２の複数の作業レジスタの
いずれか１つ及びデータ出力レジスタ２０４−１
４に対し４位置データ・セレクタ・スイツチ２０
４−８を介し１対の出力回線を経て選択的に転送
される。このデータ出力レジスタ２０４−１４
は、プロセサのデータ・インターフエース６００
の回線に接続する。 本発明の目的のためには、加算器／シフタ・ユ
ニツト２０４−２は従来設計のものと考える事が
出来る。又、このユニツト２０４−２は、ジヨ
ン・ピー・スタツフオード（Stafford）の米国特
許第3811039号に開示された如き回路のいずれか
を含む様にしても良い。 ブロツク２０４−１２は、命令カウンタ用の及
び命令実行中のアドレス用の一時的記憶を与える
４つの作業レジスタRO乃至Ｒ３を含んでいる。
これ等のレジスタは、スイツチ２０４−８に接続
されるソースのいずれか（即ち、加算器／シフタ
２０４−２、アドレス・スイツチ２０４−６、
PSR／PCRスイツチ２０４−２４、及びスクラツ
チパツド・バツフア入力スイツチ２０３−１８）
からロード出来る。ロードされるべきレジスタ及
びこのレジスタをロードする為に必要とされる書
込み信号は、レジスタ２０１−１５に読出される
マイクロ命令内に含まれるフイールドにより確立
される。 第２図から判る様に、これ等のレジスタは１対
の出力バスWRPとWRRに接続されている。この
WRPバスは、アドレス入力２０４−５と、スイ
ツチ２０３−１８と、スクラツチパツド・メモリ
２０３−１０へ接続している。このWRRバス
は、Ａオペランド・スイツチ２０３−２０と、Ｂ
オペランド・スイツチ２０４−１と、レジスタ２
０４−２０と、レジスタ２０４−２２とへ接続す
る。WRR及びWRPバスに接続するために選択さ
れるそれらのレジスタは、レジスタ２０１−１５
に読出されるマイクロ命令内に含まれる１対のフ
イールドにより指示される。 第２図から判る様に、処理セクシヨン２０４
は、プロセス状態レジスタ２０４−２０とプロセ
ス制御レジスタ２０４−２２とを含む。前述の通
りプロセス状態レジスタ２０４−２０は、出力バ
スWRRを介してスクラツチパツド・メモリ２０
３−１０からロードされる。プロセス制御レジス
タ２０４−２２は８つの割込みレベル全てに共通
の36ビツト・レジスタである。 プロセス制御レジスタPCR２０４−２２のビ
ツト位置は、以下の情報を含んでいる。ビツト位
置０〜８は、以下のものを含む異なるタイプの例
外を表示する。 PCRビツト位置 例外タイプ ０ 動作未完了。回線ARA又はARDA上
にSIU１００からの応答なし。 １ ページ・アドレス・バウンド故障（キ
ー検査） ２ ページ・アクセス故障 ３ ページはメモリに存在せず ４ 違法動作（無効命令、違法スレーブ命
令、又は違法スレーブ動作） ５ プロセス・タイマのアウト ６ オーバーフロー ７ ロツクアツプ故障 ８ アドレス不整合 用語「故障」は必らずしもハードウエアの故障
の発生を意味せず、プログラミング誤り等をも含
むものである。 ビツト位置９〜１２はデータ経路基板につき検
出されたパリテイ誤りを記憶する。ビツト位置１
３はパリテイ誤りがデータ入力レジスタ内におい
て検出されるときを示す。ビツト位置１４〜１５
は制御記憶及び先導メモリにつき検出されたパリ
テイ誤りの指示を記憶する。ビツト１５はレベル
零割込み存在に対する無応答を通知する。ビツト
位置２３〜２６は及びPNIDとAIL回線から受取
るプロセサ番号及びレベルを識別する。ビツト位
置２７は割込み禁止ビツト位置であり、ビツト位
置２８〜３５は、２進数１にセツトされた時その
ビツト位置に対応するレベル（例えば、ビツト２
８＝レベル０）への割込み要求を示す割込み要求
ビツトを記憶する。これ等のビツト位置２７〜３
５は、出力バスWRRを介してブロツク２０４−
１２のレジスタ・バンクからのプログラム命令に
よりロードされる。ビツト位置３５は常に２進数
１にセツトされる。 レジスタ２０４−２０と２０４−２２の各々の
内容は、２位置データ・セレクタ・スイツチ２０
４−２４を介して４位置データ・セレクタ・スイ
ツチ２０４−８の複数の位置の別の１つへ入力と
して選択的に与えられる。又、レジスタ２０４−
２０は、２位置操縦セレクタ・スイツチ２０４−
１０及び４位置アドレス・セレクタ・スイツチ２
０４−６のPI位置にも接続している。 操縦スイツチ２０４−１０は、指令を適正なモ
ジユールに転送するのに使用されるSIU１００へ
の操縦情報を与える。レジスタ２０１−１５に読
出されるマイクロ命令に含まれる複数のフイール
ドの１つは、メモリ命令かPI指令のいずれかに対
する適当な位置を選択する。メモリ指令に対する
操縦情報は、マイクロ命令内に含まれるフイール
ドから発生され、これにはスクラツチパツド・メ
モリ２０４−４からのページ化されたアドレス情
報もしくはバスWRPからの絶対アドレス情報が
伴う。 PI指令の場合、操縦情報は以下の如く生成され
る。即ち、ビツト０はPI指令に対しては２進数１
にされ、ビツト１〜４はレジスタ２０４−２０の
ビツト０〜３に対応する。ビツト５〜６は、マイ
クロ命令の複数のフイールドの１つのビツトに対
応し、１ワード転送又は２ワード転送のいずれで
あるか及び読出し又は書込みの動作サイクルのい
ずれであるかを示す様コード化されている。メモ
リ・サイクルの開始又は指令の開始の時に、操縦
スイツチ２０４−１０からの信号は操縦レジスタ
２０４−１６へロードされ、このレジスタはこれ
ら信号をプロセサ２００のデータ・インターフエ
ース６００の適当な回線に対して与える。ここで
説明した様に、別の操縦情報を含む指令は、PI指
令の場合にアドレス・スイツチ２０４−６の位置
２により与えられる。 第２図から判る様に、処理セクシヨン２０４
は、スクラツチパツド・メモリ２０４−４を含
み、これはWRPバスに接続される複数のレジス
タの１つから複数のアドレス信号を受取るアドレ
ス入力２０４−５を介してアドレス指定可能であ
る。スクラツチパツド・メモリ２０４−４は、局
部メモリ・モジユール５００をアドレス指定する
ための絶対アドレスを生成する際使用される８つ
の割込みレベルの各々に対するページ表語記憶を
与える。スクラツチパツド・メモリ２０４−４の
記憶ロケーシヨンの内容は、アドレス指定された
時、アドレススイツチ２０４−６の４位置の内の
２つに読出される。これ等の２位置は、局部メモ
リ・モジユール５００のページ参照に使用され
る。スクラツチパツド・メモリ２０４−４のペー
ジング動作は本発明に特に関連しない為、詳細な
記述はここでは行わない。ページ化されたアドレ
ス指定の使用に関する別の情報に関しては、本願
明細書の始めに引用された出願を参照しても良
い。 アドレスセレクタ・スイツチ２０４−６の他の
２位置は、メモリ指令又はPI指令を与える為に使
用される。詳細には、アドレス・スイツチ２０４
−６の位置０及び１は、レジスタ２０１−１５に
記憶されるマイクロ命令ワードのアドレス制御フ
イールドにより選択される時、読出し／書込みメ
モリ指令情報を生成し、この情報は、マイクロ命
令ワードの予め定められたフイールドに従つてコ
ード化されたビツト０〜８と、及びメモリ２０４
−４からのページ化されたアドレス情報か（位置
０）又はブロツク２０４−１２の作業レジスタに
より出力バスWRPに与えられる絶対アドレス・
ビツトか（位置１）のいずれかに対応する様コー
ド化されたビツト９〜３５を含む。スイツチ２０
４−６のPI位置が選択される時、このスイツチは
プログラム可能インターフエース指令ワードを発
生し、このワードにおいて、ビツト０は２進数零
であり、ビツト１はレジスタ２０１−１５に記憶
されたマイクロ命令ワードの１フイールドにより
与えられ、ビツト２はプロセス状態PSRレジスタ
２０４−２０のビツト９により与えられかつ現行
のプロセスがある外部のレジスタを変更出来るか
どうかを規定し、ビツト５〜８はレジスタ２０４
−２０のビツト４〜７に等しくかつモジユール内
のポート即ちサブチヤンネルを規定し、ビツト３
はSIU１００により与えられるプロセサ対の番号
を規定する様コード化され、ビツト４は零であ
り、ビツト９〜３５はPI指令の絶対アドレスに対
応するバスWRPのビツト９〜３５に等しい。 誤り検出回路２０１−３２（第２図） 上述の回路に加えて、各IOPプロセサは例えば
パリテイ検査回路のような従来設計の誤り検出回
路をそなえる。この誤り検出回路は後述するよう
に各入出力プロセサの各種記憶セクシヨンの検査
を実行する。ブロツク２０１−３２はまた後述の
ようにインターフエース６０４の各種回線に信号
を供給する。 図には単一ブロツクで示されているが、プロセ
サ２００の各種位置にパリテイ発生及び検査回路
が設けられる。例えば、スクラツチパツド２０３
−１０の汎用レジスタ・ロケーシヨンに記憶され
ているデータ用の４つのパリテイ・ビツトは、ス
クラツチパツド２０３−１０への入力バスに接続
された回路により発生される。SPBレジスタ出力
に接続されたパリテイ回路は、出力信号を検査し
てパリテイを訂正する。同様に、パリテイ発生回
路は、PTWスクラツチパツド２０４−４に書込
まれるべきＢオペランド・スイツチ２０４−１の
出力における信号のためのパリテイを発生する。
PTWスクラツチパツド２０４−４から続出され
る各バイトのパリテイは、アドレス・スイツチ２
０４−６への入力に配置されたパリテイ検査回路
により検査される。 更に、制御記憶２０１−１０と先導メモリ２０
１−２は、メモリ・ロケーシヨン中の単一ビツト
誤りの存在を検出するパリテイ検査回路を備えて
いる。誤りの発生によりPCRレジスタ２０４−
２２の対応した制御記憶ビツト（即ちビツト位置
１４−１５）をセツトする。更に、データ入力レ
ジスタ２０４−１８に接続されたパリテイ回路
は、データ入力レジスタ２０４−１８へクロツク
される全てのデータと命令を検査する。SIU１０
０からのデータにパリテイ誤りが検出されると、
PCRレジスタ２０４−２２のデータ入力ビツト
位置１３と不良バイトのための対応する基板パリ
テイ誤りビツト（即ちビツト位置９−１２）をセ
ツトする。 ブロツク２０１−３８はPCRレジスタ２０４
−２２中に記憶されたパリテイ誤りビツトを示す
信号を受けるように接続されたOR論理回路を備
えている。１群のこれら回路はパリテイ誤り信号
の論理和に相当する結果の信号を回線PEDに与
える。 カウンタおよび検出回路 本発明の動作に関係する最後の回路群はブロツ
ク２０１−３４，２０１−３６と２０１−３８の
回路を含む。ブロツク２０１−３４はブロツク２
０１−３６の回路により制御される従来設計の９
段カウンタを含む。このカウンタはプロセサ２０
０が動作未完了時間インターバルの２倍に等しい
期間内に割込み要求に応答しないときを検出する
“レベル零”タイマとして動作する。 詳細に説明すると、このカウンタは、LZP回線
が２進数零に留まる限り、ブロツク２０１−３６
の回路によりゼロ状態に初期設定される。LZP回
線が２進数１に切換わると、ブロツク２０１−３
６の回路がその初期設定信号を除去し、カウンタ
は動作を開始してブロツク２０１−３０の回路か
らの各PDA信号に応答してそのカウントを増加
させる。カウンタが最大カウント（すべて２進数
１）となりかつAIL回線がいまだにゼロ状態に切
換わつていないとき、カウンタはPCRレジスタ
２０４−２２のビツト位置１６を２進数１とする
ような出力を発生する。 ブロツク２０１−３４のカウンタの増分は、
AIL回線が零状態に切換わるか或いはLZP回線が
SIU１００により零状態に切換わるときに、ブロ
ツク２０１−３６の回路により停止される。この
信号はまたカウンタを初期設定する。最後に、回
路２０１−３６はINIT回線にスイツチ２０１−
１４への入力として信号を与える。SIU１００が
INIT回線を２進数１とするとき、これはプロセ
サ２００内の各種レジスタ（即ちPCRレジスタ
２０４−２２）の内容を初期設定すなわちクリア
する。リセツトされると、プロセサ２００は制御
記憶２０１−１０内の初期設定ルーチンの実行を
開始する。 ブロツク２０１−３８の回路はいくつかのOR
ゲートおよびANDゲートを備えている。これら
回路はTBL回線を２進数１とするために使用さ
れる。プロセサ２００のレベル零へのSIU切換え
の前に“時間切れ”となる結果によりPCRレジ
スタ２０４−２２のビツト位置１６がセツトされ
たとき、TBL回線がオンに付勢される。即ち、
レベル・ビツト位置２４−２６とビツト位置１６
に相当する信号は論理積がとられ、それによつて
ビツト位置１６が２進数１となりかつPCRビツ
トがプロセサがレベル零にないことを示すとき
TBL回線はオン状態に切換えられる。別の群の
回路はPCRレジスタ２０４−２２（即ちビツト
位置０−８）中に記憶される例外ビツト信号の論
理和を与える。次に、この出力はPCRレジスタ
２０４−２２のレベル・ビツト２４−２６と論理
積がとられる。従つて、プロセサの状態が切換つ
てレベル０となると、例外信号の何れか１つは
TBL回線を２進数１とする。しかし、プロセサ
２００がレベル０に切換わる前は、例外信号は
TBL回線を２進数１に切換えるのを禁止され
る。この理由は、初期自己試験動作の間に誤りが
発生する時PCRレジスタ２０４−２２中にすで
に例外信号が記憶されている可能性があり、これ
が故障表示として検出されない方が望ましいから
である。即ち、後述するように特定の試験（自己
試験）が故障表示のために使用される。 システム・インターフエース・ユニツト１００の
詳細記述割込みセクシヨン１０１ 前述の如く、システム・インターフエース・ユ
ニツト１００は、複数個のクロスバー・スイツチ
を介して第１図のシステムのモジユール間の通信
を提供する。諸モジユールのインターフエースの
夫々の回線から信号を収集する為に別々のクロス
バー・スイツチが使用される。第３ａ図は、モジ
ユール割込みインターフエースを取扱う為の割込
みセクシヨン１０１のスイツチ及び回路を示す。
第１図のシステムにおいて、ポートLMO，Ａ，
Ｅ，Ｇ及びＪに接続するモジユールがあり、これ
らポートの各々はSIU１００に対してその割込み
インターフエース６０２の回線の異なるものを介
して信号を与える。更に、SIU１００も又第１図
のポートＬと関連する割込みインターフエースを
介して信号を与える。 第３ａ図から判る様に、モジユールの各々は、
サービスを要求する時、IDA回線上に適当な割込
み識別子情報を与えると共に割込み要求（IR）
回線に信号を与え、これら信号は割込み優先順位
及び制御ブロツク１０１−２の回路に与えられ
る。これらブロツク１０１−２の回路は、全ての
割込みインターフエースをモニターし、そして実
行中のプロセスの優先順位よりも高い優先順位を
有する要求がある時、プロセサ２００として参照
する適当なプロセサ対２００−０に通知する。プ
ロセサ２００がこれが要求を受信出来る事を通知
する時、SIU１００は、最高優先順位の要求と関
連する識別子情報をプロセサへゲートする。この
識別子情報は、１パリテイ・ビツトを含む８ビツ
ト割込み制御ブロツク番号と、３ビツト割込みレ
ベル番号と、及び１パリテイ・ビツトと及び４ビ
ツト・チヤンネル番号を伴なつた１ビツト・プロ
セサ番号とを含む。 割込みセクシヨン１０１を更に詳細に考察すれ
ば、ブロツク１０１−２の回路は、プロセサ番号
と割込み要求信号とをデコードするデコーダ回路
を含む。パリテイ誤りがないと仮定すると、この
デコーダ回路からの出力信号は、指定されたプロ
セサ論理回路の優先順位論理回路へ与えられる。
この優先順位論理回路は、割込みレベル信号をデ
コードして最高優先順位レベルを決定し、次にポ
ート優先順位を決定し、それによつて最高優先順
位レベルと最高ポート優先順位を有するモジユー
ルが選択される。任意の所与レベル内の割込みポ
ート優先順位は次の如きものである。即ち、 古いもの、ポートＬ、ポートＡ、ポートＢ、ポ
ートＣ、ポートＤ、ポートＥ、ポートＦ、ポート
Ｇ、ポートＨ、ポートＪ、及びポートＫ。 この事は、第１図のシステムにおいて、現行プ
ロセスのポートは最高優先順位を有し、これに続
いて順番にSIU１００、高速マルチプレクサ３０
０、ホスト・プロセサ７００、プロセサ２００、
低速マルチプレクサ４００と続く優先順位を有す
る事を意味する。 ブロツク１０１−２の優先順位回路は、ｎ個の
出力回線の１つに出力信号を生成する様に作用す
る（但し、ｎはシステム内の割込み側モジユール
の数に対応する）。このｎ個の出力回線は８位置
データ・セレクタ・スイツチ１０１−４に与えら
れ、このスイツチはレジスタ１０１−６にロード
されるべく現在進行中のレベルより高い優先順位
を有する割込みのレベルの割込みレベル信号を選
択する。レジスタ１０１−６からの出力信号は、
高レベル割込み存在HLIP回線又はレベル零存在
ZLP回線を先に２進数１にしたSIU１００に応答
してプロセサ２００がIDR回線を２進数１にする
時、AIL回線に与えられる。現行プロセスが被割
込みを禁止されていない時、割込み要求は、プロ
セサ２００に現行プロセスを中断させ、そして前
述の識別子情報を含むSIU１００からの割込みワ
ードを受信させる。詳細には、この割込みワード
は以下の如くフオーマツト化されている。 ビツト０は新割込みビツト位置である。２進数
１にセツトされる時その割込みは新らしいもので
ある事を示し、２進数零にセツトされた時その割
込みは再開されるべき以前に割込みされたプロセ
スの割込みである事を示す。 ビツト１〜１７は使用されず２進数零である。 ビツト１８〜２７は、ビツト１８と２７が２進
数零にセツトされて割込み制御ブロツク番号を規
定する。 ビツト２８〜３１は、SIU１００により生成さ
れ、ここで説明した如く本発明に従つてソース・
モジユールを識別する。 ビツト３２〜３５は、多数ポートを有するモジ
ユールにより生成され、ここで説明された様に本
発明に従つてソース・モジユール内のサブチヤン
ネル即ちポートを識別する。 ブロツク１０１−２の回路の編成に関する更に
詳細な情報に関しては、本願明細書の始めに引用
された「優先順位割込みハードウエア」と題する
係属中の米国特許出願を参照すると良い。 割込み優先順位回路１０１−２からの出力回線
は別のデータ・セレクタ・スイツチ回路１０１−
８に与えられる事も判ろう。最高優先順位を有す
る要求側モジユールのみが信号をセレクタ回路１
０１−８に与える為、このセレクタ回路は所定の
ワイヤインされた組のコード化操縦信号を与える
ように接続され、これらの信号は優先順位を付与
された要求側モジユールが接続する物理的ポート
を識別する（即ち、割込みワードのビツト２８〜
３１）。 本実施例においては、下記の操縦コードが第１
図のモジユールを識別する為に生成される。 コード 識別されるSIUポート（モジユール） 0000 局部メモリ・モジユール−ポートLMO 0001 ポートＫ 0010 SIU１００−ポートＬ 0101 低速マルチプレクサ４００−ポートＪ 0110 プロセサ２００−ポートＧ 1101 高速マルチプレクサ３００−ポートＡ 1110 ホスト・プロセサ７００−ポートＥ セレクタ回路１０１−８により生成された４ビ
ツト・コードは、更にゲート回路１０１−１２内
に含まれる１群の従来のANDゲート回路へ与え
られる。異なつたソース・システム・モジユール
により与えられる他の識別子情報も又回路１０１
−１２の他のゲート回路に与えられる。詳細に
は、各モジユールは、そのIDA回線を介して割込
み制御ブロツク番号ICBNを８位置データ・セレ
クタ・スイツチ回路１０１−１４の複数の位置の
異なつた１つへ与える。更に、各モジユールは、
ソースモジユールの要求側サブチヤンネル即ちポ
ートを識別する情報を割込みインターフエースの
IMID回線を介して回路１０１−１２のゲート回
路の他のものへ与える。プロセサ２００がその割
込みデータ要求IDR回線を２進数１にする時、
SIU１００は、それら信号をゲート回路１０１−
１２から４位置データ・セレクタ・スイツチ回路
１０１−２０の複数の位置の内の１つを介してプ
ロセサ・データ・インターフエース６００の
「SIUから来るデータ（DFS）・バス回線」に対し
て与える。スイツチ１０１−２０の残りの位置に
ついては、これ等が本発明の理解に関係しない
為、図示しない。 データ転送セクシヨン１０２ 第３ｂ図は、システム・インターフエース・ユ
ニツト１００のデータ転送セクシヨン１０２を示
す。このセクシヨンは優先順位回路を含み、これ
らは、どのソース・モジユールが高速マルチプレ
クサ３００に対してそのプログラム可能インター
フエース６０１上で指令を転送するか、又どのソ
ースモジユールがデータをマルチプレクサ３００
に対してそのデータ・インターフエース６００上
で転送するかを決める。更に、セクシヨン１０２
は、どのソース・モジユールが局部メモリ・モジ
ユール５００に対してデータか指令のいずれを転
送しようとしているかを決める優先順位回路を含
んでいる。 １対のモジユールの１モジユールが他のモジユ
ールに対して要求を生成しそしてこの要求がその
他のモジユールにより受入れられたとき、それら
一対のモジユール間にて転送が生じることが判る
であろう。要求を受け入れられるようにするた
め、要求側のモジユールは最高優先順位を持たね
ばならず、両方のモジユールは情報を受取る状態
になければならず、又転送を行なう転送経路が利
用可能（即ち、ビジーでない）でなければならな
い。 プロセサ２００によりセクシヨン１０２に与え
られる信号に関して、これ等の信号の生成は、第
２図のプロセサ・レジスタ２０１−１５に読出さ
れるマイクロ命令の種々のフイールドにより大部
分制御される。例えば、ブロツク１０２−４の回
路に与えられるプロセサ２００からの能動出力ポ
ート要求AOPR回線は、読出し／書込みメモリ指
令又はプログラム可能インターフエース指令の転
送を規定する様コード化されたところのレジスタ
２０１−１５に読出される各マイクロ命令のSIU
要求タイプ制御ビツト・フイールドに従つて、付
勢される。２位置データ・セレクタ・スイツチ１
０２−２に与えられるプロセサ・データ・インタ
ーフエース６００の「SIU行きデータ回線DTS」
は、マイクロプログラム制御下で生成される指令
情報を構成し、これは第２図のプロセサ・データ
出力レジスタ２０４−１４にロードされる。
「SIU行き操縦データSDTS回線」は、マイクロプ
ログラム制御下で生成される信号を受信し、これ
ら信号は第２図のプロセサ操縦レジスタ２０４−
１６にロードされる。 第１図のシステムに関しては、入出力プロセサ
のみがマルチプレクサ３００に対し指令を転送
し、プロセサ２００は回路１０２−４に信号を与
える。従つて、回路１０２−４はデコーダ回路を
含み、この回路はプロセサ・モジユールからの操
縦情報をデコードして、そのモジユールがマルチ
プレクサ３００に対して指令の転送を希望する時
点を確定する。２以上の入出力プロセサの場合に
おいて、２以上のモジユールが同じサイクル内で
転送を希望する時、回路１０２−４に含まれる優
先順位回路は、最高優先順位を与えられたモジユ
ールを選択し、プログラム可能インターフエース
６０１のPDFS回線を介してマルチプレクサ３０
０に対し前記モジユールが指令を転送するのを可
能にする。詳細には、回路１０２−４は、適当な
モジユールから信号を選択する２位置セレクタ・
スイツチ１０２−２に対して信号を与える。これ
は、マルチプレクサ３００がSIU１００に対し
て、PIR回線を２進数１にする事により指令を受
取る用意がある事を通知する時に生じる。同時
に、回路１０２−４は、APC回線を２進数１に
して、それによりマルチプレクサ３００にPDFS
回線に与えられる指令を受け入れることを通知す
る。プロセサ２００が命令を実行して、これにマ
ルチプレクサ３００に対しプログラム可能インタ
ーフエースPI指令を送らせる時、プロセサ２００
はその指令のビツト３にプロセサ番号識別を置
く。マルチプレクサ３００は、割込み要求を出す
事を希望する迄その指令に含まれるプロセサ番号
を記憶しており、その希望するときプロセサ番号
がここで説明する様に割込みデータの一部として
含まれる。PI指令がマルチプレクサ３００に送ら
れる時、プロセサ２００を要求者として識別する
操縦情報は、マルチプレクサ３００（ポートＡ）
と関連するレジスタ１０２−６に記憶される。こ
こで説明する様に、マルチプレクサ３００が読出
しデータ転送要求をSIU１００へ発生することに
より応答する時、レジスタ１０２−６の内容は、
そのデータを受取る実際のモジユールとしてプロ
セサ２００を識別するのに使用される。 同様な構成がマルチプレクサ３００へデータ信
号を転送する為に用いられる。第１図において、
メモリ・モジユール５００は、データをマルチプ
レクサ３００へ転送する唯一のモジユールであ
る。この様な転送は、ここで説明する様に回路１
０２−２０を介してマルチプレクサ３００により
メモリ・モジユール５００へ送られる読出しメモ
リ指令ZACに応答して生じる。マルチプレクサ
３００が指令を送る時、SIU１００は、マルチプ
レクサ３００から受取る多ポート識別子情報に付
加する適当な４ビツト要求者識別子コード（操縦
コード）を生成する。この情報は、メモリモジユ
ール５００により記憶され、そしてこの情報は、
モジユール５００が読出しデータ転送要求を生成
してマルチプレクサ３００がこのデータを受取る
事を表示する時、SIU１００に戻される。又、
SIU１００はその要求を受け入れる時、回線
ARDAを２進数１にする事によりマルチプレクサ
３００に通知する。 「読出しデータ転送要求」RDTR回線」は、メ
モリ・モジユール５００によりセツトされる時、
回路１０２−１４に対して、１動作サイクルの間
に読出された情報を転送する準備が完了している
事を通知する。又、局部メモリ・セジユール５０
０は、「メモリから来る要求者識別子RIFM回
線」へ信号を与えて、この情報が転送されるべき
要求側モジユールを識別する。 詳細には、デコーダ回路１０２−１４内の回路
はRIFM回線に与えられる識別信号をデコード
し、そしてこれら識別信号が、局部メモリ・モジ
ユール５００が情報をマルチプレクサ３００へ転
送する準備がある事（マルチプレクサ３００がそ
の情報を受取る準備があると仮定する）を表示す
る時、デコーダ回路１０２−１４は、適当な信号
をセレクタ・スイツチ１０２−１２及びゲート回
路１０２−１６内の回路へ与える。 更に、デコーダ回路１０２−１４は、データ・
インターフエースの「受信読出しデータARDA回
線」に対して信号を与え、それによりそのインタ
ーフエース６００の「SIU（DFS）回線からのデ
ータ」を受取るべき事をマルチプレクサ３００に
対し通知する。ブロツク１０２−１６の回路は、
適当な多ポート識別子情報を「SIUから来る多ポ
ート識別子MIFS回線」へ与えて、それにより
RIFM回線から得る要求側サブチヤンネルを識別
する。この転送が行われた時、回路１０２−１４
は、RDAA回線を２進数１にして、それによりメ
モリ・モジユール５００によりそのデータが受取
られた事を要求側モジユールに通知する。 回路１０２−１４と同様な構成がSIUにより使
用されて、PI指令及びメモリ指令を第１図のモジ
ユールのいずれか１つから局部メモリ・モジユー
ル５００へ転送する。このモジユール５００は、
プログラム可能インターフエース指令か又はメモ
リ指令のいずれかを受ける用意がある時、デコー
ダ回路１０２−２０に与えられた「プログラム可
能インターフエース準備完了PIR回線」又は
「ZACインターフエース準備完了ZIR回線」のい
ずれかを２進数１にする様作用する。更に、プロ
セサ２００と、プロセサ７００と及びマルチプレ
クサ３００とは、それらの各データ・インターフ
エースの「能動出力ポート要求AOPR回線」と及
び「SIU行き操縦データ回線」とへ、回路１０２
−２０への信号を与える。各モジユールにより与
えられる操縦情報のデコード時に、回路１０２−
２０は、上記適当な信号を３位置セレクタ・スイ
ツチ１０２−２４へ発生するように動作して、そ
れにより最高優先順位を有するモジユールを付勢
してメモリモジユール・データ・インターフエー
ス６０３の「SIU行きデータ転送DTM回線」へ
信号を与えさせる。又、回路１０２−２０は、
「受信プログラム可能指令APC回線」かあるいは
「受信ZAC指令モードAZC回線」のいずれかへ信
号を与え、これと伴に適当な要求者識別子信号を
ゲート回路１０２−２６を介して局部メモリ・モ
ジユール・インターフエース６０３の「メモリ行
き要求識別子RITM回線」に与える。 最後の２つの回路１０２−３０と１０２−４０
は、プロセサ２００により前に夫々生成されたメ
モリ指令及びPI指令に応答して、プロセサ２００
にメモリ・データ及びプログラム可能インターフ
エース・データを転送する為に使用される。第３
ｂ図から判る様に、優先順位デコーダ回路１０２
−３０は回路１０２−１４と同じ入力回線を有
し、そして同じ方法で動作してデータ・セレク
タ・スイツチ１０２−３２と第３ａ図の４位置セ
レクタ・スイツチ１０１−２０を介して要求され
たメモリ・データをプロセサ２００へ送る。尚、
プロセサ２００が一時に単一の指令を処理すると
いう理由の為、プロセサの要求に応答してプロセ
サDFS回線に転送を行うためセレクタ・スイツ
チ１０１−２０へデータを送るモジユール間に何
らの衝突も生じ得ない。即ち、プロセサ２００が
第１図のモジユールの１つに指令を送つた後、そ
の動作は要求したデータの受取りの間止められ
る。SIU１００は、プロセサの要求の受取り時
に、プロセサのARA回線を作動してプロセサに
その動作を遅延させる。 別個の回路１０２−４０は、PI指令に応答する
これ等のモジユールからの戻りデータ要求を処理
する。この回路１０２−４０は、図示しない他の
モジユールのレジスタを伴なつたレジスタ１０２
−６からの信号並びにRDTR回線へ与えられた信
号をデコードする。SIU１００が、モジユールが
要求されたデータをプロセサ２００（即ち、マル
チプレクサ３００のレジスタ１０２−６に記憶さ
れた要求者識別子）へ戻そうと試行している事を
検出する時、回路１０２−４０は信号を生成し、
これら信号は３位置データ・セレクタ回路１０２
−４２を条件付けて要求されたデータをプロセサ
２００に戻そうと試行するそのモジユールのPIイ
ンターフエースのPDTS回線からの信号を与えさ
せる。これ等の信号は、更にモジユール要求信号
により条件付けられる第３ａ図のセレクタ・スイ
ツチ１０１−２０を介してプロセサのDFS回線
に与えられる。次の動作サイクルの間、回路１０
２−４０はRDAA回線を２進数１にして、これに
よりモジユールに対し、PDTS回線に与えられた
データが受け入れられた事及びこのモジユールは
今このデータを除去出来る（即ち、その出力レジ
スタをクリアする）事を通知する。この様に、ス
イツチ１０１−２０は、プロセサのデータ・イン
ターフエース６００のDFS回線へ３つのタイプ
のデータのいずれか１つを選択的に与える。 本発明の目的のためには、第３ｂ図の複数のブ
ロツクの異なるものに含まれる回路は従来設計の
ものと考えられ、テキサス・インストルメンツ社
の前記出版物に見出される論理回路を含む。更
に、本発明の目的のためには、スイツチ回路は従
来のクロスバースイツチが可能である。 制御セクシヨン１０３ 第３ｃ図はシステムインターフエースユニツト
１００のセクシヨン１０３をブロツク図で示す。
このセクシヨンは論理プロセサ対２００−０と２
００−１用の比較及び制御論理回路１０３−１０
と１０３−１１を含む。これらの回路は各プロセ
サ対について重複して設けられているので、図に
は１つだけ詳細に示してある（第３ｄ図）。ま
た、PIインターフエース６０３に接続され、ポー
トＬを介してSIU内部論理回路に向けられるPI指
令を解釈して実行するブロツク１０３−２０，１
０３−２４および１０３−２５で示される回路が
備えられている。 第３ｃ図に示されるように、PI指令を処理する
回路に付け加えられる内部論理回路は、内部割込
み論理回路１０３−２８に信号を与える内部割込
み制御レジスタ１０３−３０を備えている。これ
らの回路の構成は第３ｂ図に示される優先順位割
込み論理回路１０１と同様である。内部割込み論
理回路１０３−２８は８つのタイプの割込みを発
生する。本発明に関係する割込みタイプは次の通
りである。 １＝インターバル・タイマが０まで計数したこ
とにより発生されるインターバル・タイマ
の終了 ４＝比較失敗を伴わない検出されたプロセサ誤
り ５＝プロセサ誤りとともに検出された比較失敗
誤り ６＝他の誤りが存在しない比較失敗誤り ポートＬ内の割込み優先順位はタイプ番号に基
づいており、パリテイは次の通りである。 タイプ ４ …最も高い ５ ６ ７ ０ １ ２ ３ …最も低い 割込みタイプ４−７はレベル０へハード的に結線
され、一方他のタイプ（即ち、０，１，２および
３）の割込みレベルは割込み制御レジスタ１０３
−３０内に記憶されたコード化レベル信号を用い
てプログラム可能である。回路１０３−２８は、
最高優先順位の割込みを設定し、割込み論理回路
１０１に印加される適当な要求信号を発生する。
要求のフオーマツトは第１２図に示されている。
上述のように、回路１０１は指定された入出力プ
ロセサ対に割込みを報告する。 SIU内部論理回路は、ポートＬへのRDEX命令
に応答して各種レジスタ１０３−１２乃至１０３
−１７とレジスタ１０３−３０およびタイマ１０
３−４０の内容を多位置選択スイツチ１０３−４
０を介して読出させる。８進アドレス０が割当て
られた構成（configuration）レジスタ１０３−
１５は識別子情報とSIUポート全体の動作状態を
記憶する。そのフオーマツトは第８ａ図に示す通
りである。インターバル・タイマ１０３−４０は
本発明の目的達成上従来設計のものが可能であ
り、８進アドレス２が割当てられて特定の時間イ
ンターバルを決定するカウントを記憶する24ビツ
ト・レジスタを含む。ラツプアラウンド・レジス
タ（wraparound register）１０３−１７は８進
アドレス３が割当てられ、試験および診断ルーチ
ンにより使用される作業レジスタである。 初期設定レジスタ１０３−１６は、８進アドレ
ス４が割当てられ、SIUポートを選択的に初期設
定あるいはマスクするための指示を記憶する。初
期設定動作はブロツク１０３−１８の初期設定制
御論理回路によつて発生される信号に応答して生
ずる。即ち、レジスタ１０３−１６はWREX命
令によりロードされ、初期設定ビツト位置は後述
のように初期設定制御論理回路１０３−１８によ
りリセツトされる。マスク動作も同様に生ずる
が、これは本発明には関係しない。このレジスタ
のフオーマツトは第８ｂ図に示されている。 故障状態レジスタ１０３−１２と１０３−１４
はそれぞれ８進アドレス１０と７が割当てられ
る。故障状態レジスタ＃１は、プロセサあるいは
メモリが通知する誤りを除いて、SIU１００によ
り検出されたすべての誤りを通知するのに使用さ
れる36ビツト・レジスタである。誤り条件に関係
する情報の記憶はこのレジスタを第１検出誤りに
ロツクし、これはRDEX命令（PI指令）を介して
クリアされるまで継続する。このフオーマツトは
第８ｃ図に示されている。故障状態レジスタ＃２
もまた36ビツト・レジスタであり、すべてのプロ
セサ比較失敗誤りと誤り状態レジスタ＃１中に記
憶されない他の任意の故障を通知するのに使用さ
れる。これは第８ｄ図に示されたフオーマツトで
ある。 第３ｃ図に示されているように、セクシヨン１
０３はまたブロツク１０３−３５のパリテイ発生
及び検査回路を備えている。これらの回路は本発
明の目的達成のためには従来設計のものが可能で
ある。これらの回路は、各プロセサにより各種プ
ロセサ・インターフエースに印加される信号に対
してパリテイ検査ビツトを発生し、そしてそれら
ビツトをプロセサ対により与えられるパリテイ検
査ビツトに関して検査する。パリテイ検査の結果
得られる信号はプロセサ対に関係する比較及び制
御論理回路へ入力として印加される。図に示され
ていないが、パリテイ回路１０３−３５はまたプ
ロセサ対２００−１から信号を受け、得られた信
号を回路１０３−１１に与える。 セクシヨン１０３の詳細説明 第３ｄ図、第３ｅ図および第３ｆ図は第３ｃ図
のレジスタ１０３−１２と１０３−１５に関係し
た回路に加えて回路１０３−１００，１０３−１
０２，および１０３−１８の詳細を示す。まず、
第３ｄ図を参照するに、この図はブロツク１０３
−１０２のシーケンサ制御回路の詳細を示してい
る。シーケンサ制御回路は、ANDゲート１０３
−１０６を介して印加される信号
GHCMPERREN１０により動作可能とされるク
ロツク制御Ｄ型フリツプフロツプ１０３−１３
０，１０３−１３１，および１０３−１３２を備
えている。ANDゲート１０３−１０６は、通常
２進数１である信号AUTORECNFGOOと故障状
態レジスタ＃２からの信号REG１００１１０を
受ける。信号REG１００１１０は、ポートＧと
Ｈに関して比較失敗が検出されるとき２進数１と
なる。信号SET１１GH１０は、２進数１となる
ときY1フリツプフロツプ１０３−１３０を２進
数１に切換える。同様に、信号SET２１GH１０
とSET３１GH１０が２進数１となるとき、フリ
ツプフロツプ１０３−１３１と１０３−１３２を
それぞれ２進数１に切換える。信号RESET１０
０はY1，Y2，およびY3フリツプフロツプ１０３
−１３０乃至１０３−１３２を２進数零に切換え
るのに使用される。これらフリツプフロツプの入
力部の１つが詳細に示されている。この入力部
は、その出力が“ワイヤドオア”接続された一対
のANDゲートから成る。 NANDゲート１０３−１０８乃至１０３−１２
９の集合は図に示す信号に応答して信号SET１
０GH１０乃至SET３１GH１０を発生する。こ
れらの信号の大部分はフリツプ１０３−１３０，
１０３−１３１および１０３−１３２の状態をデ
コードするデコーダ１０３−１４０からの出力信
号に相当する。 詳言するに、Y1，Y2およびY3フリツプフロツ
プ１０３−１３０乃至１０３−１３２はそれぞれ
次に示すブール代数式に従つてセツトされる。ド
ツトおよびプラス記号はそれぞれ論理積および論
理和演算を示す。 セツト〓Y1−GH100 ＝〔〕〔GHCMP−ERR−EN100〕 ・（〔（Y0・PTH−ERR100） ＋（Y1・SMS110）〕＋〔（Y7） ＋（〓Y1・10）〕） セツト〓Y2−GH100 ＝〔〕〔GHCMP−ERR−EN100〕 ・（〔（Y0・ERR−GH）＋（Y1・PTG−TBL） ＋（〓Y2・〓3・10〕 ＋〔（Y3）＋（Y7・） ＋（〓Y1・〓2・SMS）〕） セツト〓Y3−GH100 ＝〔〕〔GHCMP−ERR−EN100〕 ・（〔Y1）＋（Y0・−）〕 ＋〔（Y7・・） ＋（Y5・10）〕） ここでY0＝〓1・〓2・〓3 Y1＝〓Y1・〓2・〓3 Y2＝〓1・〓Y2・〓3 Y3＝〓Y1・〓Y2・〓3 Y4＝〓1・〓2・〓Y3 Y5＝〓Y1・〓2・〓Y3 Y6＝〓1・〓Y2・〓Y3 Y7＝〓Y1・〓Y2・〓Y3 デコーダ信号の他の組合せは別の群のNANDゲ
ート１０３−１４１，１０３−１４２および１０
３−１４３に印加される。これらのゲートは自ら
に印加される信号の組合せをデコードして、制御
信号DECNFIGG10，DECNFIGH10，および
MISCMPLDCNFG10を発生し、これらの信号は
第３ｆ図に示されている構成レジスタ１０３−１
５の入力回路に印加される。 一対のフリツプフロツプ１０３−１５０と１０
３−１５１は、信号SET３１Ｊ１００と
GHCMPERREN１０により２進数１に切換わる
と、プロセサ構成の指示を試験用の補助としてパ
ネル表示回路に与える。一対のORゲート１０３
−１５４と１０３−１５５はデコーダ１０３−１
４０からの出力信号に応答してタイプ５あるいは
タイプ６の割込み信号を発生する。この信号はブ
ロツク１０３−２８の内部割込み回路に印加され
る。割込み信号は次に示すブール代数式に従つて
発生される。 割込みタイプ５＝Y2＋Y6 割込みタイプ６＝Y1＋Y7 別の群のNANDゲートとANDゲートの回路１
０３−１６０乃至１０３−１６２，JKフリツプ
フロツプ回路１０３−１６４およびゲート１０３
−１６５は第３ｃ図の回路に再初期設定割込み信
号を与える。この信号は次のブール代数式に従つ
て発生される。 REINITIALIZE INTERRUPT （REINIT−INT−GH100） ＝（PTH−TBL・Y7）＋（Y3） ＋（SMS・〓Y1・〓2） この回路は図に示す信号により動作可能とされ
るとき、フリツプフロツプ１０３−１６５を２進
数１に切換え、ゲート１０３−１６５に信号
REINTINTGH１０を発生させる。この信号は割
込み回路を再初期設定する。最後のゲート対１０
３−１６６と１０３−１６７は故障状態レジスタ
＃２からの信号に応答してプロセサ番号信号
FORCEPN１０とALTPN１０を適当な状態に切
換える。これらの信号は割込み回路１０３−２８
に入力として印加される。 第３ｅ図は第３ｃ図の比較論理回路１０３−１
００の詳細を示すものである。これらの回路はブ
ロツク１０３−２００中に複数のANDゲートを
備えており、ブロツク１０３−２００はプロセサ
対２００−０の両プロセサの各種インターフエー
ス回線に印加される信号の状態を比較する。比較
失敗（不一致）が検出されると、この回路は比較
失敗誤り信号の対応する１つを２進数１にする。
信号GHCMPERR１０はGHプロセサ対の比較失
敗を通知し、信号DATACMPERR１０はデー
タ・インターフエースのDTS回線の比較失敗を
通知する。残りの信号STRCMPERR１０，
POCMPRERROR１０およびOPIMSCMPRO１０
はそれぞれ操縦回線、割込みインターフエース回
線およびOPI回線における比較失敗を示す。これ
らの信号は故障状態レジスタ＃２の入力回路に印
加される。 複数のNAND／ANDゲート１０３−２０１乃
至１０３−２０８は、ＧおよびＨプロセサからの
TBLおよびPEDインターフエース回線の状態を
比較する。これらは、“故障”あるいはパリテイ
誤り条件の表示時にANDゲート１０３−２１０
及び１０３−２１１を条件付けて、それにより
GHTBLCMP００とGHPEDCMP００を２進数１
とする。これらの信号は故障状態レジスタ＃２の
入力回路に印加される。 ANDゲート１０３−２１４乃至１０３−２１
６は、ＧとＨプロセサが能動状態にありかつロツ
ク・モードあるいは比較モードで動作するように
接続されているとき動作可能信号POENAB１０
を２進数１にする（すなわち信号POCMP１０＝
１）。後述するように、構成レジスタ１０３−１
５の状態はこのタイプの動作を規制するのに使用
される。 プロセサTBL回線の状態を示す信号は、ゲート
１０３−２１７と１０３−２１８を介してブロツ
ク１０３−１０２のシーケンサ制御回路に印加さ
れる。 ブロツク１０３−１００の最後の群の回路は、
各プロセサのデータ・インターフエース及び割込
みインターフエースの双方に関しブロツク１０３
−３５の検査回路により発生されるパリテイ誤り
信号について作用する誤り集合NAND／ANDゲ
ート１０３−２２０と１０３−２２２を備えてい
る。この出力信号はポート・エンコーダの別の群
のNANDゲート１０３−２２４乃至１０３−２２
６に印加される。エンコーダは、出力信号PP０
１００，PP１１００，PP２１００，およびPP３
１００を適当な状態にして、誤りが検出されたポ
ートを示す。信号PP０１００乃至PP３１００は
故障状態レジスタ＃１のビツト位置１２−１５に
印加される。これら誤り信号の補数は更に故障状
態レジスタ＃１の別の部分のビツト位置０−１５
に印加される。 第３ｆ図は故障状態レジスタ＃２と構成レジス
タ１０３−１５に関連する入力および出力ゲート
を示す。図に示されるように、NANDゲート１０
３−３００乃至１０３−３０２は故障状態レジス
タ＃２のビツト位置１，４，および５に印加され
る信号を発生する。ANDおよびORゲート１０３
−３０５乃至１０３−３１０はPI指令あるいは非
構成信号に応答してロード信号LDINPT（Ｇ）１
０とLDINPT（Ｈ）１０を２進数１にしてそれに
より構成レジスタ１０３−１５のビツト位置３３
と３４をセツトする。信号MISCMPLDCNFG１
０はロード動作可能信号としてレジスタ１０３−
１５に印加される。 構成レジスタ１０３−１５からの出力信号は、
ANDゲート１０３−３１４乃至１０３−３１
７、増幅回路１０３−３１８、ゲート１０３−３
１９と１０３−３２０により結合されて比較モー
ド信号POCMP１０とPICMP１０を発生する。比
較プロセサ対Ｐ１に対して信号を発生する回路が
完備されている。プロセサＥとＦの対は本システ
ムに接続されない可能性があるのでプロセサＥと
Ｆを規制する信号もまた使用される。 最後の群の回路は増幅回路１０３−３３０と１
０３−３３２およびNANDゲート１０３−３３４
と１０３−３３５を備えている。これらの回路
は、構成レジスタ１０３−１５のビツト位置３１
〜３４からの出力信号に応答してSTOPインター
フエース回線を適当な状態にする。 高速マルチプレクサ３００の詳細説明 共通セクシヨン 第４ａ及び４ｂ図は、共通制御セクシヨン３０
１、チヤンネル・アダプタ・セクシヨン３０２の
一部とを更に詳細に開示する。最初第４ａ図にお
いて、共通制御セクシヨンは、マルチプレクサの
プログラム可能インターフエース６０１のPDFS
回線を介し２位置データ・セレクタ・スイツチ３
０１−１を経て受取るPI指令の複数のワードを記
憶する為１対のレジスタ３０１−２と３０１−５
を含む。スイツチ３０１−１は、交番経路（即ち
DFS回線）からのPI指令信号をレジスタ３０１
−２と３０１−５にロードする。然しながら、好
ましい実施例においては、PDFS位置のみが使用
される。又、レジスタ３０１−４０は、マルチプ
レクサ・データ入力インターフエース６００の
DFS回線に与えられたメモリ・データをドライ
バ回路３０１−３を介して受取る事も判る。 両方のレジスタ３０１−２と３０１−５からの
指令信号は、２位置データ・セレクタ・スイツチ
３０１−６を介しブロツク３０１−８のドライバ
回路を介して４つのチヤンネル・アダプタ・セク
シヨンへ選択的に与えられる。又、これら指令信
号は、２位置データ・セレクタ・スイツチ３０１
−４２を介して８位置データ・セレクタ・スイツ
チ３０１−２０の１つの位置へ選択的に与える事
が出来る。更に同じスイツチ３０１−４２は、レ
ジスタ３０１−４０からのデータ信号をブロツク
３０１−４３のドライバ回路を介して４つのチヤ
ンネル・アダプタ・セクシヨンの各々へ与える。 １対のパリテイ検査回路３０１−４５と３０１
−４９は、レジスタ３０１−２，３０１−５及び
３０１−４０の内容を検査し、ブロツク３０１−
４の回路に対してその結果を示す信号を与え、こ
の回路はＣスイツチ３０１−５０に与えられた状
態信号を与える。これ等回路は従来設計の論理回
路から成り、レジスタ３０１−２からの信号をチ
ヤンネル・アダプタ・セクシヨンからの信号と合
成してプロセサ２００から受取る指令を実行する
のに必要な制御信号を生成する。 更に、レジスタ３０１−５からの信号も、ブロ
ツク３０１−８，３０１−１５及び３０１−１６
のドライバ回路を介して、ブロツク３０１−１
０，３０１−１２及び３０１−１４の複数個のレ
ジスタの選択された１つにロード出来る（第４ａ
図（その１）及び（その２））。ブロツク３０１−
１０は、従来設計の４つの８ビツト・レジスタか
ら成り、前記のテキサス・インストルメンツ社の
出版物に開示されたレジスタ形態をとる事が出来
る（例えば、TI7481）。これ等のレジスタの各々
からの出力信号は、４位置セレクタ・スイツチ３
０１−３０と８位置セレクタ・スイツチ３０１−
３２からの対応する信号と共に、セレクタ・スイ
ツチ３０１−２０の割込み位置へ入力として選択
的に与えられる。チヤンネル・アダプタ・セクシ
ヨンのICB・レジスタ、レベル・レジスタ及びマ
スク・レジスタの内容は、PI指令に応答して試験
及び検証の動作の実施の間、読出すことが出来
る。 更に、ブロツク３０１−１０の割込み制御ブロ
ツク・レジスタは、割込みレベル優先順位回路３
０１−２４により生成される信号に応答して14ビ
ツトの割込みデータIDAレジスタ３０１−２２へ
選択的に接続される。ブロツク３０１−１２の24
ビツト・レベル・レジスタの各々のビツト位置群
は、８位置マルチプレクサ選択スイツチ３０１−
２６乃至３０１−２８の異なるものの対応する位
置へ与えられる。又、ブロツク３０１−１２のレ
ベル・レジスタの各々が、４位置セレクタ・スイ
ツチ３０１−３０と８位置セレクタ・スイツチ３
０１−３２の異なる位置へ接続している事も判
る。又、ブロツク３０１−１４の８ビツト・マス
ク・レジスタの各々が、４つの８位置セレクタ・
スイツチ３０１−３２の異なる位置と、及びブロ
ツク３０１−３４の「割込付勢優先順位及びタイ
プ論理回路」に接続する事も判ろう。 第４ａ図（その２）から判る様に、ブロツク３
０１−３４の回路は、チヤンネル・アダプタに取
付けられたコントローラ・アダプタにより生成さ
れる割込み信号群に加えて、チヤンネル・アダプ
タからの割込み要求信号群を受取る。詳細には、
各CAチヤンネルは４つの異なるタイプの割込み
要求を生成出来る。これ等は、共通の状態レジス
タ（図示せず。ブロツク３０１−４の一部と考え
ることができる。）内のパリテイ誤り標識ビツト
のセツトにより生ぜしめられた故障割込みと、デ
ータ制御ワードDCW割込みと、プログラム可能
割込みと、及び違法指令の検出により生じる例外
割込みと、等を含む。この故障割込みは各チヤン
ネルに共通にでき、それによつて４チヤンネル全
てに対して同一のブロツク３０１−３４に対する
１つの入力を有する。 各コントローラ・アダプタはまたこのアダプタ
に接続されたデバイスの各タイプに依存した４つ
の異なつたタイプの割込み要求を発生する。デイ
スク・デバイスの場合、これらタイプの割込み要
求は、パリテイ誤りの検出により生ぜしめられる
故障割込み、回転位置検出完了割込み、データ転
送終了割込み、及びシーク動作の如きオフライン
動作の完了により生ぜしめられるオフライン割込
みを含む。４つのタイプのチヤンネル割込み要求
及び４つのタイプのCA割込み要求は、一緒にな
つて事象EV０乃至EV７として示されるCAチヤ
ンネル当り１群の８つのタイプを提供する。各タ
イプの割込み要求は３ビツトのタイプ番号が割当
てられ、その結果上記４つのチヤンネル・タイプ
の割込み要求はEV０〜EV３に対応してして０〜
３の番号が付され、他方４つのコントローラ・ア
ダプタ・タイプの割込み要求はEV４〜EV７に対
応して４〜７の番号が付される。最低コードを有
する事象は最高優先順位を有する（例えば、００
０＝最高優先順位＝EV０＝故障割込み、及び１
１１＝最低優先順位タイプEV７＝オフライン割
込み）。異なつたタイプの割込み要求に関する優
先順位は固定されており、タイプ番号により決定
される。優先順位タイプの割当てに関する別の情
報に関しては、本願の譲受人に譲渡された「プロ
グラム可能インターフエース装置」と題する出願
を参照しても良い。これらチヤンネルの夫々は、
７つの割込み要求の入力をブロツク３０１−４に
より与えられる共通故障入力と共にブロツク３０
１−３４へ与える。 ブロツク３０１−３４内の回路は、ブロツク３
０１−１４のマスク・レジスタの各々からの信号
を各チヤンネル及びアダプタからの割込み要求信
号と論理的に結合し、そして各チヤンネルに対す
る最高優先順位を有する割込みタイプを選択す
る。各チヤンネル用の３ビツト・タイプコード
は、マルチプレクサ・セレクタ回路３０１−２５
乃至３０１−２８の対応する１つへ与えられる。
ブロツク301−34により生成される複数組のタイ
プ・コードも又、４位置レベル／タイプ・セレク
タ・スイツチ３０１−３５の位置の対応するもの
へ入力として与えられる。 マルチプレクサ回路３０１−２５乃至３０１−
２８の各々は、ブロツク３０１−３４の回路によ
り付勢される時に、適当な３ビツト・レベル・コ
ードを入力として割込みレベル優先順位回路３０
１−２４へ提供する。回路３０１−２４は、１対
の回線に信号を発生し、これらはブロツク３０１
−１０のICBレジスタ、スイツチ３０１−３５及
び４位置割込み多ポート識別子IMIDスイツチ３
０１−３６へ制御入力として接続する。回路３０
１−２４により生成される信号は最高優先順位を
有するチヤンネル又はポートを表示する。２つ以
上のチヤンネルが同じ優先順位レベルを有する場
合は、回路３０１−２４の回路が最低チヤンネル
番号を与えられたチヤンネルを選択する（即ち、
CA０＝００XX＝最高優先順位、CA３＝１１XX
＝最低優先順位）。コントローラ・アダプタがサ
ブチヤンネル又はサブポートを用いる場合は、
CAIからの１対の回線がスイツチ３０１−３６の
下位の２ビツト位置へ信号を与える。このスイツ
チの上位２ビツト位置は恒久的に対応するチヤン
ネル・アダプタ番号（例えば、００＝CA０、
等）を有する。スイツチ３０１−３６の出力は第
４ａ図（その２）に示される如きIMIDレジスタ
３０１−２３へ与えられる。 ブロツク３０１−１０の選択されたICBレジス
タからの出力信号と、選択されたマルチプレクサ
回路からのレベル信号と、及びブロツク３０１−
３４からのタイプ信号とは、IDAレジスタ３０１
−２２で合成される。又、これ等信号は、ブロツ
ク３０１−３７のパリテイ発生回路へ与えられ、
この回路はレジスタ３０１−２２に記憶される信
号に対する１対の奇数パリテイ・ビツトを生成す
る。レジスタ３０１−２２の一部と考えられる別
のフリツプフロツプ３０１−２１は、ブロツク３
０１−３４の回路からの１つの信号を受取つて割
込み要求の存在を表示する。 第４ａ図（その１）から判る様に、ビツト・レ
ジスタ３０１−４０に記憶されたデータ信号は、
２位置データ・セレクタ・スイツチ３０１−４２
のＨレジスタ位置を介して２位置チヤンネル書込
みCWスイツチ３０１−４４へ与えられる。スイ
ツチ３０１−４４の最初の位置は、選択された
時、ブロツク３０１−４８の優先順位選択及び制
御回路により生成される信号に応答して選択され
た４群のチヤンネル・アダプタ・ポート・レジス
タ３０１−４６の１つをロードする。レジスタ３
０１−２と３０１−６８及び図示されたチヤンネ
ル・アダプタからの入力信号を受取るブロツク３
０１−４８の回路は、出力信号を回線及び出力レ
ジスタ３０１−６５へ与える。各群のレジスタ３
０１−４６は、関連するポートに対するリスト・
ポインタ・ワードLPWを記憶する為の40ビツト
のレジスタと、読出し又は記憶すべきデータのア
ドレスを記憶する為の40ビツトのDAレジスタ
と、及び現行データ転送動作に関するタリー（符
号物）及び制御情報の記憶の為の40ビツトのレジ
スタDTとを含む。４つのチヤンネル・アダプ
タ・セクシヨンのそれら同一のレジスタは、４位
置データ・セレクタ・スイツチ３０１−５０の異
なる位置に接続しこれら位置はブロツク３０１−
４８の回路から制御信号を受取る。スイツチ３０
１−５０からの出力信号は、内容を誤りについて
検査する作用のあるパリテイ検査回路３０１−５
６に加えて、１対の加算回路３０１−５２と３０
１−５４へ与えられる。加算回路３０１−５２
は、スイツチ３０１−５０を介して選択されたレ
ジスタの内容を更新する様作用するが、加算回路
３０１−５４はパリテイ発生回路３０１−５８へ
出力信号を与える。回路３０１−５２と３０１−
５８からの信号は、スイツチ３０１−４４の更新
回路位置を介して選択されたレジスタへ戻され
る。 第４ａ図（その１）からも判る様に、スイツチ
３０１−５０の出力信号は、操縦スイツチ３０１
−５９を介して８ビツト操縦レジスタ３０１−６
０とそしてDTスイツチ３０１−２０とへ選択的
に与えられる。データ・セレクタ・スイツチ３０
１−５９及び３０１−６１の各々はDTスイツチ
３０１−２０からの出力信号を受け、このスイツ
チ３０１−２０は前述の各ソースに加えてチヤン
ネル・アダプタセクシヨンCA０〜CA３の各々の
DF回線からのデータ信号を受取る様に接続され
ている。DTスイツチ３０１−２０及びZACスイ
ツチ３０１−６１からの出力信号は、パリテイ発
生及び検査回路３０１−６２とブロツク３０１−
６４のバンク・レジスタとへ与えられる。更に、
スイツチ３０１−６１は、マルチプレクサ３００
が本発明に関連しない特定のモードで作動されて
いる時、ブロツク３０１−４に与えられるところ
のチヤンネル・アダプタ・サービス回線から得ら
れるゾーン及び指令情報を受取る様に接続されて
いる。夫々ZAC、PDTS、データ１、データ２と
呼ばれるブロツク３０１−６４の４つのレジスタ
は、メモリ指令信号、PIデータ信号及びチヤンネ
ル・アダプタ・データ信号を記憶する。これ等の
レジスタからの出力信号は、マルチプレクサのデ
ータインターフエース６００の回線DTSかある
いはマルチプレクサのインターフエース６０１の
PDTS回線のいずれかへ与えられる。ブロツク３
０１−６４のZACレジスタがロードされる時、
これはAOPRフリツプフロツプ３０１−６５を２
進数１にスイツチさせ、これによりSIU１００に
対し、マルチプレクサ３００がメモリZAC指令
及びデータを転送出来る経路を要求している事を
通知する。スイツチ３０１−５９を介して与えら
れる適当なメモリ操縦情報はレジスタ３０１−６
０に記憶されることになり、パリテイ検査及び発
生回路３０１−６６は操縦情報に対する奇数パリ
テイを生成する様作用する。 チヤンネル・アダプタ・セクシヨン 第４ｂ図はレジスタとデータ・セレクタ・スイ
ツチを示し、これ等は複数のチヤンネル・アダプ
タ・セクシヨンCA０〜CA３の夫々を構成する。
各セクシヨンが同一である為、セクシヨンCA０
のみを示す。このセクシヨンはデータ転送スイツ
チ３０１−６とＨスイツチ３０１−４２とからの
出力信号を受取る事が判る。DTスイツチ３０１
−６からの信号は、ブロツク３０２−２のドライ
バ回路を介して２位置データ・セレクタWDスイ
ツチ３０２−４へ与えられる。スイツチ３０２−
４からの出力指令信号は、３０１−４からの制御
信号に応答して、モード・レジスタ３０２−５か
あるいは複数個の制御フリツプフロツプ３０２−
３のいずれかへ選択的にロード出来る。 モード・レジスタ３０２−５と制御フリツプフ
ロツプからの出力信号はブロツク３０２−７の論
理回路へ入力として与えられ、この論理回路は、
このセクシヨンに接続されたコントローラ・アダ
プタによる指令の実行に必要とされる制御信号を
生成する。又、ブロツク３０２−７の回路は、ブ
ロツク３０１−４から、このチヤンネル・アダプ
タと関連するレジスタ群３０１−４６から、及び
コントローラ・アダプタ・インターフエースCAI
の回線からの制御信号を受取る。 本実施例においては、コントローラ・アダプタ
インターフエースは、以下の回線を含んでいる。 コントローラ・アダプタ回線 名称 説明 DTA：「アダプタ行きデータDTA」回線は40回
線であり、モジユール３００からコントロ
ーラ・アダプタ迄延在し、指令及びアドレ
スを含むデータをアダプタへ転送する為に
使用される。 ADTA：「受信アダプタ行きデータADTA」回
線はモジユール３００からアダプタ迄延在
し、セツトされる時、DTA回線上にデー
タが利用可能である事及びこれがアダプタ
により受取られるべき事を表示する。 ACTA：「受信アダプタ行き制御ACTA」回線
は、モジユール３００からアダプタ迄延在
し、セツトされた時、PI指令又はデータが
DTA回線上で利用可能である事及びこれ
がアダプタにより受取られるべき事を表示
する。 CHBSY：チヤンネル・ビジーCHBSY回線は、モ
ジユール３００からアダプタ迄延在し、間
接モードにある時、マルチプレクサ３００
が現在自動データ転送モードにある事をア
ダプタに対し表示する。このチヤンネル
は、自動データ転送動作の終了迄ビジーの
状態を維持する。直接モードにおいては、
この回線は、メモリZAC指令がアダプタ
から受取られる時セツトされ、そして要求
された読出しデータが転送されるかあるい
は状態がメモリ・モジユールから戻される
かのいずれか迄セツト状態を維持する。 CDR：チヤンネル・データ準備完了CDR回線
は、モジユール３００からアダプタ迄延在
し、セツトされた時、モジユール３００が
アダプタからのこれ以上のデータ又は指令
を受取る用意がある事を表示する。 EDT：終了データ転送EDT回線はモジユール３
００からアダプタ迄延在し、間接モードに
おける自動データ転送動作の間使用され
て、データの最終ワードが転送された（書
込み）事か、あるいはデータの最終ワード
が記憶された（読出し）事かを表示する。 DFA：「アダプタから来るデータDFA」回線は
40回線であり、コントローラ・アダプタか
らモジユール３００迄延在し、状態メモ
リ・アドレスを含むデータ、指令をモジユ
ール３００へ転送するのに使用される。 PIDFA：「アダプタから来るポート識別子
PIDFA」回線は、アダプタからモジユー
ル３００迄延在する２回線であり、割込み
回線と共に使用されて、コントローラ・ア
ダプタのどのサブポートが割込みを発生し
たかを表示する。 ADFA：「受信アダプタから来るデータADFA」
回線は、アダプタからモジユール３００迄
延在し、セツトされた時、データ又はメモ
リ指令がDFA回線に与えられそしてモジ
ユール３００により受取られるべきである
事を表示する。 ADビジー：アダプタPIビジー（ADビジー）回線
は、アダプタからモジユール３００迄延在
し、セツトされる時、アダプタがPI指令を
受取つた事及びこれ以上どんな指令も受取
れぬ事を表示する。 ADR：アダプタデータ準備完了ADR回線は、ア
ダプタからモジユール３００迄延在し、セ
ツトされた時、アダプタが更にデータを受
取る用意がある事をチヤンネルに対し表示
する。 IFA：「アダプタから来る割込みIFA」回線は４
回線であり、コントローラ・アダプタから
モジユール３００迄延在し、割込み要求の
タイプを表示する（即ち、ブロツク３０１
−３４に与えられるEV４〜EV７信号を生
成する）。 TFA：「アダプタから来る終了TFA」回線はア
ダプタからモジユール３００迄延在し、セ
ツトされた時、モジユール３００に対する
データ転送動作の終了を表示する。 コントローラ・アダプタ・インターフエース
は、初期設定、付勢等の他の機能の実行に必要と
される他の回線を含む事は明らかであろう。 スイツチ３０２−４からの出力信号は別の２位
置セレクタ・スイツチ３０２−６へ与えられ、こ
のスイツチ３０２−６は又関連するコントロー
ラ・アダプタにより回線DFAに与えられるとこ
ろのデータ信号も受取る。データ転送動作の間、
スイツチ３０２−６のDFA位置からの出力信号
は、４つの40ビツト・データ・レジスタ３０２−
８の異なつたものへロードされ、それにより４位
置スイツチ３０２−１２を介して共通セクシヨン
３０１へあるいは２位置セレクタ・スイツチ３０
２−１０を介してコントローラ・アダプタに対し
て転送する。更に、WDスイツチ３０２−４から
の出力信号は、スイツチ３０２−１０のWD位置
を介してコントローラ・アダプタへ転送される。
レジスタ３０２−８の種々のものは、ブロツク３
０２−１４の読出し及び書込みアドレス・レジス
タに記憶されたアドレス信号によるロード及びア
ンロードのため選択され、それら読出し及び書込
みレジスタはブロツク３０２−７の回路により生
成される信号により変更される。又、これ等の
WA及びRAレジスタは記憶されたワード数を表
わす信号を与え、これら信号は転送動作の状態を
決定するのに使用される。 １データ転送動作の間、ブロツク３０２−１５
のパリテイ検査及び発生回路は、スイツチ３０２
−６を介してコントローラアダプタから受取るデ
ータ信号のパリテイを検査し、かつ必要に応じた
適当なパリテイを生成する様に作動する。又、ス
イツチ３０２−４は最初の対のチヤンネル書込み
データ・レジスタ（Ｗレジスタ０，Ｗレジスタ
１）から信号を受取り、これらレジスタは、Ｈス
イツチ３０１−４２からレジスタ３０２−８かあ
るいはセレクタ・スイツチ３０２−１０を介して
直接コントローラ・アダプタかのいずれかへ転送
する為に２ワードの情報を記憶する。 動作説明 次に、第１図乃至第１４図、第１５図の状態
図、および第１６図のフローチヤートを参照して
本発明の好ましい実施例の動作を説明する。 上述のように、２対の入出力プロセサのインタ
ーフエース回線が重複して設けられている。これ
らは第３ｃ図に示されるようにSIU１００の比較
回路へ並列に接続されている。２つのプロセサ対
２００−０と２００−１は本発明に従つて同一態
様にて動作するので、一方の対（２００−０ある
いはＰ０）の動作のみを述べる。 動作について要約すると、本データ処理システ
ムは、ロツクされた入出力プロセサ対で作動し、
そしてその対の内一方のプロセサが故障するとき
その故障プロセサを検出しロツク解除を行う。２
つのプロセサの作動構成は、構成レジスタのビツ
トにより決定される。それらプロセサの出力ポー
トからの信号は比較器により比較され、そしてそ
れら信号が一致しないとき比較失敗信号を発生す
る。この比較失敗信号は、構成レジスタのビツ
ト・パターンに変更を起こさせ、それによりプロ
セサ対の一方を停止させる。以下、動作について
詳述する。 各クロツク・インターバルの間、比較論理回路
１０３−１００は、プロセサＧとＨの各インター
フエース回線に出力として印加される複数組の信
号を比較する。構成レジスタ１０３−１５は両方
とも２進数１にセツトされたビツト３３−３４を
有する。その理由は、対Ｐ０の両プロセサが通常
“ロツクされた”モードで動作するかあるいは誤
り検出のため比較モードで動作しているからであ
る。構成レジスタ１０３−１５のビツト位置３３
と３４は、第７ｂ図に示されるようなフオーマツ
トを有するSIUポートＬへのPIロード・レジスタ
指令によりセツトされることになる。従つて、第
３ｆ図の回路は、各プロセサのインターフエース
６０４のSTOP回線を２進数０として、それによ
り第２図のプロセサＧとＨの制御セクシヨン２０
１のクロツク回路及びサイクル動作を可能にす
る。また、信号POCMP１０も２進数１とされ、
これは第３ｅ図の回路１０３−２００と１０３−
２０５乃至１０３−２０８を動作可能にする。 また、通常の動作の間、SIUパリテイ回路１０
３−３５は、各入出力プロセサのインターフエー
ス（データ・インターフエースおよび割込みイン
ターフエース）のインターフエース回線に印加さ
れる信号に対しパリテイ・ビツトを発生する。こ
のプロセサにより供給される発生されたパリテイ
検査ビツト及びその結果は、第３ｅ図のNAND／
ANDゲート１０３−２２０と１０３−２２２に
入力される。 比較失敗誤りが検出されると、信号POCMPE
RR１００はORゲート１０３−３００により２進
数１にされる。これは故障状態レジスタ＃２のビ
ツト位置１は２進数１とする。例えば、比較失敗
がデータ・インターフエース６００のDTSデー
タ回線にて検出される仮定する。上述の信号はす
ぐにクロツク信号により状態レジスタに与えられ
る。これは、比較失敗条件が過渡的な場合IOPプ
ロセサによる質疑のために十分な時間を与える。 比較失敗が生じたことに関係する情報は後述す
るように試験および診断ルーチンにおいて使用さ
れる。どのポートが比較失敗をしたかに関して記
憶された情報はシーケンサ制御回路１０３−１０
２の動作に関係する。この例はポートＧとＨに関
係する。 第１６図には、回路１０３−１０２がプロセサ
に誤りがあつたか否かを検査することが示されて
おり、これはまた第３ｅ図の回路により故障状態
レジスタ＃１に記憶される。関心のあるのは、
SIU１００により検出されたパリテイ誤りあるい
は比較失敗の間プロセサにより内部的に検出され
たパリテイ誤りである。検出されたあらゆるパリ
テイ誤りは、誤りのソースであつたポートの指示
とともに第３ｅ図の回路により故障状態レジスタ
＃１に記憶される（第８ｃ図参照）。 第１５図に示されているように、SIU制御論理
回路が誤りを検出するときまたはPED回線によ
り通知されたプロセサ検出誤りが存在したとき、
シーケンサ・フリツプフロツプは状態０１０ある
いは状態１１０にセツトされる。即ち、比較失敗
は動作可能信号GHCMPERREN１０を２進数１
とし、そしてY2フリツプフロツプ１０３−１３
１が信号SET２１GH１０により２進数１に切換
えられる。 信号SET１１Ｇ１０は、検出誤りがプロセサ
Ｈに関係しているとき、２進数１にされる。即
ち、デコーダ１０３−１４０からの信号YOGH１
０が２進数１となつてシーケンサが状態０００に
あることを示すとき、プロセサＨ内で検出された
パリテイ誤り（REG７３１００＝０）あるいは
ポートＨに関して検出された誤り（HERR００＝
０）が、信号PTHERR１０を２進数１にする場
合である。 後述するように、第３ｄ図および第３ｆ図の
SIU回路は、構成レジスタ１０３−１５のビツト
位置３３と３４に所望のプロセサ構成に相当する
信号をロードすることにより、誤りを有する対の
プロセサを非構成即ち論理的に切離す。例えばプ
ロセサＧに関係して誤りが検出されたとき、シー
ケンサ・フリツプフロツプは状態010にされる。
これによりデコーダ１０３−１４０は信号
DFCNFIGG１０を２進数０にかつ信号
DECNFIGH１０を２進数１に切換える。詳言す
れば、“010”の入力コードの場合、デコーダ１０
３−１４０は出力信号Y2GH１０のみを２進数１
とする。これによりCECNFIG１０とDECNFH１
０が上述の状態となる。 しかし、プロセサＨに関係した誤りが検出され
る場合、シーケンサ・フリツプフロツプは状態
“110”にされる。これにより、デコーダ１０３−
１４０は信号DECNFIGG１０を２進数１にか
つ、信号DECNFIGH１０を２進数０にする。即
ち、入力コードが“011”の場合、デコーダ１０
３−１４０は信号Y6GH１０のみを２進数１にす
る。デコーダ１０３−１４０は、また信号
LDINPT（Ｇ）１０とLDINPT（Ｈ）１０の状態
に従つてビツト位置３３と３４をロードする双方
の場合、信号MISCMPLDCNFG１０を２進数１
にする。信号LDINPT（Ｇ）１０とLDINPT
（Ｈ）１０は信号DECNFIGG１０とDECNFIGH
１０に応答して第３ｆ図の入力回路により発生さ
れる。構成レジスタ１０３−１５のビツト位置３
３と３４の状態もまたプロセサSTOP回線の状態
を確立する。詳細には、プロセサＧが構成され、
プロセサＨが構成されないとき、信号STOPG０
０とSTOPH００はそれぞれ２進数１と２進数０
になる。これは割込み要求を受信していないプロ
セサの“クロツク”を止め、それによりその状態
は誤り発生時の状態に“凍結”される。 各例において、デコーダ１０３−１４０はOR
ゲート１０３−１５４を条件付けてそれにより内
部割込み回路１０３−２８へ割込みタイプ５を発
生させる。これは、この割込み要求を受けるプロ
セサに対し、比較失敗が検出されたこと及び不良
プロセサを示す誤りが検出されたこと、を通知す
る。故障状態レジスタ１０３−１２からの信号
REG１００１００とREG１０００１０は信号
FORCEPN１０とALTPN１０をそれぞれ２進数
１と２進数０にする。これらの信号の状態は、割
込み回路に対しどの論理プロセサ対が割込み要求
を受けるべきであるかを通知する。この例では、
プロセサＧまたはＨから比較失敗が生じたものと
しているので、すべての割込みはその論理対（即
ち、対P0）に向けられている。信号ALTPN１０
の状態はこのプロセサ対が割込みを受けることを
示す。信号ALTPN１０が２進数１のとき、これ
はプロセサ対P1（プロセサＥとＦ）を示す。信
号ALTPN１０が２進数０のとき、これは対P0
（プロセサＧとＨ）を示す。 詳細に説明すると、状態レジスタ＃２のビツト
位置０と１により示されたようにプロセサ対P0
またはP1のいずれかが比較失敗したことが検出
されると、信号FORCEPN１０が２進数１とな
る。この信号は比較失敗を通知し、これは使用さ
れて第７ｆ図のSIU割込み要求ワードに適当な
PN表示をロードする。通常、この表示はプロセ
サ対のローデイングの間にオペレーテング・シス
テム・ソフトウエアにより指定され、そしてSIU
１００回路は割込み論理回路がプロセサ対P0に
確実にその要求を与えるようにする（すなわち信
号ALTPN１０の状態により指定された２進数０
をロードする）。 上述したことを要約すると、SIU回路は比較失
敗検出時のSIUポートの状態を示す情報を記憶す
る。この状態に基づいて、SIU回路は誤りを有す
ると検出された１つのプロセサを非構成にしそし
てその比較失敗誤りが生じたプロセサ対にレベル
０タイプ５の割込みをかける。このとき、SIU回
路は動作を完了しており、制御がレベル０タイプ
５割込みの手続により指定された試験および診断
ルーチンに与えられる。 第１６図に示されるように、“良好”プロセサ
は試験および診断ルーチンによる試験の前に自己
試験を行う。しかし、“不良”プロセサはその状
態が“凍結”されているので自己試験を実行する
機会がない。内部試験の間良好プロセサは回線
TBLをセツトすべきでない。その理由は、その
割込みが良好プロセサに向けられたものであり、
不良プロセサは非構成即ち分離されるからであ
る。もし万一TBL回線が高レベルになる場合、
これは“致命的”な回復不可能な状態を通知し、
従来方法でオペレータに報告される。理解される
べきことは、このような誤りが殆んど起り得ない
ことである。後述するように、良好プロセサは自
己試験を完了した時点で回線IDRを２進数１にし
てSIU１００からの割込み要求ワードを要求す
る。 内部試験または試験および診断ルーチンを説明
する前に、誤りが検出されない状態について説明
する。例えば、DTS回線に比較失敗誤りが生じ
ているが、SIUまたはプロセサのいずれもパリテ
イ誤りを検出していない場合には、上述のように
シーケンサ・フリツプフロツプは状態001にされ
る。より詳細に説明すると、パリテイ誤りが存在
しない場合、信号ERRGH００は２進数１であ
り、信号YOGH１０とともに信号SET31GH１０
を２進数１にする。Ｙ１およびＹ２フリツプフロ
ツプ１０３−１３０と１０３−１３１はリセツト
状態を保持する。その理由は、プロセサＧとＨに
関係したパリテイ誤りが検出されないからであ
る。 第１５図から判るように、プロセサＧとＨはそ
れぞれ構成及び非構成にされる。詳細に説明する
と、第３ｄ図のデコーダ１０３−１４０はコード
“001”に応答して信号Y1GH１０のみを２進数１
にする。従つて、信号DECNFIGG１０と
DECNFIGH１０はそれぞれ２進数の１と０にさ
れる。同時にロード構成レジスタ信号
MISCMPLDCNFG１０は２進数１にされる。こ
れは、構成レジスタのビツト位置３３と３４に
“10”をロードする。また、信号Y1GH００は信
号INTTYPE６００を２進数０としてプロセサＧ
にタイプ６割込み要求を与える。これは比較失敗
ビツトの検出を通知し、論理的対のどちらのプロ
セサが不良であるかを示す誤りが検出されなかつ
たことを示す。そして、再び、構成レジスタ１０
３−１５のビツト位置３３と３４の状態により
STOPG００とSTOPH００回線を適当な状態に
切換え、更にプロセサ番号信号FORCEPN１０と
ALTPN１０をそれぞれ２進数１と２進数０にす
る。すなわち、STOPG００回線は２進数０とな
り、STOPH００回線は２進数の１となる。これ
は、プロセサＨの状態は“停止”すなわち“凍
結”しかつプロセサＧの動作を継続させるのに有
効である。SIU内部割込み論理回路１０３−２８
に向けられた割込み要求ワードのPNビツト位置
には２進数０がロードされる。割込み要求が優先
するときには、この情報は割込み論理回路１０１
に与えられる。 第１４図に示されるように、SIU１００はレベ
ル０ルーチンに制御を渡す。入出力プロセサ２０
０の動作について詳細に説明する。上述したよう
に、SIUにより検出されるプロセサ誤りには２つ
のタイプが有り、タイプ５の比較失敗を伴う誤り
とタイプ６の誤りのない比較失敗がある。このよ
うな誤り割込みは、割込み制御ブロツクICB′s５
と６を参照させる（第１４図参照）。各ブロツク
内のアドレス・ポインタICは局部メモリ５００
中の診断ルーチンの入力点を指す。 まず、SIU１００が比較失敗誤りを検出する
が、プロセサ対Ｐ０のいずれかのプロセサに関す
るパリテイ誤りがない場合、SIU１００はタイプ
６割込みを示す信号を内部割込み論理回路１０３
−２８に印加する。より高い優先順位の割込み要
求がないとすると、SIU１００はその要求に沿つ
て論理回路１０１に進む。タイプ５と６の割込み
はハード的結線によりレベル０へ接続されている
ので、ポートＬにより回路１０１に印加される
SIU要求の優先順位は零である。他のより高い優
先順位ソース（ポート）からレベル０の要求がな
ければ、第３ａ図のSIU論理回路１０１は各割込
みインターフエース６０１のLZP回線を２進数１
にし、零レベルの割込みの存在を通知する。 プロセサが確実にこの割込みを受信完了するこ
とができるようにするために、シーケンサ制御回
１０３−１０２はREINITNTNGH１０信号を発
生し、この信号はSIU割込み回路１０１に印加さ
れる。これは割込みインターフエースの適当な回
線のレベルを下げたり上げたりする。 第２図には、LZP回線に印加される信号が制御
記憶装置２０１−１０を条件づけて特定の開始記
憶ロケーシヨンに分岐させることが示されてい
る。LZP回線に印加される信号はプロセス制御レ
ジスタ２０４−２２に記憶されている割込み禁止
信号（即ち、割込み禁止）を無視する。また、
LZP回線に印加される信号は時間切れインターバ
ルを開始させ、このインターバルは動作未完了期
間の２倍の長さを有する。すなわち、それは回路
２０１−３６を条件づけてブロツク２０１−３４
のカウンタを始動させる。従つてカウンタは各シ
ステム・クロツク・パルスに応答して増分され
る。 開始ロケーシヨンに分岐するとき、プロセサ制
御セクシヨン２０１は制御記憶装置２０１−１０
中に記憶されているマイクロ命令を通して順次動
作する。これらマイクロ命令は、プロセサ２００
を条件付けて自己検査を実行させ、この検査にお
いてプロセサ回路の大部分は内部誤りを発生させ
る目的で動作（練習）させられる。例えば、ある
種のマイクロ命令から発生されたデータ信号がス
クラツチ・パツド・メモリ２０３及び２０４−４
にロードされ、そしてこれらから読出され、そし
て加算器／シフタ２０４−２を介して作業レジス
タ２０４−１２に転送される。この自己検査試験
は実質上相当数のプロセサ回路について検査し、
特に試験および診断ルーチンによつて検査するこ
とが困難な回路について行われる。従つて、実行
することが必要な試験および診断プログラムの量
が最小となる。 更に、算術および論理演算が実行されて、その
結果が正しいか否かが試験される。正しい場合、
制御記憶装置２０１−１０による順序動作が続行
され、プロセサが回線IDRを２進数１として割込
みデータを要求する点まで続けられる。すなわ
ち、制御記憶装置２１０−１０により正しく順序
動作が行われているときには、プロセサ２００は
SIU１００からの割込み要求に応答するマイクロ
命令を読出す。 順序動作が正しく行われないとき、プロセサ２
００は制御記憶装置２１０−１０のシーケンスの
上述の点に到達しない。これは、ブロツク２０１
−３０のカウンタを全て１のカウントにして時間
切れの発生を通知する。時間切れとなることによ
り、プロセス制御レジスタ２０４−２２のビツト
位置１６は２進数１に切換えられる。ブロツク２
０１−３８のAND回路はビツト位置１６のセツ
トに応答して故障回線TBLを２進数１としてSIU
１００に故障を通知する。本発明の目的達成上、
自己検査マイクロ命令シーケンス用の実際の回路
は従来設計のものが可能であり、例えば1974年12
月17日に発明の名称を“診断試験用装置および方
法（Diagnostic Testing Apparatus and
Method）”としてミール・ケネス・バイリー・Jr
（Myrl Kenneth Bailey Jr）外により出願された
出願番号第533743号の特許出願に示されている試
験回路の形式をとることができる。また、例えば
1975年３月26日に発明の名称を“フエール ソフ
トメモリ（Fail Soft Memory）”としてマリオ
ン・Ｇ・ポーター（Marion G.Porter）外により
出願された出願番号第562361号の特許出願にも自
己検査マイクロ命令シーケンスが示されている。
このときSIUシーケンサ１０３−１０２はある状
態にあり（第１５図参照）故障回線TBLに応答
して状態を切換えることはない。しかし、故障表
示は故障状態レジスタ＃１に記憶される。 プロセサ２００が誤りなく自己検査マイクロ命
令シーケンスを実行すると仮定すると、プロセサ
２００はIDR回線を２進数１にするマイクロ命令
を実行する。第３ａ図のSIU回路１０１−２は割
込みインターフエース６０２を介してプロセサ対
Ｐ０に対し第７ｆ図にフオーマツトが示されてい
る割込み要求ワード・データを印加する。この要
求ワードは零のレベル番号と、１１０のコードと
を含み、誤りが検出されない比較失敗を示す。操
縦情報はSIUポートＬを指定するようにコード化
される。 IDR信号を受信することにより、SIU１００は
この割込みレベルをAILレジスタ１０１−６にロ
ードし、そして第１３図に示すフオーマツトを有
する割込みデータ・ワード信号を各プロセサ・イ
ンターフエース６００のDFS回線に印加する。
同時に、SIUはARDA回線を２進数１とし割込み
ワードがDFS回線に印加されたことをプロセサ
２００に知らせる。このシーケンスは第９図に示
されている。AIL回線が零になるとすぐに、回路
２０１−３６はブロツク２０１−３４のカウンタ
を停止し初期化する。これは、プロセサ２００が
故障なく動作しレベル０の割込み状態となること
ができたことを通知する。 第２図において、ARDA回線の信号は、割込み
要求ワードをデータ入力レジスタ２０４−１８に
ロードさせる。そのとき、SIU１００がそのデー
タをDFS回線から除去する。更に、プロセサ２
００はARDA信号を受けるときAOPR回線を２進
数０にリセツトする。尚、プロセサＨもまた割込
みインターフエース回線に印加される情報を受け
るが、その“停止状態”により応答することはな
い。 次に、割込みワードがデータ入力レジスタ２０
４−１８にロードされている間、プロセサＧはマ
イクロプログラム制御の下でスクラツチパツドの
ロケーシヨン０から制御ブロツク・ベース
（CBB）を取出す。AIL回線を介してスイツチ２
０３−１４に入力されるとともにプロセサ制御レ
ジスタ２０４−２２に印加される零レベル番号信
号は、プロセスあるいはルーチンがレベル零で行
われるべきことを決定する。割込みワードの内容
は、Ｂスイツチ２０４−１のDI位置と加算器／
シフタ２０４−２およびスイツチ２０４−８の加
算器／シフタ位置を介してレジスタ・バンク２０
４−１２の作業レジスタICに転送される。更
に、スクラツチパツド・アドレス・レジスタ２０
３−１２は、零にされてスクラツチパツド２０３
−１０からバツフア２０３−１６にCBB内容を
読出す。 新しい割込みに関して、１次CBBはCBBを左
へ11ビツトシフトして整列されなければならな
い。このCBBは加算器／シフタ２０４−２２の
Ａオペランド入力へＡスイツチ２０３−２０の
SPB位置を介して与えられる。この結果はスイツ
チ２０４−８を介して作業レジスタＲ２へ転送さ
れる。 マイクロプログラム制御の下で、プロセサ２０
０はICBアドレスを形成するが、この形成は、最
初にR1作業レジスタの割込みデータ内容をWRR
バス及びＡスイツチ２０３−２０のWRR位置を
介して加算器／シフタ２０４−２へ与えることに
より行ない、ここでそれら内容は右へ９ビツト位
置シフトされそしてCBB＃１を記憶する作業レ
ジスタＲ２へロードされる。このシフト動作によ
りその割込みデータ・ワードからICB番号が除去
される。同一サイクルの間に、作業レジスタＲ２
の内容はWRPバスを介してバツフア２０３−１
６に転送される。次に、バツフア２０３−１６か
らのICB番号内容はＡスイツチ２０３−２０を介
して加算器／シフタ２０４−２に印加され、そし
て４ビツト左にシフトされる。このシフトされた
結果は次に作業レジスタＲ２にロードされる。こ
のシフト動作はICB番号に16を乗じたことを意味
する。加算器／シフタ２０４−２は、Ａスイツチ
２０３−２０を介して印加されたバツフア２０３
−１６の内容とＢスイツチ２０４−１を介して印
加された作業レジスタＲ２の内容と、を加算ある
いは組合わせる。この演算結果は局部メモリ・モ
ジユール５００内のICBのアドレスを識別するた
めのものであり、作業レジスタＲ２にロードされ
る。 第１４図には、図示から判るようにタイプ６が
SIU比較失敗割込みを処理する特定のICBルーチ
ンを定める。従つて、プロセサ２００はICB６内
の指定されたアドレスにある割込みルーチンを実
行する。このルーチンはプロセサの徹底的な試験
を実行する。 より詳細に説明すると、マイクロプログラム制
御の下で、プロセサ２００は、作業レジスタＲ２
中に記憶されているICBアドレスを使用して、モ
ジユール５００からICBの二重語（すなわち、
PSRとIC）を取出す二重読出し動作を開始す
る。このICBアドレスは他の情報とともに、R2レ
ジスタからアドレス・スイツチ２０４−６の
ABS位置とWRPバスを介してデータ出力レジス
タ２０４−１４にロードされる（すなわち、第７
ｃ図のフオーマツトを有して発生されるZAC指
令）。SIU１００と局部メモリ・モジユール５０
０との間の会話信号シーケンスは第１１図に示さ
れており、これについては後述する。更に、操縦
レジスタ２０４−１６は操縦スイツチ２０４−１
０のＲ／Ｗ位置を介してロードされ、そしてプロ
セサ２００はそのAOPR回線を２進数１として
SIU１００にメモリ要求を知らせる。また、ICB
アドレスは８増分され、そして作業レジスタＲ２
に戻される。そして、プロセサ２００は、SIU１
００が要求を受取つたことを通知する（すなわち
回路網１０２−２０がARA回線を２進数１とす
る）まで、別のマイクロ命令の実行を遅らせる。 次に、プロセサ２００はPCRレジスタ２０４
−２２の内容を作業レジスタＲ３にロードする。
このとき、作業レジスタＲ１，Ｒ２およびＲ３は
それぞれ割込みワード、８が加算されたICBアド
レス、およびPCRの内容を記憶する。作業レジ
スタＲ３に記憶されたPCRの内容は検査されて
SIU１００からARA回線あるいはARDA回線に応
答があつたことが判断される。プロセサ２００は
マイクロプログラム制御の下に、メモリ・モジユ
ール５００に別の二重読出し要求を発生し、ICB
の次の２ワードを取出す。 PCRの内容の検査の間、メモリ・モジユール
５００からのPSRワードとICワードはデータ入
力レジスタ２０４−１８に転送される。第１ワー
ド（すなわちPSR）はＢスイツチ２０４−１の
DI位置および加算器／シフタ２０４−２を介し
て作業レジスタＲ３に転送される。第２ワード
（すなわちIC）はIC作業レジスタに転送される。 プロセサ２００はマイクロプログラム制御の下
に割込みワードをPSRレジスタ２０４−２０にロ
ードするのに必要な動作を実行する。まず、作業
レジスタＲ３のRSRの内容は８ビツト位置だけ
左にシフトされる。これは、そのワードの最も左
のバイトに含まれる操縦フイールドを除去する。
その理由はこのフイールドが割込みを処理する上
で意味がないからである。そして、得られた結果
は作業レジスタＲ３に転送される。作業レジスタ
Ｒ１の割込みワードの内容は、WRPバスを介し
てバツフア２０３−１６に転送される。尚、ビツ
ト２８−３５はSIUとマルチプレクサ３００によ
り発生されRSRレジスタ２０４−２０に挿入さ
れるべき操縦情報を有している。 次の動作サイクルの間、作業レジスタＲ３の内
容はWRRバスとＢスイツチ２０４−１のWRR位
置を介して加算器／シフタ２０４−２のＢオペラ
ンド入力に印加され、一方バツフア２０３−１６
の内容はＡスイツチ２０３−２０のSPB位置を介
して加算器／シフタ２０４−２のＡオペランド入
力に印加される。これらＡオペランドとＢオペラ
ンドはシフタにより連結されると共に整列され新
しいPSRが形成し、そしてこの新しいPSRは作業
レジスタＲ１に転送される。 プロセサ２００は、ICBの次の２ワードを受け
るまで、更にマイクロ命令を実行するのを遅らせ
る。SIU１００からARDA信号を受けると、プロ
セサ２００は、作業レジスタＲ１の新しいPSR内
容をWRRバスを介してPSRレジスタ２０４−２
０に転送する。引き続くサイクルの間、データ入
力レジスタ２０４−１０にロードされたICBから
のワードは、スクラツチパツドの適当なレジス
タ・ロケーシヨン（すなわち、GR１４とPTBR
のアドレス）に転送される。従つて、プロセサ２
００は、IC作業レジスタの内容を使用して割込
み処理ルーチンにより指定されるプログラムの命
令を取出す。 第１６図に示されているように、例外条件は初
期試験ルーチンにより試験されない（故意に発生
されない）。実行される試験は自己検査ルーチン
により実行される基本試験と同様であるが、発生
されるデータ・パターンと実行される命令シーケ
ンスとの組合せがより広範である。従つて、この
初期の段階では例外条件を発生することなくプロ
セサ２００を試験すべきである。この試験ルーチ
ン実行の間TBL回線を介して通知される任意の
SIUが検出した故障は、SIU１００に論理的に対
をなす他方のプロセサここではプロセサＨに対し
てレベル０タイプ５の割込みを発生させる。 プロセサ故障として検出される条件のタイプは
次の通りである。 １ 動作未完了（ONC）、これはプロセサ命令を
実行しようとしている間に時間切れが発生した
ことを示す、及び ２ 他の例外条件 このような故障が生じると前述したようにプロ
セス制御レジスタ２０４−２２のビツト位置のう
ち異なつたものを２進数１とする。プロセサがレ
ベル０となつているため、プロセサにより検出さ
れた例外条件により、ブロツク２０１−３０の誤
り検出回路は故障回線TBLを２進数１とする。
これは、例外条件が故障回線TBLを２進数１と
することが禁止される自己検査ルーチンと対照的
である。前述のように誤り検出器２０１−８が故
障回線TBLを２進数１とするのは、プロセス制
御レジスタ２０４−２２のビツト位置１６が時間
切れにより２進数１となるときと及びプロセサ２
００がレベル“０”にないときとに限られる。 SIU１００は、プロセサが故障回線TBLを２進
数１とすることによりグループ１条件を検出し、
グループ２条件はPCRレジスタの内容を読出す
ことにより実行されているプログラムによつて検
出される。最後にグループ３条件はSIU１００に
より故障として検出される。その理由はこれらも
また例外としてトラツプされるからである。 第３ｄ図、第１５図および第１６図において、
シーケンサ制御回路１０３−１０２は、２進数１
となつた故障回線信号PTGTBL１２に応答して
状態011に切換りダミー状態となる。次のクロツ
ク・パルス時に、シーケンサ回路１０３−１０２
は状態010に切換わる。これは、比較失敗が検出
され且つSIU１００がプロセサＧに関係するパリ
テイ誤りを検出した状態に入つたのと同じ状態で
ある。従つて前述した方法により、SIUシーケン
サ回路１０３−１０２は良好プロセサＨを構成
し、プロセサＧを非構成にする。また、この回路
はINTTYPE５００信号を２進数０としてSIU１
００に対しレベル０タイプ５の割込みを通知す
る。そして再び、STOPG００とSTOPH００が
それぞれ２進数の０と１となる。これはプロセサ
Ｇを動作可能となり、プロセサＨの状態を凍結す
る。プロセサＨはプロセサＧと同様な方法で自己
検査ルーチンの実行を開始する。 初期試験ルーチンがプロセサＧにより誤りなく
実行されるとき、レベル“０”ルーチンは、SIU
ラツプ・レジスタ１０３−１７への書込み情報及
びそれからの読出し情報を指定するWREX命令
とEDEX命令を参照する。WREX命令とRDEX命
令は第６図に示すようなフオーマツトを有する。
各命令によりプロセサ２００は条件付けられて、
マイクロ命令制御の下に第７ａ図に示すようなフ
オーマツトを有するPI指令を発生する。このよう
な指令が発生される具体的手段に関する説明は
1975年３月26日に発明の名称を“プログラマブ
ル・インターフエース装置および方法”としてガ
ービン・Ｗ・パターソン（Garuin W.
Patterson）外により出願された出願番号第
562364号の特許出願を参照されたい。 RDEX命令とWREX命令が首尾よく実行される
ことは、第１図のシステムの他のモジールを含む
外部動作を開始させるプロセサの能力を検証す
る。プロセサがこれらの命令を適正に実行できる
ことが検証されると、試験ルーチンは別の
WREX命令を参照し、これによりプロセサ２０
０は条件付けられてPIロード制御指令を発生す
る。この指令は第７ｂ図のようなフオーマツトを
有する。この指令はビツト１９が２進数１にセツ
トされており、これはSIU１００にシーケンサ制
御回路１０３−１０２へ進むように通知する。 詳細に説明すると、プロセサ２００によりPI指
令が発生されてデータ出力レジスタ２０４−１４
にロードされる。この指令は１つのレベルあるい
はタイプの操縦情報（すなわち、ビツト５−８）
を含む。しかし、SIU１００の場合操縦情報ビツ
トは全零である。更に、プロセサ２００はマイク
ロプログラム制御の下に、レジスタ２０１−１５
とPSRレジスタ２０４−２０からの信号操縦スイ
ツチ２０４−１０のPI位置を介して操縦レジスタ
１４のビツト位置０−８にロードする。これらの
信号は第１３図に示すようなフオーマツトを有
し、PI指令を指定されたポート（すなわちポート
Ｌ）に転送するためにSIU１００により使用され
る別のレベルあるいはタイプの操縦情報を与え
る。 両レジスタ２０４−１４と２０４−１６のロー
デイングに続いて、プロセサ２００はAOPR回路
を２進数１としてPI指令をSIU１００に転送する
信号シーケンスを開始させる。またプロセサ２０
０は命令カウンタICの内容を増分させ、その結
果を作業レジスタＲ３に記憶させる。そして、プ
ロセサ２００は、SIU１００からARA回線介して
要求を受け取つたことを示す信号を受けるまで、
次のマイクロ命令の実行を遅らせる。 指令転送に関する信号シーケンスは第１０ａ図
に示すようになつている。SIU１００はPI指令を
第１０ａ図に示すように一対のSIUサイクル、即
ちそれぞれＡおよびＤにより示されているアドレ
ス／指令サイクル及び後続するデータ・サイクル
を要求しているものとしてみる。SIU１００がPI
指令を受け取る準備ができていると仮定すると、
PIR回線は２進数１である。第３ｂ図のSIU優先
順位回路網１０２−４は第１動作サイクルの間に
この指令ワードをセレクタ・スイツチ１０２−２
を介してSIU１００のPDFS回線に印加する。プ
ロセサ２００は、SIU１００がARA回線を２進数
０にするまで、情報をデータ出力レジスタ２０４
−１４に保持して待ち合せする。 ARA回線の状態の変化を検出すると、プロセ
サ２００はマイクロ命令制御の下にWREX命令
の処理を完了するが、これは、第７ａ図に示され
るようなフオーマツトのデータ・ワードをバツフ
ア２０３−１６から加算器／シフタ２０４−２お
よびスイツチ２０４−８の加算器／シフタ位置を
介してデータ出力レジスタ２０４−１４に転送す
ることにより行なう。第１０ａ図に示されるよう
に、このワードは、プロセサ２００がARA回線
の状態変化を検出した後の第１クロツク・パルス
の間に、SIU１００へ提供される。動作が完了す
る次のクロツク・パルスが発生されるまで、この
データ・ワードはDTS回線に保持される。 第３ｃ図には、指令ワードとデータ・ワードが
PDFS回線を介してそれぞれPIレジスタ１０３−
２５と１０３−２４にロードされることが示され
ている。これはロード制御指令なので、データ・
レジスタ１０３−２４の内容は無視される。ブロ
ツク１０３−１０の回路は指令ビツト信号をデコ
ードし、そのパリテイを検査する。次のクロツク
パルス時に、回路１０３−２０は信号SMS１０
を２進数１にする。 第３ｄ図に示されるように、信号SMS１０
は、信号SET11GH１０を２進数１としてNAND
ゲート１０３−１１２と１０３−１１１を介して
Ｙ１フリツプフロツプ１０３−１３０を２進数１
に切換える。第１５図に示されるように、これは
シーケンサ回路１０３−１０２を状態“101”に
進める。この状態のとき、プロセサからの故障回
線表示は、シーケンサ回路１０３−１０２を、プ
ロセサが非構成にされてしまうような状態に進め
ない。すなわち、これはSIU１００が故障回線の
状態の変化に応答するのを禁止する。 第１６図に示されるように、試験ルーチンは例
外条件に関してプロセサＧを試験し、それによつ
てそれら例外条件が適正な状態でセツトされてい
ることを検証する。このような試験には局部メモ
リ５００への書込みと局部メモリ５００からの読
出しを含む。これはプロセサが発生するメモリ
ZAC指令を含み、この結果第１１図に示される
ようにSIU１００と局部メモリ・モジユール５０
０との間で会話信号シーケンスが生じる。 プロセサ２００は第３ｂ図のSIU回路網１０２
−２０が２進数１となつている回線ARAにより
AOPR回線にて通知される要求を受取るまで待機
している。SIU１００がプロセサ２００からその
要求を受取つたと仮定すると、SIU１００はAZC
回線を２進数１としてモジユール５００にデータ
読出し／書込み動作サイクルを開始させる。第１
１図に示されるように、AZC回線のセツトと同
時に、要求側識別子信号、ZAC指令信号および
プロセサ２００から発生される倍精度信号が、回
路網１０２−２０からの信号に応答してそれぞれ
インターフエース６０３のRITM回線、DTM回
線およびSLTM回線に印加される。 前述のように、局部メモリ・モジユール５００
は要求側識別子信号を保持し、この信号は読出さ
れたデータとともに操縦情報としてSIU１００に
戻される。第１１図に示されるように、局部メモ
リ・モジユール５００はZIR回線の状態を２進数
の零に切換えることにより応答する。これにより
SIU１００は要求側の経路を動作不能にする。局
部メモリ・モジユール５００は、RDTR回線を２
進数１とし、加えてプロセサ２００から発生され
る要求側識別子信号と倍精度信号とをそれぞれイ
ンターフエース６０３のRIFM回線とDPFM回線
に置くことによつて、SIU１００へのデータ転送
を開始する。 SIU１００は第１１図に示すようにRDAA回線
を２進数１にすることによりRDTR回線の状態の
切換わりに応答する。これが局部メモリ・モジユ
ール５００に通知するのは、要求側モジユール２
００への経路が開かれてデータ転送を行うことで
ある。また、RDAA回線へのこの信号がモジユー
ル５００に作用して、このモジユール５００に第
１１図に示されるようにRDAA回線の信号の受取
り続くクロツク・パルスの後縁時にインターフエ
ース６０３に第２データ・ワードを置かせる。動
作完了時において、モジユール５００は別の指令
を受取る準備ができるとすぐに、ZIR回線を２進
数１に切換える。 RDAA回線の強制時に、SIU１００が要求側モ
ジユール２００に対し知らせるのは、ARDA回線
を２進数１に強制することによりデータ・ワード
がDFS回線に印加されていることである。 例外試験の間、例外条件を発生プロセサＧに関
する故障は診断試験ルーチンにより記録される。
例外試験の結果に関する状態指示は、SIUポート
Ｌに発せられるPIロード指令によりラツプアラウ
ンド・レジスタ１０３−１７に記憶される。試験
されたプロセサＧに関する状態指示もまたラツプ
アラウンド レジスタ１０３−１７に記憶され
る。 第１５図に示されるように、このような試験の
結果を検討することにより、このソフトウエアも
故障状態レジスタ＃１にPI読出しおよびクリア指
令を発することができる。ここで、PI指令のビツ
ト２８は２進数１にセツトされる（第７ａ図参
照）。指令デコーダ回路１０３−２０は適当な制
御信号を発生して指定されたレジスタの内容を読
出した後該レジスタをクリアする。この読出しお
よびクリア指令は、システム内の割込みソースを
リセツトする応答である。すなわち、例外試験に
因りいずれかの故障状態レジスタ＃１または＃２
に記憶されているこの状態は割込みを発生する。
シーケンサが１０１の状態のときに例外試験を開
始させると、上述のようにこれはシーケンサが故
障回線TBLの状態変化に応答しないようにす
る。 第１６図に示されているように、この例外試験
に続いて、プロセサ２００はSIU１００に対しス
テツプ比較失敗シーケンスSMS制御指令を指定
するようにコード化された別のWREX命令を実
行するように動作する。上述のように、これは指
令デコーダ論理回路１０３−２０に信号SMS１
０を発生させる。これは更にシーケンサ回路１０
３−１０２が状態１１１に切換える。詳細に説明
すると、信号SMS１０はNANDゲート１０３−１
２０と１０３−１２１を条件付けて信号
SET22GH１０を２進数１に切換える。これによ
りＹ２フリツプフロツプ１０３−１３１が２進数
１となる。 第2SMS指令によりシーケンサ回路１０３−１
０２の状態が切換わると、これによりSIU１００
はプロセサＧを非構成にし、プロセサＨを構成
し、そしてプロセサＨへレベル０タイプ６割込み
を発生する（第１５図と第１６図参照）。詳細に
説明すると、Ｙ１，Ｙ２，Ｙ３フリツプフロツプ
１０３−１３０乃至１０３−１３２がすべて
“１”のときには、第３ｄ図のデコーダ１０３−
１４０はコード１１１に応じて信号Y7GH１０を
２進数１にする。これは、非構成信号
DECNFIGG１０とDECNFIGH１０がそれぞれ２
進数の０と１にする。また、信号Ｙ７GH１０
は、信号INTTYPE６００を２進数０にして、こ
れによりSIU割込み回路１０３−２８を条件付け
てレベル０タイプ６割込みを発生させる。構成レ
ジスタのビツト位置３３と３４の状態が変化する
と、停止信号ST0PG００とST0PH００を適当な
状態にする（すなわち、プロセサＧを停止させて
プロセサＨを動作のため付勢する）。 状態111に切換わると、これにより割込みの再
初期設定が行われることが判る。前述のように一
旦、SIU割込み論理回路１０１によりレベル０割
込みが発生されると、この回路はその最初の割込
みがクリアされるまで別のレベル０割込みを発生
しない。第３ｄ図の回路（すなわち、NANDゲー
ト１０３−１６０，１０３−１６２およびNAND
ゲート１０３−１６１）は再初期設定信号
REININTINGH１０を２進数１とすることによ
り、割込み論理回路１０１に高レベル割込み存在
回線HLIPを２進数１にさせそして再びAIL回線
にレベル０信号を印加させる。前述したように、
その理由は、割込み要求信号は特定の論理的プロ
セサ対を指示するだけで（ここでは対Ｐ０）、特
定の１つのプロセサを指示しないからである。従
つて、故障回線のレベルが上昇しても、プロセサ
ＧまたはＨのどちらに問題が生じたのか明確でな
い。従つて、シーケンサ回路が状態111となるご
とに割込み論理回路１０１は初期設定される。 第１６図に示されているように、プロセサＨは
その自己検査ルーチンの実行を開始する。自己検
査および初期試験ルーチンは前述した方法により
実行される。このような試験の間、故障回線
TBLの状態により通知されるような故障事象が
あると、信号PTHTBL００が２進数１となる。
これは、シーケンサ回路を状態“111”から
“110”に切換える。 詳細に説明すると、信号PTHTBL００は、
NANDゲート１０３−１２６に信号SET３２GH
１０を２進数０に切換えさせる。このとき信号
SET３１GH１０が２進数０なので、第３ｄ図の
Ｙ３フリツプフロツプ１０３−１３２は２進数０
にリセツトされる。 第１５図に示されるように、これはSIU回路に
作用してプロセサＧを構成させ、プロセサＨを非
構成にさせ、レベル０タイプ５割込みを発生させ
る。第１５図に示されるように、これは、シーケ
ンサ回路が状態“001”から“010”に切換わると
きにポートＧに接続されたプロセサ２００に関し
て行われる動作と類似している（すなわち状態
“111”〓“001”）。 従つて、SIU１００は、前述したような方法で
必要な制御信号を発生する。詳細に述べると、状
態“110”に切換わるとき、第３ｄ図のデコーダ
回路１０３−１４０が信号Ｙ６GH１０を２進数
１にし、これは構成信号DECNFIGG１０と
DECNFIGH１０をそれぞれ２進数の１と０にす
る。これは、構成レジスタ１０３−１５のビツト
位置３３と３４を“10”に切換え、それにより停
止回線STOPG００とSTOPH００を介してプロ
セサＧを動作可能としてかつプロセサＨを動作不
能とする。また、信号YGGH００はレベル０タイ
プ６割込み信号INTTYPE５００を２進数０にす
る。 プロセサＨからの故障表示が内部自己検査ルー
チンまたは初期診断ルーチンの実行の間に検出さ
れない場合、診断ルーチンはWREX命令を実行
してSMS指令をSIUポートＬに送る。前述した方
法により、指令デコーダ回路１０３−２０は信号
SMS１０を２進数１にする。これは、シーケン
サ回路１０３−１０２を第１５図に示すように状
態“111”から状態“100”に切換える。 詳細に説明すると、信号SMS００が２進数０
となるとき信号SET３２GH１０を２進数０にす
る。このとき信号SET３１GH１０が“０”なの
で、Ｙ３フリツプフロツプ１０３−１３２は２進
数０にリセツトされる。同様に信号SMS００は
信号SET２２GH１０を２進数０に切換える。こ
のとき信号SET２１GH１０が２進数０なので、
Ｙ２フリツプケロツプ１０３−１３１は２進数０
にリセツトされる。 シーケンサ回路１０３−１０２が“100”状態
にいる間、試験ルーチンは前述した方法でプロセ
サＧに関する例外条件の試験を行う。このような
試験の結果に依存して、試験ルーチンは状態レジ
スタ＃２に読出しおよびクリア指令を発すること
ができ、これによつて比較失敗誤りをクリアし、
次いで別のPI指令により構成レジスタ１０３−１
５のビツト位置３３と３４を再び再初期設定し、
プロセサＧとＨをロツク・モードあるいは比較モ
ードにおく（すなわち、ビツト位置３３と３４を
２進数１にセツトする）。 上述したことは例えばプロセサＨが試験の結果
良好と判断された場合に行われる。これは断続的
または一時的な誤り状態の場合を示す。各誤りは
誤りフアイルに記録され、断続故障については単
位時間あたりの故障の数の点からしきい値が設定
される。誤り率がこのしきい値を越えると、シス
テム ソフトウエアが特別の会話ルーチンの開始
を要求するメツセージをオペレータ・コンソール
に発生する。 レベル０タイプ６割込みはプロセサ誤りと対照
的なSIU誤りの結果発生することに留意された
い。従つて、システム・ソフトウエアは別の方法
としてSIU１００中の比較失敗回路の中間的試験
を実行することができる。このとき、プロセサ対
Ｐ０は、プロセサ・インターフエース回線の１つ
の比較失敗誤りとは明確に分離されたところの検
出誤りに関して、試験が完了している。 このような試験の完遂において、システム・プ
ログラム／データが補助ソースあるいはバツクア
ツプ・ソースから従来手法でロードされ、このロ
ードは新しいプロセサ構成をレジスタ１０３−１
５にロードすることに後続する。このロード動作
はPI指令を介してSIUのポートＬのレジスタ（８
進の５）に対して行われる。この指令は、構成レ
ジスタ１０３−１５のロードを可能にし、レジス
タ１０３−１６を初期設定する。すなわち、指令
デコーダ回路１０３−２０は、レジスタ１０３−
１６のビツト位置５−２７と構成レジスタ１０３
−１５のビツト位置２０−３５をロードする信号
を発生する。初期設定レジスタ１０３−１６の内
容は、どのポートが所定幅（例えば、1.4マイク
ロ秒）の初期設定パルスを受けるかを決定する。
これは初期設定制御回路１０３−１８（すなわ
ち、ビツト位置０−２７の２進数１によりトリが
される従来のワンシヨツト回路）により発生され
る。 例外試験の間に問題あるいは誤りが生じると、
診断ルーチンはSMS指令を指定するようにコー
ド化されたWREX命令を実行する。第１６図に
されているように、これはシーケンサ回路を状態
“100”から状態“110”に切換える。この状態の
変化は状態“001”から状態“010”に切換わるの
と類似している。 詳細に説明すると、信号SMS１０は第３ｄ図
のNANDゲート１０３−１２０を条件付けて信号
SET２２GH１０を２進数１に切換える。このと
き、NANDゲート１０３−１１７が信号SET２１
GH１０を２進数１とし、これが更にＹ２フリツ
プフロツプ１０３−１３１を２進数１にセツトす
る。デコーダ１０３−１４０はフリツプフロツプ
１０３−１３０乃至１０３−１３２により条件付
けられて信号Ｙ６GH１０を２進数１にする。前
述した方法により、構成信号DECNFIGG１０と
DECNFIGH１０がプロセサＧを構成させそして
プロセサＨを非構成にする。また、信号Ｙ６GH
００により信号INTTYPE５００が２進数１とな
ることに応答してレベル０タイプ５割込みがプロ
セサＧにかけられる。 第１５図と第１６図に示されているように、シ
ーケンサ回路１０３−１０２は、別の読出しおよ
びクリア指令が発せられるまで状態“110”に留
まる。上述した方法において、プロセサＧは誤り
（単一誤りと仮定）なく完了されるべき自己検査
ルーチンの実行を開始する。従つて、プロセサＧ
はタイプ５レベル０の割込みに答え、このとき第
１４図のICB５により表示されるルーチンに制御
を移す。 前述したように、タイプ５割込みは、比較失敗
誤りを生じるプロセサの識別が知られていること
を定める。今述べたシーケンス動作において、良
好プロセサは実際の試験により決定された。しか
し、第１５図に示されているように、比較失敗が
検出されたときにSIU回路がプロセサＨに関係す
るパリテイ誤りを検出しているとき、シーケンサ
回路１０３−１０２はまた状態“110”となる。
状態“110”は、比較失敗誤り検出時にSIU回路
がプロセサＧに関係するパリテイ誤りを検出した
ときシーケンサ回路１０３−１０２が取る状態
“010”と等しい。また、“故障”がプロセサＧに
おいて検出されたとき、状態“001”から状態
“010”になる。 従つて、レベル０タイプ５の割込みによつて参
照されるこの試験ルーチンは故障状態レジスタ
＃１と＃２の内容を検査して、このルーチンへの
エントリがレベル０タイプ６誤りルーチンからの
エントリによつて生じたかどうか判断する。この
エントリがレベル０タイプ６誤りルーチンからで
あつた場合には、システムは再ロードされるとと
もに前述した方法により再スタートする。シーケ
ンサ回路１０３−１０２は読出し／クリア指令に
より初期状態“000”に戻される。 SIU１００が不良プロセサを検出することによ
りレベル０タイプ５ルーチンへのエントリが生じ
る場合には、SIU１００が他のすなわち“良好”
プロセサに前述した方法で自己試験実行させる。
この状態は、SIU１００が、状態110においてプ
ロセサが試験されて“良好”と判断された後にプ
ロセサＨの試験の間に誤り検出するかまたはプロ
セサＨに関係するパリテイ誤りを検出するとき
か、または状態110においてプロセサＧに関係す
るパリテイ誤りを検出するとき、に生じる。 第１６図に示されているように、レベル０タイ
プ５ルーチンは故障状態レジスタ＃１と＃２の状
態だけでなく第２図のプロセサ制御レジスタ２０
４−２２の内容を報告するように動作する。これ
によりシステムに不良プロセサが何であるかを示
す。 また、診断ルーチンはレジスタ５ロード指令を
発し、次いで故障状態レジスタ＃２に読出しおよ
びクリア指令を発する。これによりプロセサ対は
ロツク・モードまたは比較モードに戻され、オペ
レーテング・システム・ソフトウエアにより更に
試験される。 従つて、オペレーテイング・システムは１つの
プロセサで動作を継続するか否かを判断する能力
を有する。すなわち、これによりシステムは再始
動し、構成レジスタ１０３−１５には適当な値が
ロードされる。従つて、オペレーテイング・シス
テム単一構成のプロセサを周期的に試験でき、シ
ステムの信頼性が向上する。 上述の説明から明らかなように、本発明による
装置は論理的プロセサ対において故障したプロセ
サの存在を高い信頼性をもつて判断することがで
きる。これは、良好プロセサの試験に続いて不良
プロセサの試験をすることによつてあるいは誤り
の直接検出を経た積極的表示によつてのみ１つの
プロセサが不良にあると判断されることを保証す
ることにより達成される。 なお、上記好ましい実施例は本発明の範囲を逸
脱することなく種々の変形がなし得、例えば個々
のプロセサ対、シーケンス制御回路等を変形でき
きる。更に、他のタイプの誤り状態を示す信号も
またSIU１００に与えられて、試験用に使用され
ることができることは当業者には明らかであろ
う。 以上、本発明の最も好ましい形の実施例を示し
説明したが、上述のシステムには特許請求の範囲
に記載された本発明の思想精神から逸脱すること
なく種々の変形がなし得る。また、ある場合に
は、本発明のある特徴部分が他の特徴部分を対応
して使用せずとも有利に使用することができる。

【図面の簡単な説明】

第１図は本発明の原理を使用した入出力システ
ムを示すブロツク図、第２図は第１図のプロセサ
対の入出力処理ユニツトの詳細を示すブロツク
図、第３ａ図乃至第３ｆ図は第１図のシステム・
インターフエース・ユニツトの詳細を示すブロツ
ク図、第４ａ図および第４ｂ図は第１図のマルチ
プレクサ・ユニツト３００の詳細を示すブロツク
図、第５ａ図はデータ インターフエースを構成
する回線を示す図、第５ｂ図は第１図のシステム
に使用されるプログラム可能インターフエースを
構成する回線を示す図、第５ｃ図は第１図のシス
テム内に含まれる割込みインターフエースを構成
する回線を示す図、第５ｄ図は第１図の局部メモ
リ・インターフエースを構成する回線を示す図、
第５ｅ図は第１図の誤り通知インターフエースを
構成する回線を示す図、第６図はWREXとRDEX
プログラム命令のフオーマツトを示す図、第７ａ
図乃至第７ｃ図はインターフエース指令のフオー
マツトを示す図、第８ａ図乃至第８ｄ図は第１図
のシステム・インターフエース ユニツト１００
中に含まれる種々のレジスタの内容のフオーマツ
トを示す図、第９図は割込処理の信号シーケンス
を示すタイミング図、第１０ａ図および第１０ｂ
図はWREX指令の転送のときの信号シーケンス
を示すタイミング図、第１１図はメモリ読出し動
作を実行するときの信号シーケンスを負論理（す
なわち２進数の“１”は負への遷移）により示す
タイミング図、第１２図は割込みデータ・ワード
のフオーマツトを示す図、第１３図は操縦データ
の１つのタイプのフオーマツトを示す図、第１４
図はSIU１００のためのメモリ・モジユール５０
０中の割込み制御ブロツクの構成を示す図、第１
５図は本発明によるシーケンサの状態図、第１６
図は本発明の動作を示すフローチヤートである。 １００……システム・インターフエース・ユニ
ツトSIU、２００−０……入出力プロセサ対、２
００−１……入出力プロセサ対、２０１……制御
記憶セクシヨン、２０２……命令バツフア・セク
シヨン、２０３……記憶セクシヨン、２０４……
処理セクシヨン、３００……高速マルチプレクサ
HSMX、４００……低速マルチプレクサLSMX、
５００……局部メモリ・モジユール、６００〜６
０３……インターフエース、７００……ホスト・
プロセサ、８００……主メモリ・モジユール。

Claims (1)

1. 【特許請求の範囲】 １ 複数のデータ処理モジユールと、少なくとも
   １つのデータ記憶モジユールと及び複数の周辺デ
   バイスとを含むデータ処理システムにして、１対
   の前記データ処理モジユールが実質上同一であり
   かつこれら両方が動作のため付勢されるとき両方
   とも同一の入力信号を受け、それら入力信号を同
   一態様で処理しそして指令及びデータを含む同一
   の出力信号を送生し、また前記対の各モジユール
   が該モジユールへの入力信号の送信及び該モジユ
   ールによる出力信号の送信のためのインターフエ
   ース・ポートを有する、データ処理システムにお
   いて、 イ ビツト・パターンを記憶するためのレジスタ
   であつて、該パターンの少なくとも１部分が前
   記対のモジユールの動作に対応した異なつた構
   成を表わすようにコード化されており、前記レ
   ジスタは前記対の両モジユールが動作のため付
   勢されることを表わすパターンを通常記憶し、 ロ 前記ポートの両方からの同じ組の出力信号を
   受けるように結合されており、前記同じ組内の
   同じ信号を比較してこれら比較された前記信号
   のいずれかが同一でないとき出力信号を発生す
   る比較器、 ハ 与えられる入力信号に従つて異なつた状態で
   動作しかつその動作状態を表わす出力信号を伝
   送するように適合されたシーケンサであつて、
   該シーケンサは前記対の両モジユールの動作を
   表わす第１状態にて通常動作し、及び ニ 前記シーケンサの出力信号を前記レジスタに
   結合する装置であつて、それによつて前記シー
   ケンサの出力信号は前記レジスタ内の前記ビツ
   ト・パターン部分を制御すること、 から成り、それによつて前記シーケンサが前記比
   較器による前記出力信号の発生に続いて入力信号
   を受けてこれが前記シーケンサを第２状態に移行
   させ、この第２状態の前記シーケンサにより伝送
   される出力信号が前記ビツト・パターン部分を制
   御してそれにより前記対のモジユールの内の１つ
   のモジユールが動作のため付勢されかつ前記対の
   モジユール内の他のモジユールが消勢されること
   を表示させること、を特徴とするデータ処理シス
   テム。 ２ 特許請求の範囲第１項記載のデータ処理シス
   テムにおいて、前記対の各データ処理モジユール
   が入出力プロセサであり、前記データ処理モジユ
   ールの１つがホスト・プロセサであり、前記入出
   力プロセサが前記ホスト・プロセサにより発生さ
   れる入出力命令を実行するチヤンネル・プログラ
   ムを開始及び終了させる、データ処理システム。 ３ 特許請求の範囲第１項記載のデータ処理シス
   テムにおいて、前記インターフエース・ポートに
   より送信される前記出力信号の第１のものは内部
   誤りが対応するデータ処理モジユール内に発生し
   ているかどうかを表わし、前記第１出力信号の１
   つがそのような内部誤りが生じていることを表わ
   すとき、前記シーケンサは前記第１信号に応答し
   て特定の第２状態に移行してそれにより前記ビツ
   ト・パターンを制御して、前記第１信号を送信す
   る前記ポートと関連した前記データ処理モジユー
   ルが消勢されかつ前記対の他のモジユールが動作
   のため付勢されることを表わす、データ処理シス
   テム。 ４ 特許請求の範囲第１項記載のデータ処理シス
   テムにおいて、前記ポートへ結合されており各前
   記組の出力信号の起こり得る無効性を示す検査誤
   り信号を発生する検査回路装置を含み、前記検査
   誤り信号の１つが前記組の出力信号の１組の無効
   性を表わすとき、前記シーケンサは前記検査誤り
   信号に応答して特定の第２状態に移行しそれによ
   つて前記ビツト・パターンを制御して、前記１つ
   の出力信号組を送信する前記ポートと関連した前
   記データ処理モジユールが消勢されかつ前記対の
   他のモジユールが動作のため付勢されることを表
   わす、データ処理システム。 ５ 特許請求の範囲第１項記載のデータ処理シス
   テムにおいて、各前記インターフエース・ポート
   が対応するデータ処理モジユールを選択的に消勢
   する制御回線を指示し、前記インターフエース・
   ポートの両方に対する前記制御回線が前記レジス
   タに結合されかつ前記レジスタに記憶された前記
   ビツト・パターン部分により制御される、データ
   処理システム。