JPS6255236B2 - - Google Patents
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- JPS6255236B2 JPS6255236B2 JP54500640A JP50064079A JPS6255236B2 JP S6255236 B2 JPS6255236 B2 JP S6255236B2 JP 54500640 A JP54500640 A JP 54500640A JP 50064079 A JP50064079 A JP 50064079A JP S6255236 B2 JPS6255236 B2 JP S6255236B2
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- signal
- power supply
- storage device
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
- G11C19/282—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements with charge storage in a depletion layer, i.e. charge coupled devices [CCD]
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4234—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus
- G06F13/4243—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus with synchronous protocol
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
- G11C19/287—Organisation of a multiplicity of shift registers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
- G11C5/066—Means for reducing external access-lines for a semiconductor memory clip, e.g. by multiplexing at least address and data signals
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/30—Modifications for providing a predetermined threshold before switching
- H03K17/302—Modifications for providing a predetermined threshold before switching in field-effect transistor switches
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
- Dram (AREA)
Description
請求の範囲
１ 記憶手段１０と、前記記憶手段に接続され、
夫夫少くとも所定の値のパルスとそれに対応する
箇所に基準電位とを含む第１及び第２の動作信号
を受信することができる第１及び第２の外部端子
C0，F0と、前記第１及び第２の外部端子に接続
され、前記第１及び第２の動作信号の大きさの差
異を感知し、その差異が前記所定の値に達したこ
とに応答してエネーブル信号を発生しうる閾値検
出手段４０と、前記エネーブル信号に応答し、そ
の応答する期間中前記受信した第１及び第２の動
作信号から夫々電源電圧及び基準電位を引出しう
るようにした電源供給制御手段２４，２８とを有
することを特徴とする記憶装置。
夫夫少くとも所定の値のパルスとそれに対応する
箇所に基準電位とを含む第１及び第２の動作信号
を受信することができる第１及び第２の外部端子
C0，F0と、前記第１及び第２の外部端子に接続
され、前記第１及び第２の動作信号の大きさの差
異を感知し、その差異が前記所定の値に達したこ
とに応答してエネーブル信号を発生しうる閾値検
出手段４０と、前記エネーブル信号に応答し、そ
の応答する期間中前記受信した第１及び第２の動
作信号から夫々電源電圧及び基準電位を引出しう
るようにした電源供給制御手段２４，２８とを有
することを特徴とする記憶装置。
２ 前記記憶手段１０は、その間に容量性手段３
６が接続された第１及び第２の入力端子Ｖ，
GNDを持ち、前記電源供給制御手段２４，２８
から前記電源電圧及び前記基準電位を受信して前
記記憶手段１０で使用する内部電源電圧と内部基
準電位とを供給することができる電源手段１６を
含むことを特徴とする請求の範囲第１項記載の記
憶装置。
６が接続された第１及び第２の入力端子Ｖ，
GNDを持ち、前記電源供給制御手段２４，２８
から前記電源電圧及び前記基準電位を受信して前
記記憶手段１０で使用する内部電源電圧と内部基
準電位とを供給することができる電源手段１６を
含むことを特徴とする請求の範囲第１項記載の記
憶装置。
３ 前記電源供給制御手段は前記エネーブル信号
に応答して前記第１及び第２の外部端子C0，F0
を夫々前記電源手段１６の前記第１及び第２の入
力端子Ｖ，GNDに接続することを特徴とする請
求の範囲２項記載の記憶装置。
に応答して前記第１及び第２の外部端子C0，F0
を夫々前記電源手段１６の前記第１及び第２の入
力端子Ｖ，GNDに接続することを特徴とする請
求の範囲２項記載の記憶装置。
４ 前記電源供給制御手段はそれぞれ前記第１及
び第２の外部端子C0，F0に接続された第１及び
第２の切換手段２４，２８を含み、前記エネーブ
ル信号は前記第１及び第２の切換手段２４，２８
を動作するようにしたことを特徴とする請求の範
囲３項記載の記憶装置。
び第２の外部端子C0，F0に接続された第１及び
第２の切換手段２４，２８を含み、前記エネーブ
ル信号は前記第１及び第２の切換手段２４，２８
を動作するようにしたことを特徴とする請求の範
囲３項記載の記憶装置。
５ 前記電源供給制御手段は前記第１の外部端子
C0と前記電源手段１６の前記第２の入力端子
GNDとの間に接続され、前記エネーブル信号の
補数に応答して動作し前記第１の外部端子C0を
前記電源手段１６の前記第２の入力端子GNDに
接続するようにした第３の切換手段２６を持つこ
とを特徴とする請求の範囲４項記載の記憶装置。
C0と前記電源手段１６の前記第２の入力端子
GNDとの間に接続され、前記エネーブル信号の
補数に応答して動作し前記第１の外部端子C0を
前記電源手段１６の前記第２の入力端子GNDに
接続するようにした第３の切換手段２６を持つこ
とを特徴とする請求の範囲４項記載の記憶装置。
６ 前記電源供給制御手段は前記エネーブル信号
を受信する入力と前記第３の切換手段２６に接続
された出力とを持つインバータ４４を含むことを
特徴とする請求の範囲５項記載の記憶装置。
を受信する入力と前記第３の切換手段２６に接続
された出力とを持つインバータ４４を含むことを
特徴とする請求の範囲５項記載の記憶装置。
７ 前記第１、第２、第３の切換手段はそれぞれ
第１、第２及び第３のトランジスタ２４，２８，
２６を含むことを特徴とする請求の範囲６項記載
の記憶装置。
第１、第２及び第３のトランジスタ２４，２８，
２６を含むことを特徴とする請求の範囲６項記載
の記憶装置。
８ 前記第１の動作信号は周期的クロツク・パル
スを含み、前記第２の動作信号はメモリー・アド
レス、データ入力及びデータ出力信号成分を含む
ことを特徴とする請求の範囲７項記載の記憶装
置。
スを含み、前記第２の動作信号はメモリー・アド
レス、データ入力及びデータ出力信号成分を含む
ことを特徴とする請求の範囲７項記載の記憶装
置。
９ 前記記憶手段１０は前記第１の外部端子C0
に接続され、前記周期的クロツク・パルスの特性
の変化に応答してメモリー選択信号を供給するデ
コード手段１４を持つことを特徴とする請求の範
囲８項記載の記憶装置。
に接続され、前記周期的クロツク・パルスの特性
の変化に応答してメモリー選択信号を供給するデ
コード手段１４を持つことを特徴とする請求の範
囲８項記載の記憶装置。
１０ 前記記憶手段１０は集積回路構造の形式で
あることを特徴とする請求の範囲１項、２項、３
項、４項、５項、６項、７項、８項または９項記
載の記憶装置。
あることを特徴とする請求の範囲１項、２項、３
項、４項、５項、６項、７項、８項または９項記
載の記憶装置。
１１ 第１の外部ピンC0に少くとも周期的パル
スを含む第１の複合信号を供給し、第２の外部ピ
ンF0に対し少くとも前記周期的パルスに対応し
て周期的に接地電位となる第２の複合信号を供給
し、前記周期的パルスにおいて前記第１及び第２
の信号の電圧間の差異を感知し、該差異が所定の
値にある間前記第１及び第２の信号から電源電圧
及び接地電位を引出して前記記憶手段１０に供給
するようにした各工程から成り、前記第１及び第
２の外部ピンの使用を少くとも電源と他の信号と
に共用するようにしたことを特徴とする電源供給
方法。
スを含む第１の複合信号を供給し、第２の外部ピ
ンF0に対し少くとも前記周期的パルスに対応し
て周期的に接地電位となる第２の複合信号を供給
し、前記周期的パルスにおいて前記第１及び第２
の信号の電圧間の差異を感知し、該差異が所定の
値にある間前記第１及び第２の信号から電源電圧
及び接地電位を引出して前記記憶手段１０に供給
するようにした各工程から成り、前記第１及び第
２の外部ピンの使用を少くとも電源と他の信号と
に共用するようにしたことを特徴とする電源供給
方法。
１２ 前記第１の複合信号を供給する工程は前記
第１の複合信号を電源電圧と接地電位との間で交
互に変化させることを含み、前記第２の複合信号
を供給する工程は前記第１の複合信号が電源電圧
にあるときに前記第２の複合信号が接地電位を供
給することを含む請求の範囲１１項記載の方法。
第１の複合信号を電源電圧と接地電位との間で交
互に変化させることを含み、前記第２の複合信号
を供給する工程は前記第１の複合信号が電源電圧
にあるときに前記第２の複合信号が接地電位を供
給することを含む請求の範囲１１項記載の方法。
技術分野
この発明は電源電圧と基準電位とを必要とし、
メモリー要素と、それぞれ第１及び第２の動作信
号を受信する第１及び第２の外部端子とを有する
記憶装置に関する。
メモリー要素と、それぞれ第１及び第２の動作信
号を受信する第１及び第２の外部端子とを有する
記憶装置に関する。
背景技術
コンピユータに使用される多くの高速静的記憶
装置が商業的に成功するかどうかは、そのビツト
当りのコストが磁気デイスク、磁気ドラム、磁気
テープ等のような従来からある低速ダイナミツク
記憶装置と比較し、ビツト密度が高いかどうかと
いうことによつてきまるであろう。
装置が商業的に成功するかどうかは、そのビツト
当りのコストが磁気デイスク、磁気ドラム、磁気
テープ等のような従来からある低速ダイナミツク
記憶装置と比較し、ビツト密度が高いかどうかと
いうことによつてきまるであろう。
この型の公知の記憶装置は電源及び接地電位入
力端子のほかに、クロツク・パルス、データ信
号、及びアドレス信号等のような制御及びデータ
信号（以下動作信号という）用の端子を具備する
のが普通である。
力端子のほかに、クロツク・パルス、データ信
号、及びアドレス信号等のような制御及びデータ
信号（以下動作信号という）用の端子を具備する
のが普通である。
このような公知の記憶装置は回路ボードに取付
けられたときに多数の接続を必要とするため、記
憶装置内の広い領域がそのために使用されて、デ
ータ記憶のための領域が制限され、記憶密度が低
くなるという欠点があつた。
けられたときに多数の接続を必要とするため、記
憶装置内の広い領域がそのために使用されて、デ
ータ記憶のための領域が制限され、記憶密度が低
くなるという欠点があつた。
従つて、この発明の目的は上記の如き欠点を除
去した記憶装置を提供することである。
去した記憶装置を提供することである。
発明の開示
この発明による記憶装置は前述の第１及び第２
の外部端子に接続され、第１の動作信号と第２の
動作信号との大きさの差異を感知し、その差異が
所定の大きさに達したときに、それに応答してエ
ネーブル信号を発生する閾値検出手段と、該エネ
ーブル信号に応答して前述の第１及び第２の動作
信号から前述の電源電圧及び基準電位を引出すよ
うにした電源供給制御手段とを持つことを特徴と
する。
の外部端子に接続され、第１の動作信号と第２の
動作信号との大きさの差異を感知し、その差異が
所定の大きさに達したときに、それに応答してエ
ネーブル信号を発生する閾値検出手段と、該エネ
ーブル信号に応答して前述の第１及び第２の動作
信号から前述の電源電圧及び基準電位を引出すよ
うにした電源供給制御手段とを持つことを特徴と
する。
従つて、この発明による記憶装置は別の専用の
電源及び接地端子が不要のため、端子の数を少く
することができるという利益な効果を得ることが
できる。
電源及び接地端子が不要のため、端子の数を少く
することができるという利益な効果を得ることが
できる。
更に、この発明の他の面によると、この発明は
第１の外部ピンに周期的なパルス形式の第１の信
号を供給し、第２の外部ピンに周期的に接地電位
となる第２の信号を供給し、第１の信号と第２の
信号との電圧値の差異を感知し、その差異が所定
の値に達したときに、第１及び第２の信号を使用
して記憶装置に電源電圧及び接地電位を供給する
各工程から成ることを特徴とし、外部から記憶装
置に対する専用の電源及び接地端子を持たない電
源供給方法を提供するものである。
第１の外部ピンに周期的なパルス形式の第１の信
号を供給し、第２の外部ピンに周期的に接地電位
となる第２の信号を供給し、第１の信号と第２の
信号との電圧値の差異を感知し、その差異が所定
の値に達したときに、第１及び第２の信号を使用
して記憶装置に電源電圧及び接地電位を供給する
各工程から成ることを特徴とし、外部から記憶装
置に対する専用の電源及び接地端子を持たない電
源供給方法を提供するものである。
次に、この発明の１実施例を下記の添付図面を
参照してその例に従い説明する。第１図はこの発
明に従つて構成された集積回路構造の記憶装置の
斜視図、第２Ａ図及び第２Ｂ図は結合されて第１
図の記憶装置を表わすようにした回路ブロツク
図、第３Ａ図及び第３Ｂ図は第１図、第２Ａ図及
び第２Ｂ図の記憶装置の動作を例示した波形図で
ある。
参照してその例に従い説明する。第１図はこの発
明に従つて構成された集積回路構造の記憶装置の
斜視図、第２Ａ図及び第２Ｂ図は結合されて第１
図の記憶装置を表わすようにした回路ブロツク
図、第３Ａ図及び第３Ｂ図は第１図、第２Ａ図及
び第２Ｂ図の記憶装置の動作を例示した波形図で
ある。
発明を実施するための最良の形態
第１図は、C0及びF0とラベルされた２本の外
部ピンまたは外部端子を有するモノリシツク集積
回路構造の形の記憶装置１０を例示した図であ
る。記憶装置１０は、例えば、電荷結合装置
CCDのような記憶要素と、後でより詳細に述べ
るように記憶装置１０及びその記憶要素に対して
必要なすべての入力と出力とを供給することがで
きる外部ピンC0及びF0とを有する。
部ピンまたは外部端子を有するモノリシツク集積
回路構造の形の記憶装置１０を例示した図であ
る。記憶装置１０は、例えば、電荷結合装置
CCDのような記憶要素と、後でより詳細に述べ
るように記憶装置１０及びその記憶要素に対して
必要なすべての入力と出力とを供給することがで
きる外部ピンC0及びF0とを有する。
第２Ａ図及び第２Ｂ図は記憶装置１０の中の回
路をブロツク図の形式で例示したものである。外
部ピンC0（クロツク・ピン）はクロツク発生器
１２とデコーダ回路１４と、電界効果トランジス
タ２４を介して内部電源１６の電源入力端子Ｖ
と、電界効果トランジスタ２６を介して内部電源
１６の接地または基準電位入力端子GNDとに接
続される。外部ピンF0は電界効果トランジスタ
２８を介して内部電源１６の接地入力端子GND
と、ナンド・ゲート２０の出力と、Ｄ型フリツ
プ・フロツプ３０のＤ入力と、CCDまたは他の
型の記憶要素でもよい記憶要素３４のデータ・イ
ン端子とに電気的に接続される。また、コンデン
サ３６が内部電源１６の入力ＶとGNDとの両導
体に跨つて接続される。
路をブロツク図の形式で例示したものである。外
部ピンC0（クロツク・ピン）はクロツク発生器
１２とデコーダ回路１４と、電界効果トランジス
タ２４を介して内部電源１６の電源入力端子Ｖ
と、電界効果トランジスタ２６を介して内部電源
１６の接地または基準電位入力端子GNDとに接
続される。外部ピンF0は電界効果トランジスタ
２８を介して内部電源１６の接地入力端子GND
と、ナンド・ゲート２０の出力と、Ｄ型フリツ
プ・フロツプ３０のＤ入力と、CCDまたは他の
型の記憶要素でもよい記憶要素３４のデータ・イ
ン端子とに電気的に接続される。また、コンデン
サ３６が内部電源１６の入力ＶとGNDとの両導
体に跨つて接続される。
デコーダ回路１４はクロツクCLKのパルス幅
の変化を検出するための従来からある適当な回路
でよく、一般的に、遅延回路とフリツプ・フロツ
プＦ／Ｆとで構成される。適切なデコーダ回路と
しては、例えば、特許された英国特許出願第
2000617号に更に詳細に記載されている形式のも
のでよい。
の変化を検出するための従来からある適当な回路
でよく、一般的に、遅延回路とフリツプ・フロツ
プＦ／Ｆとで構成される。適切なデコーダ回路と
しては、例えば、特許された英国特許出願第
2000617号に更に詳細に記載されている形式のも
のでよい。
閾値検出器４０はピンC0とF0との間に接続さ
れ、外部ピンC0とF0との間に供給された電圧の
差異を感知しうるようにしてあり、所定の電圧の
差異を感知したときに、トランジスタ２４及び２
８のゲートＧにエネーブル信号を供給してそれら
を導通させる。閾値検出器４０の出力は更にイン
バータ４４を介してトランジスタ２６のゲートＧ
に接続され、トランジスタ２４，２８の非導通期
間中、トランジスタ２６を導通状態にする。
れ、外部ピンC0とF0との間に供給された電圧の
差異を感知しうるようにしてあり、所定の電圧の
差異を感知したときに、トランジスタ２４及び２
８のゲートＧにエネーブル信号を供給してそれら
を導通させる。閾値検出器４０の出力は更にイン
バータ４４を介してトランジスタ２６のゲートＧ
に接続され、トランジスタ２４，２８の非導通期
間中、トランジスタ２６を導通状態にする。
閾値検出器４０は当業者間で周知の回路であつ
てよく、それは２つの信号を受信してその電圧を
比較し、その電圧の差が所定の値に達したときに
適当な信号を発生しうるようにした回路でよい。
その閾値検出回路４０は、例えば、比較回路また
はシユミツト・トリガで構成することができる。
てよく、それは２つの信号を受信してその電圧を
比較し、その電圧の差が所定の値に達したときに
適当な信号を発生しうるようにした回路でよい。
その閾値検出回路４０は、例えば、比較回路また
はシユミツト・トリガで構成することができる。
第２Ａ図及び第２Ｂ図の点線５０で囲まれた部
分の回路は、すでに特許された英国特許出願第
2000617号にも開示されている記憶装置の回路で
ある。以下、点線５０内の回路を説明するが、そ
の個々の成分及びその動作の更に詳しい説明につ
いてはその出願を参照するとよい。
分の回路は、すでに特許された英国特許出願第
2000617号にも開示されている記憶装置の回路で
ある。以下、点線５０内の回路を説明するが、そ
の個々の成分及びその動作の更に詳しい説明につ
いてはその出願を参照するとよい。
第２Ａ図及び第２Ｂ図に例示されているよう
に、クロツクCLK、電源PWR、接地GND及び作
用FUNCと呼ばれるような４つの信号が点線５０
内の回路成分に供給される。クロツクCLK及び
作用FUNC信号はそれぞれC0ピン及びF0ピンか
ら直接入力される。しかし、内部電源１６に対す
る入力として供給され、記憶装置１０内の各成分
に対して必要な電源電圧を供給する責任がある信
号、すなわち電源PWR及び接地GND信号は、以
下詳細に説明する方法に従い、外部ピンC0及び
F0に受信した信号を整流して得ることができ
る。
に、クロツクCLK、電源PWR、接地GND及び作
用FUNCと呼ばれるような４つの信号が点線５０
内の回路成分に供給される。クロツクCLK及び
作用FUNC信号はそれぞれC0ピン及びF0ピンか
ら直接入力される。しかし、内部電源１６に対す
る入力として供給され、記憶装置１０内の各成分
に対して必要な電源電圧を供給する責任がある信
号、すなわち電源PWR及び接地GND信号は、以
下詳細に説明する方法に従い、外部ピンC0及び
F0に受信した信号を整流して得ることができ
る。
この記憶装置１０では、ピンC0及びF0を通る
信号は合計８つの機能を持つ信号、すなわち電源
電圧、接地電位、メモリー選択、クロツク、記憶
モード選択、記憶データ・アドレス、データ入
力、及びデータ出力等の動作信号を供給するとい
うことに注目するべきである。
信号は合計８つの機能を持つ信号、すなわち電源
電圧、接地電位、メモリー選択、クロツク、記憶
モード選択、記憶データ・アドレス、データ入
力、及びデータ出力等の動作信号を供給するとい
うことに注目するべきである。
第３Ａ図及び第３Ｂ図は記憶装置１０の動作を
例示するために、ピンC0及びF0に供給される信
号を描いた波形を表わすものである。第３Ａ図を
見ると、そこに描かれている波形は記憶装置が選
択されていない状態を例示するものであり、それ
は記憶要素３４内のデータが再循環され、使用待
ち状態に保持されるようリフレツシユされている
状態を表わすものであるから、再循環若しくはリ
サーキユレーシヨン・モードと呼ばれる。この状
態では、ピンC0には均一な間隔の比較的幅の広
い低論理レベルのクロツク・パルスが供給され、
ピンC0の各信号の周期はT1で指定された期間を
有する。この信号はクロツク発生器１２に送信さ
れ、クロツク発生器１２はそれに応答して、図に
表わすような記憶装置１０の記憶要素３４及びそ
の他の成分に必要なクロツク信号φ０〜φoを供
給する。
例示するために、ピンC0及びF0に供給される信
号を描いた波形を表わすものである。第３Ａ図を
見ると、そこに描かれている波形は記憶装置が選
択されていない状態を例示するものであり、それ
は記憶要素３４内のデータが再循環され、使用待
ち状態に保持されるようリフレツシユされている
状態を表わすものであるから、再循環若しくはリ
サーキユレーシヨン・モードと呼ばれる。この状
態では、ピンC0には均一な間隔の比較的幅の広
い低論理レベルのクロツク・パルスが供給され、
ピンC0の各信号の周期はT1で指定された期間を
有する。この信号はクロツク発生器１２に送信さ
れ、クロツク発生器１２はそれに応答して、図に
表わすような記憶装置１０の記憶要素３４及びそ
の他の成分に必要なクロツク信号φ０〜φoを供
給する。
第３Ａ図に例示している再循環モード中、その
動作に必要な電源電圧V0〜Ｖo及び接地電位GND
もピンC0及びF0を通して受信した信号から引出
され、内部電源１６から記憶装置１０に供給され
る。すなわち、ピンC0に受信した信号が正若し
くは「１」論理レベルのときには、ピンF0に受
信した信号が常に同時に接地若しくは「０」論理
レベルとなるようにして外部から電力を供給す
る。従つて、ピンC0の同期信号が「ロー」若し
くは「０」論理レベルである正クロツク・パルス
の中間でのみ、データまたは情報が記憶要素３４
へ、または記憶要素３４から転送循環されるよう
にしている。ピンC0の信号が「０」レベルの場
合には、ピンF0の信号は「１」または「０」レ
ベルのどちらでもよい。それは第３Ａ図の波形で
は斜線で表わした部分である。換言すれば再循環
モードでは、ピンF0のデータまたは情報につい
ては、記憶装置１０は「無関心」状態だというこ
とである。ピンF0に接続される外部のデータ・
ラインはここに例示されているようなものよりむ
しろ、複数の記憶装置に対しても共用にすること
ができるものであるから、ピンF0に入力された
実際の信号は選択された他の記憶装置に対するデ
ータを表わす信号かも知れない。しかし、再循環
モードでは、記憶装置１０は選択されていないか
ら、ピンF0のデータはこの記憶装置１０には無
関係なものであつて、記憶装置１０には何の影響
も与えない。
動作に必要な電源電圧V0〜Ｖo及び接地電位GND
もピンC0及びF0を通して受信した信号から引出
され、内部電源１６から記憶装置１０に供給され
る。すなわち、ピンC0に受信した信号が正若し
くは「１」論理レベルのときには、ピンF0に受
信した信号が常に同時に接地若しくは「０」論理
レベルとなるようにして外部から電力を供給す
る。従つて、ピンC0の同期信号が「ロー」若し
くは「０」論理レベルである正クロツク・パルス
の中間でのみ、データまたは情報が記憶要素３４
へ、または記憶要素３４から転送循環されるよう
にしている。ピンC0の信号が「０」レベルの場
合には、ピンF0の信号は「１」または「０」レ
ベルのどちらでもよい。それは第３Ａ図の波形で
は斜線で表わした部分である。換言すれば再循環
モードでは、ピンF0のデータまたは情報につい
ては、記憶装置１０は「無関心」状態だというこ
とである。ピンF0に接続される外部のデータ・
ラインはここに例示されているようなものよりむ
しろ、複数の記憶装置に対しても共用にすること
ができるものであるから、ピンF0に入力された
実際の信号は選択された他の記憶装置に対するデ
ータを表わす信号かも知れない。しかし、再循環
モードでは、記憶装置１０は選択されていないか
ら、ピンF0のデータはこの記憶装置１０には無
関係なものであつて、記憶装置１０には何の影響
も与えない。
なお、第３Ａ図のように、ピンC0における信
号が「１」レベルに立上ると、閾値検出器４０は
ピンC0の電圧とピンF0の電圧との差が最大とな
つたことを感知して、その出力に論理「１」レベ
ルのエネーブル信号を発生する。エネーブル信号
はトランジスタ２４，２８の各ゲートＧに供給さ
れて両トランジスタを導通するように作用する。
その結果、ピンC0における「１」レベル信号は
正電源電圧として内部電源１６の入力電圧端子Ｖ
に供給され、ピンF0における接地若しくは基準
電位信号は内部電源１６の接地端子GNDに供給
される。その期間中、インバータ４４の出力は
「０」論理レベル信号を出力し、トランジスタ２
６を非導通にする。
号が「１」レベルに立上ると、閾値検出器４０は
ピンC0の電圧とピンF0の電圧との差が最大とな
つたことを感知して、その出力に論理「１」レベ
ルのエネーブル信号を発生する。エネーブル信号
はトランジスタ２４，２８の各ゲートＧに供給さ
れて両トランジスタを導通するように作用する。
その結果、ピンC0における「１」レベル信号は
正電源電圧として内部電源１６の入力電圧端子Ｖ
に供給され、ピンF0における接地若しくは基準
電位信号は内部電源１６の接地端子GNDに供給
される。その期間中、インバータ４４の出力は
「０」論理レベル信号を出力し、トランジスタ２
６を非導通にする。
ピンC0に供給される信号が接地若しくは
「０」論理レベルに落ちると、ピンC0及びF0の両
信号間の電圧差異はもはや閾値検出器４０からエ
ネーブル信号を出力させる程充分ではなく、トラ
ンジスタ２４，２８は非導通にされる。すると、
インバータ４４の出力は「１」論理レベルとな
り、それがトランジスタ２６のゲートＧに供給さ
れると、トランジスタ２６は導通され、ピンC0
における接地若しくは基準電位信号を内部電源１
６のGND端子に接続する。
「０」論理レベルに落ちると、ピンC0及びF0の両
信号間の電圧差異はもはや閾値検出器４０からエ
ネーブル信号を出力させる程充分ではなく、トラ
ンジスタ２４，２８は非導通にされる。すると、
インバータ４４の出力は「１」論理レベルとな
り、それがトランジスタ２６のゲートＧに供給さ
れると、トランジスタ２６は導通され、ピンC0
における接地若しくは基準電位信号を内部電源１
６のGND端子に接続する。
以上説明したところからわかるように、内部電
源１６の入力Ｖ端子は周期的に正パルスを受信
し、電源１６の内部接地若しくはGND端子は連
続的に若しくはほぼ連続的な接地レベル信号を受
信する。内部電源１６のＶ端子とGND端子との
両導線に跨つて、コンデンサ３６が接続され、端
子ＶとGND間の電圧を比較的安定に若しくは一
定に維持させるように作用する。
源１６の入力Ｖ端子は周期的に正パルスを受信
し、電源１６の内部接地若しくはGND端子は連
続的に若しくはほぼ連続的な接地レベル信号を受
信する。内部電源１６のＶ端子とGND端子との
両導線に跨つて、コンデンサ３６が接続され、端
子ＶとGND間の電圧を比較的安定に若しくは一
定に維持させるように作用する。
回路成分に対する適当な接地を維持するため
に、ピンC0における信号がその「ハイ」若しく
は「１」レベルにある全期間の間、端子F0に対
する信号を接地レベルに維持した方が好ましいと
いうことに注意すべきである。
に、ピンC0における信号がその「ハイ」若しく
は「１」レベルにある全期間の間、端子F0に対
する信号を接地レベルに維持した方が好ましいと
いうことに注意すべきである。
次に、第３Ｂ図は記憶装置１０及びその記憶要
素３４がデータの読出か書込のために選択されて
いる状態を例示したものである。記憶装置はピン
C0に供給された低論理レベルのクロツク・パル
スの幅を再循環モードの場合よりも短縮させたも
のによつて選択される。データは、再循環モード
でシフトされている場合よりも早い速度で読出ま
たは書込みされるから、クロツク・パルスの周波
数は増加され、その各サイクルは短縮されたT2
で指定された期間を有する。この実施例では、第
３Ｂ図のクロツク信号の周波数は第３Ａ図の再循
環モードの場合の２倍にしてある。実際の読書周
波数は再循環モードの更に高い倍数であつてもよ
い。しかし、F0ピンに対するデータ・ラインが
この記憶装置１０と他の記憶装置とに対して共通
の場合、読出モード、書込モードまたは再循環モ
ードのいずれであれ、正クロツク・パルスの位置
は常にF0ピンに現れるデータ・パルス間の接地
電位の位置と一致するべきであるから、読出／書
込（Ｒ／Ｗ）モードの周波数は再循環モードの周
波数の倍数が好ましいということがわかる。F0
ピンに対するデータ・ライン共用（共通の）ライ
ンでない場合には、読出モードまたは書込モード
中の周波数と再循環モードのそれとは、勿論、互
いに全く無関係の値でかまわない。
素３４がデータの読出か書込のために選択されて
いる状態を例示したものである。記憶装置はピン
C0に供給された低論理レベルのクロツク・パル
スの幅を再循環モードの場合よりも短縮させたも
のによつて選択される。データは、再循環モード
でシフトされている場合よりも早い速度で読出ま
たは書込みされるから、クロツク・パルスの周波
数は増加され、その各サイクルは短縮されたT2
で指定された期間を有する。この実施例では、第
３Ｂ図のクロツク信号の周波数は第３Ａ図の再循
環モードの場合の２倍にしてある。実際の読書周
波数は再循環モードの更に高い倍数であつてもよ
い。しかし、F0ピンに対するデータ・ラインが
この記憶装置１０と他の記憶装置とに対して共通
の場合、読出モード、書込モードまたは再循環モ
ードのいずれであれ、正クロツク・パルスの位置
は常にF0ピンに現れるデータ・パルス間の接地
電位の位置と一致するべきであるから、読出／書
込（Ｒ／Ｗ）モードの周波数は再循環モードの周
波数の倍数が好ましいということがわかる。F0
ピンに対するデータ・ライン共用（共通の）ライ
ンでない場合には、読出モードまたは書込モード
中の周波数と再循環モードのそれとは、勿論、互
いに全く無関係の値でかまわない。
記憶装置１０を選択するためには、第３Ｂ図に
例示しているように、ピンC0に現れるクロツ
ク・パルスの幅「メモリー選択」のために指定し
た期間中狭くしてあり、デコーダ回路１４はこの
パルス幅の変化を感知して記憶要素３４にメモリ
ー選択MS信号（論理レベル「１」）を供給する。
更に、信号MSはナンド・ゲート２０の１入力
と、フリツプフロツプ（Ｆ／Ｆ）３０のCK
ENB端子と、アドレス・シフト・レジスタ３２
のCK ENB １端子と、シフト・レジスタ若しく
はカウンタ５４のＤ入力とSET入力とに供給さ
れる。
例示しているように、ピンC0に現れるクロツ
ク・パルスの幅「メモリー選択」のために指定し
た期間中狭くしてあり、デコーダ回路１４はこの
パルス幅の変化を感知して記憶要素３４にメモリ
ー選択MS信号（論理レベル「１」）を供給する。
更に、信号MSはナンド・ゲート２０の１入力
と、フリツプフロツプ（Ｆ／Ｆ）３０のCK
ENB端子と、アドレス・シフト・レジスタ３２
のCK ENB １端子と、シフト・レジスタ若しく
はカウンタ５４のＤ入力とSET入力とに供給さ
れる。
「メモリー選択」直後のクロルク・サイクルで
ある「モード選択」期間中、F0ピンの信号はメ
モリー・モード（読出又は書込）選択のため、例
えば、読出モードを表わす「０」論理レベルに下
げられるか、または書込モードを表わす「１」論
理レベルに上げられて、記憶要素３４の読出し
か、または書込みかの選択を行う。ピンF0に受
信し、デコーダ回路１４を通して発生したモード
選択信号、又はメモリー選択信号MSはフリツ
プ・フロツプ３０のCK ENB（クロツク・エネ
ーブル）端子に供給されると共に、フリツプ・フ
ロツプ３０のＤ入力にも供給される。モード選択
信号（「０」レベルか「１」レベルのいずれか）
はフリツプ・フロツプ３０にラツチされ、そのク
ロツク信号φ０の次のクロツク・パルスをフリツ
プ・フロツプ３０のCK（クロツク）入力に受信
したときにフリツプ・フロツプ３０の出力に現
われる。
ある「モード選択」期間中、F0ピンの信号はメ
モリー・モード（読出又は書込）選択のため、例
えば、読出モードを表わす「０」論理レベルに下
げられるか、または書込モードを表わす「１」論
理レベルに上げられて、記憶要素３４の読出し
か、または書込みかの選択を行う。ピンF0に受
信し、デコーダ回路１４を通して発生したモード
選択信号、又はメモリー選択信号MSはフリツ
プ・フロツプ３０のCK ENB（クロツク・エネ
ーブル）端子に供給されると共に、フリツプ・フ
ロツプ３０のＤ入力にも供給される。モード選択
信号（「０」レベルか「１」レベルのいずれか）
はフリツプ・フロツプ３０にラツチされ、そのク
ロツク信号φ０の次のクロツク・パルスをフリツ
プ・フロツプ３０のCK（クロツク）入力に受信
したときにフリツプ・フロツプ３０の出力に現
われる。
シフト・レジスタ５４のSET入力及びＤ入力
がMS信号を受信すると、シフト・レジスタ５４
は、記憶要素３４から読出されるべき、または記
憶要素３４に書込むべきデータのアドレス用とし
て、F0ピンに受信したビツトの数（ビツトA0〜
Ａo）に対応する数に向つてカウントを開始す
る。シフト・レジスタ５４が対応する数のビツト
をカウントしたときに、シフト・レジスタ５４の
Ｑo出力からエネーブル信号（論理レベル「０」）
が出力され、アドレス・シフト・レジスタ３２の
CK ENB2端子とオア・ゲート２８の１入力とに
供給される。そのとき、オア・ゲート２８はフリ
ツプ・フロツプ３０の出力からのモード選択信
号を記憶要素３４の読出／書込（Ｒ／Ｗ）モード
端子に供給し、アドレス・シフト・レジスタ３２
のＤ入力に直列に受信した適当なアドレス・デー
タ・ビツト（A0〜Ａo）を記憶要素３４のアドレ
ス入力０〜Ｎに並列形式にして供給する。
がMS信号を受信すると、シフト・レジスタ５４
は、記憶要素３４から読出されるべき、または記
憶要素３４に書込むべきデータのアドレス用とし
て、F0ピンに受信したビツトの数（ビツトA0〜
Ａo）に対応する数に向つてカウントを開始す
る。シフト・レジスタ５４が対応する数のビツト
をカウントしたときに、シフト・レジスタ５４の
Ｑo出力からエネーブル信号（論理レベル「０」）
が出力され、アドレス・シフト・レジスタ３２の
CK ENB2端子とオア・ゲート２８の１入力とに
供給される。そのとき、オア・ゲート２８はフリ
ツプ・フロツプ３０の出力からのモード選択信
号を記憶要素３４の読出／書込（Ｒ／Ｗ）モード
端子に供給し、アドレス・シフト・レジスタ３２
のＤ入力に直列に受信した適当なアドレス・デー
タ・ビツト（A0〜Ａo）を記憶要素３４のアドレ
ス入力０〜Ｎに並列形式にして供給する。
今、F0ピンに受信したデータ・ビツト（D0〜
Ｄo）を記憶要素に書込むべき場合、そのデータ
は記憶要素３４のデータ・イン端子に直列に供給
され、アドレス入力０〜Ｎで指定されたメモリ
ー・アドレスに記憶される。もし、記憶要素３４
からデータが読出されるべき場合には、アドレス
入力０〜Ｎで指定されたアドレスにあるデータ・
ビツト（D0〜Ｄo）が記憶要素３４のデータ・ア
ウト端子に直列方式で読出され、ナンド・ゲート
２０を介してF0ピンに送られる。
Ｄo）を記憶要素に書込むべき場合、そのデータ
は記憶要素３４のデータ・イン端子に直列に供給
され、アドレス入力０〜Ｎで指定されたメモリ
ー・アドレスに記憶される。もし、記憶要素３４
からデータが読出されるべき場合には、アドレス
入力０〜Ｎで指定されたアドレスにあるデータ・
ビツト（D0〜Ｄo）が記憶要素３４のデータ・ア
ウト端子に直列方式で読出され、ナンド・ゲート
２０を介してF0ピンに送られる。
以上、点線５０内の各回路成分の動作を簡単に
説明したが、更に詳細な説明は前述の英国特許出
願第2000617号を参照することによつて得ること
ができる。
説明したが、更に詳細な説明は前述の英国特許出
願第2000617号を参照することによつて得ること
ができる。
以上の説明から明らかなように、この発明によ
る集積回路構造の記憶装置はわずか２本の外部ピ
ン若しくは端子のみを具備し、それら２本のピン
を通し、コード化された同期、メモリー選択、モ
ードアドレス、メモリー・アドレス、データ入力
及びデータ出力等の各信号が供給され、更にそれ
ら一部の信号を整流して記憶装置内の内部電源の
入力端子へ電源及び接地信号を供給することがで
きる。勿論、メモリー選択、モード選択、メモリ
ー・アドレス、データ入力及び出力作用等を提供
するための信号コード化方式は、それら信号が整
流されて内部電源の電源端子と接地端子間に充分
な電位差を与えるようなものであれば、以上述べ
た方式以外の方式を使用することも可能である。
る集積回路構造の記憶装置はわずか２本の外部ピ
ン若しくは端子のみを具備し、それら２本のピン
を通し、コード化された同期、メモリー選択、モ
ードアドレス、メモリー・アドレス、データ入力
及びデータ出力等の各信号が供給され、更にそれ
ら一部の信号を整流して記憶装置内の内部電源の
入力端子へ電源及び接地信号を供給することがで
きる。勿論、メモリー選択、モード選択、メモリ
ー・アドレス、データ入力及び出力作用等を提供
するための信号コード化方式は、それら信号が整
流されて内部電源の電源端子と接地端子間に充分
な電位差を与えるようなものであれば、以上述べ
た方式以外の方式を使用することも可能である。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US05/895,328 US4145760A (en) | 1978-04-11 | 1978-04-11 | Memory device having a reduced number of pins |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55500230A JPS55500230A (ja) | 1980-04-17 |
| JPS6255236B2 true JPS6255236B2 (ja) | 1987-11-18 |
Family
ID=25404344
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54500640A Expired JPS6255236B2 (ja) | 1978-04-11 | 1979-03-19 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4145760A (ja) |
| JP (1) | JPS6255236B2 (ja) |
| DE (1) | DE2947100C2 (ja) |
| GB (1) | GB2037521B (ja) |
| WO (1) | WO1979000914A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020523721A (ja) * | 2018-04-24 | 2020-08-06 | 天浪▲創▼新科技（深▲セン▼）有限公司 | 集積回路チップのデータ書き込み方法、システム、装置、デバイスおよび媒体 |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4145760A (en) * | 1978-04-11 | 1979-03-20 | Ncr Corporation | Memory device having a reduced number of pins |
| US4148099A (en) * | 1978-04-11 | 1979-04-03 | Ncr Corporation | Memory device having a minimum number of pins |
| US4330842A (en) * | 1978-09-05 | 1982-05-18 | Daniels R Gary | Valid memory address pin elimination |
| US4503491A (en) * | 1981-06-29 | 1985-03-05 | Matsushita Electric Industrial Co., Ltd. | Computer with expanded addressing capability |
| US4620707A (en) * | 1983-06-27 | 1986-11-04 | Syntex Computer Systems, Inc. | Non-volatile reprogrammable ram cartridge |
| US4654789A (en) * | 1984-04-04 | 1987-03-31 | Honeywell Information Systems Inc. | LSI microprocessor chip with backward pin compatibility |
| US4573141A (en) * | 1984-04-12 | 1986-02-25 | General Electric Company | Memory interface for communicating between two storage media having incompatible data formats |
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| US4677548A (en) * | 1984-09-26 | 1987-06-30 | Honeywell Information Systems Inc. | LSI microprocessor chip with backward pin compatibility and forward expandable functionality |
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| DE3721483A1 (de) * | 1987-06-30 | 1989-01-12 | Connec Ag | Befestigungsvorrichtung mit einem klemmverschluss zum loesbaren angreifen an profilen |
| JPH01100788A (ja) * | 1987-10-13 | 1989-04-19 | Hitachi Ltd | 半導体集積回路装置 |
| JP2621894B2 (ja) * | 1987-12-26 | 1997-06-18 | 株式会社東芝 | マイクロコンピュータ |
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| WO1995028713A1 (fr) * | 1994-04-18 | 1995-10-26 | Gay Freres Vente Et Exportation S.A. | Dispositif a memoire electronique |
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| KR0170905B1 (ko) * | 1995-11-06 | 1999-03-30 | 김주용 | 디램 |
| US5881121A (en) * | 1997-02-13 | 1999-03-09 | Cypress Semiconductor Corp. | One-pin shift register interface |
| WO1999019875A2 (en) | 1997-10-10 | 1999-04-22 | Rambus Incorporated | Apparatus and method for pipelined memory operations |
| DE60142801D1 (de) * | 2001-06-15 | 2010-09-23 | St Microelectronics Sa | Integrierte schaltung mit niedriger leistung und mit eindraht kommunikationsinterface |
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| CN108363581B (zh) * | 2018-04-24 | 2023-12-01 | 天浪创新科技（深圳）有限公司 | 集成电路芯片的数据写入方法、系统、装置、设备及介质 |
| CN109542465B (zh) * | 2018-10-29 | 2024-03-19 | 天浪创新科技（深圳）有限公司 | 集成电路芯片的数据写入方法、系统、装置、设备及介质 |
| CN109213718B (zh) * | 2018-11-12 | 2024-01-26 | 上海艾为电子技术股份有限公司 | 一种i2c通信装置及i2c通信设备 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3786277A (en) * | 1971-07-22 | 1974-01-15 | Siemens Ag | Circuit arrangement of mos transistors operating according to the dynamic principle for decoding the addresses for an mos memory |
| US3851221A (en) * | 1972-11-30 | 1974-11-26 | P Beaulieu | Integrated circuit package |
| US4007452A (en) * | 1975-07-28 | 1977-02-08 | Intel Corporation | Wafer scale integration system |
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| US4148099A (en) * | 1978-04-11 | 1979-04-03 | Ncr Corporation | Memory device having a minimum number of pins |
| US4145760A (en) * | 1978-04-11 | 1979-03-20 | Ncr Corporation | Memory device having a reduced number of pins |
-
1978
- 1978-04-11 US US05/895,328 patent/US4145760A/en not_active Expired - Lifetime
-
1979
- 1979-03-13 DE DE2947100T patent/DE2947100C2/de not_active Expired
- 1979-03-19 GB GB7940976A patent/GB2037521B/en not_active Expired
- 1979-03-19 JP JP54500640A patent/JPS6255236B2/ja not_active Expired
- 1979-03-19 WO PCT/US1979/000178 patent/WO1979000914A1/en not_active Ceased
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020523721A (ja) * | 2018-04-24 | 2020-08-06 | 天浪▲創▼新科技（深▲セン▼）有限公司 | 集積回路チップのデータ書き込み方法、システム、装置、デバイスおよび媒体 |
| US11410711B2 (en) | 2018-04-24 | 2022-08-09 | Tiro Innovation Technology (shenzhen) Co., Ltd. | Data writing method and apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55500230A (ja) | 1980-04-17 |
| GB2037521A (en) | 1980-07-09 |
| GB2037521B (en) | 1983-01-26 |
| US4145760A (en) | 1979-03-20 |
| DE2947100C2 (de) | 1985-03-07 |
| WO1979000914A1 (en) | 1979-11-15 |
| DE2947100T1 (de) | 1982-01-28 |
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