JPS626362B2 - - Google Patents
Info
- Publication number
- JPS626362B2 JPS626362B2 JP52113105A JP11310577A JPS626362B2 JP S626362 B2 JPS626362 B2 JP S626362B2 JP 52113105 A JP52113105 A JP 52113105A JP 11310577 A JP11310577 A JP 11310577A JP S626362 B2 JPS626362 B2 JP S626362B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- transistors
- composite
- emitter
- power
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000003321 amplification Effects 0.000 claims description 7
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 7
- 239000002131 composite material Substances 0.000 description 27
- 238000010586 diagram Methods 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 150000001875 compounds Chemical class 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000020169 heat generation Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/68—Combinations of amplifiers, e.g. multi-channel amplifiers for stereophonics
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
本発明は電力増幅装置、特に一対の電力増幅器
を用いてBTL動作を行なわせる電力増幅装置に
関する。
を用いてBTL動作を行なわせる電力増幅装置に
関する。
従来の出力トランスレス方式の直接結合電力増
幅器を一対用いてBTL（バランストトランスフ
オーマレス（BALANCED
TRANSFORMERLESS））動作を行なわせる電
力増幅装置は、第１図に示すように駆動トランジ
スタ１０で増幅した後トランジスタ１１および１
２よりなる複合NPNトランジスタとトランジス
タ１３，１４および１５よりなる複合PNPトラン
ジスタからなるシングルエンデツドプツシユプル
回路１及び同じ構成の回路１′の一対の電力増幅
器をアースライン（接地端子５）に対し対称に接
続して構成されている。駆動トランジスタ１０，
１０′のベースは入力端子２，２′に接続されてお
り、エミツタは接地されており、コレクタは逆方
向のダイオード９，９′，８，８′，７，７′およ
び抵抗６，６′を直列に通して電源端子３，３′に
接続されると共にトランジスタ１３，１３′のベ
ースに接続されている。このトランジスタ１３，
１３′のコレクタはトランジスタ１４，１４′のベ
ースに接続されており、トランジスタ１４，１
４′のエミツタはトランジスタ１５，１５′のベー
スに接続されておりトランジスタ１５，１５′の
エミツタは接地されており、トランジスタ１３，
１３′のエミツタ、１４，１４′のコレクタおよび
１５，１５′のコレクタはそれぞれ出力端子４，
４′に接続されている。又前記ダイオード７，
７′と抵抗６，６′の接続点はトランジスタ１１，
１１′のベースに接続されておりトランジスタ１
１，１１′のエミツタはトランジスタ１２，１
２′のベースに接続されており、トランジスタ１
２，１２′のエミツタは出力端子４，４′に接続さ
れており、トランジスタ１１，１１′および１
２，１２′のコレクタは電源端子３，３′に接続さ
れている。そしてトランジスタ１１，１１′とト
ランジスタ１２，１２′とで複合NPNトランジス
タを、トランジスタ１３，１３′、トランジスタ
１４，１４′およびトランジスタ１５，１５′とで
複合PNPトランジスタを構成しており、複合PNP
トランジスタは１ケのPNPトランジスタに置換で
きるが大電流での電流増幅率の大なるPNPトラン
ジスタを得るのが困難な場合（例えば半導体集積
回路で形成する場合）電力増幅器１，１′は第１
図に示すような構成とするのが普通となつてい
る。
幅器を一対用いてBTL（バランストトランスフ
オーマレス（BALANCED
TRANSFORMERLESS））動作を行なわせる電
力増幅装置は、第１図に示すように駆動トランジ
スタ１０で増幅した後トランジスタ１１および１
２よりなる複合NPNトランジスタとトランジス
タ１３，１４および１５よりなる複合PNPトラン
ジスタからなるシングルエンデツドプツシユプル
回路１及び同じ構成の回路１′の一対の電力増幅
器をアースライン（接地端子５）に対し対称に接
続して構成されている。駆動トランジスタ１０，
１０′のベースは入力端子２，２′に接続されてお
り、エミツタは接地されており、コレクタは逆方
向のダイオード９，９′，８，８′，７，７′およ
び抵抗６，６′を直列に通して電源端子３，３′に
接続されると共にトランジスタ１３，１３′のベ
ースに接続されている。このトランジスタ１３，
１３′のコレクタはトランジスタ１４，１４′のベ
ースに接続されており、トランジスタ１４，１
４′のエミツタはトランジスタ１５，１５′のベー
スに接続されておりトランジスタ１５，１５′の
エミツタは接地されており、トランジスタ１３，
１３′のエミツタ、１４，１４′のコレクタおよび
１５，１５′のコレクタはそれぞれ出力端子４，
４′に接続されている。又前記ダイオード７，
７′と抵抗６，６′の接続点はトランジスタ１１，
１１′のベースに接続されておりトランジスタ１
１，１１′のエミツタはトランジスタ１２，１
２′のベースに接続されており、トランジスタ１
２，１２′のエミツタは出力端子４，４′に接続さ
れており、トランジスタ１１，１１′および１
２，１２′のコレクタは電源端子３，３′に接続さ
れている。そしてトランジスタ１１，１１′とト
ランジスタ１２，１２′とで複合NPNトランジス
タを、トランジスタ１３，１３′、トランジスタ
１４，１４′およびトランジスタ１５，１５′とで
複合PNPトランジスタを構成しており、複合PNP
トランジスタは１ケのPNPトランジスタに置換で
きるが大電流での電流増幅率の大なるPNPトラン
ジスタを得るのが困難な場合（例えば半導体集積
回路で形成する場合）電力増幅器１，１′は第１
図に示すような構成とするのが普通となつてい
る。
このような従来の電力増幅器を一対用いて
BTL動作を行なわせる電力増幅装置においては
入力端子２，２′に逆相同振幅の入力信号を印加
し一対の電力増幅器で増幅した後出力端子４，
４′に逆相同振幅の出力信号を得て、出力端子
４，４′間に接続された負荷抵抗ＲLを駆動してお
り、動作時に複合NPNトランジスタ１１−１
２，１１′−１２′と複合PNPトランジスタ１３−
１４−１５，１３′−１４′−１５′は交互にオ
ン、オフを繰り返しているが、複合NPNトラン
ジスタ１１−１２（複合PNPトランジスタ１３−
１４−１５）がオンしている時は複合NPNトラ
ンジスタ１１′−１２′（複合PNPトランジスタ１
３′−１４′−１５′）はオフしており前者の複合
NPNトランジスタ１１−１２（複合PNPトラン
ジスタ３−１４−１５）がオフしている時は後者
複合NPNトランジスタ１１′−１２′（複合PNP
トランジスタ１３′−１４′−１５′）はオンして
いる。普通トランジスタがオフ状態からオン状態
に移行するとき、ベース駆動電流によつてエミツ
タ接合、ベース領域などに電荷が蓄積されるのに
要する時間に相当するいわゆるターン・オフ遅れ
時間を生じ、この遅れ時間を小さくするにはベー
ス電流を大にすれば（例えば定電圧駆動にする）
可成り小さくできる。しかるに第１図に示すよう
に三段直結の複合PNPトランジスタにした場合、
複合PNPトランジスタ１４−１５，１４′−１
５′のベース駆動電流はPNPトランジスタ１３，
１３′のコレクタから供給されるため定電流駆動
となり、ターン・オン遅れ時間が大となる傾向が
ある。従つて一対の電力増幅器の接地に対する出
力波形を観察すると第２図のイ，イ′に示すよう
になり又負荷抵抗ＲLの両端間の出力波形（出力
端子４′に対する出力端子４の波形）は第２図の
ロに示すようになり複合PNPトランジスタ１３−
１４−１５，１３′−１４′−１５′がオフからオ
ンになる時前記ターン・オフ遅れ時間のためいわ
ゆるノツチング歪Ａ，A′が生じる。
BTL動作を行なわせる電力増幅装置においては
入力端子２，２′に逆相同振幅の入力信号を印加
し一対の電力増幅器で増幅した後出力端子４，
４′に逆相同振幅の出力信号を得て、出力端子
４，４′間に接続された負荷抵抗ＲLを駆動してお
り、動作時に複合NPNトランジスタ１１−１
２，１１′−１２′と複合PNPトランジスタ１３−
１４−１５，１３′−１４′−１５′は交互にオ
ン、オフを繰り返しているが、複合NPNトラン
ジスタ１１−１２（複合PNPトランジスタ１３−
１４−１５）がオンしている時は複合NPNトラ
ンジスタ１１′−１２′（複合PNPトランジスタ１
３′−１４′−１５′）はオフしており前者の複合
NPNトランジスタ１１−１２（複合PNPトラン
ジスタ３−１４−１５）がオフしている時は後者
複合NPNトランジスタ１１′−１２′（複合PNP
トランジスタ１３′−１４′−１５′）はオンして
いる。普通トランジスタがオフ状態からオン状態
に移行するとき、ベース駆動電流によつてエミツ
タ接合、ベース領域などに電荷が蓄積されるのに
要する時間に相当するいわゆるターン・オフ遅れ
時間を生じ、この遅れ時間を小さくするにはベー
ス電流を大にすれば（例えば定電圧駆動にする）
可成り小さくできる。しかるに第１図に示すよう
に三段直結の複合PNPトランジスタにした場合、
複合PNPトランジスタ１４−１５，１４′−１
５′のベース駆動電流はPNPトランジスタ１３，
１３′のコレクタから供給されるため定電流駆動
となり、ターン・オン遅れ時間が大となる傾向が
ある。従つて一対の電力増幅器の接地に対する出
力波形を観察すると第２図のイ，イ′に示すよう
になり又負荷抵抗ＲLの両端間の出力波形（出力
端子４′に対する出力端子４の波形）は第２図の
ロに示すようになり複合PNPトランジスタ１３−
１４−１５，１３′−１４′−１５′がオフからオ
ンになる時前記ターン・オフ遅れ時間のためいわ
ゆるノツチング歪Ａ，A′が生じる。
本発明は上記従来の欠点に鑑み成されたもの
で、ノツチング歪を著しく低減するとともに半導
体集積回路化に好適な電力増幅装置を提供するこ
とを目的とする。
で、ノツチング歪を著しく低減するとともに半導
体集積回路化に好適な電力増幅装置を提供するこ
とを目的とする。
以下本発明に係る電力増幅装置をその一実施例
に基き図面を参照しながら説明する。
に基き図面を参照しながら説明する。
上記従来の電力増幅装置における出力波形に見
られたノツチング歪は複合PNPトランジスタ１４
−１５，１４′−１５′のエミツタ−ベース接合の
もつ寄生容量への電荷の充電に要する時間だけ、
ターン・オフ遅れ時間が生ずるのが原因であるか
ら、予めトランジスタ１４および１５，１４′お
よび１５′のエミツタ−ベース接合のもつ寄生容
量へ電荷を蓄積しておけばこのターン・オン遅れ
時間を小さくできる。そこでこの発明の一対の電
力増幅器で構成される電力増幅装置は第３図に示
すように構成されるが、従来の電力増幅装置（第
１図参照）と同一箇所は同一符号を付してなり異
なるところは、PNPトランジスタ１３および１
３′の各コレクタは抵抗１６および１６′を通して
接続されており抵抗１６と１６′の接続点がダイ
オード１７および１８を介して接地されているこ
とである。
られたノツチング歪は複合PNPトランジスタ１４
−１５，１４′−１５′のエミツタ−ベース接合の
もつ寄生容量への電荷の充電に要する時間だけ、
ターン・オフ遅れ時間が生ずるのが原因であるか
ら、予めトランジスタ１４および１５，１４′お
よび１５′のエミツタ−ベース接合のもつ寄生容
量へ電荷を蓄積しておけばこのターン・オン遅れ
時間を小さくできる。そこでこの発明の一対の電
力増幅器で構成される電力増幅装置は第３図に示
すように構成されるが、従来の電力増幅装置（第
１図参照）と同一箇所は同一符号を付してなり異
なるところは、PNPトランジスタ１３および１
３′の各コレクタは抵抗１６および１６′を通して
接続されており抵抗１６と１６′の接続点がダイ
オード１７および１８を介して接地されているこ
とである。
上記構成の電力増幅装置は、動作時においては
従来例（第１図）と同様に複合NPNトランジス
タ１１−１２，１１′−１２′と複合PNPトランジ
スタ１３−１４−１５，１３′−１４′−１５′は
交互にオン・オフを繰り返し、又複合NPNトラ
ンジスタ１１−１２（複合PNPトランジスタ１３
−１４−１５）がオン又はオフ状態では複合
NPNトランジスタ１１′−１２′（複合PNPトラ
ンジスタ１３′−１４′−１５′）がオフ又はオン
状態にあり入力端子２，２′に印加された逆相同
振幅の入力信号は増幅されて、負荷抵抗ＲL両端
に逆相同振幅の出力信号として現われる。この場
合本発明では図示のようにPNPトランジスタ１３
および１３′の各コレクタは抵抗１６および１
６′を通して接続されており抵抗１６と１６′の接
続点はダイオード１７および１８を介して接地し
ているため、今トランジスタ１３がオン（トラン
ジスタ１３′がオン）状態に有りトランジスタ１
３′がオフ（トランジスタ１３がオフ）状態に有
つてもトランジスタ１４′（トランジスタ１４）
のベースにはこの時オンしているトランジスタ１
４（トランジスタ１４′）のベース電圧が抵抗１
６および１６′を通して印加される。この結果ト
ランジスタ１４′，１５′（トランジスタ１４，１
５）のエミツタ−ベース接合のもつ寄生容量に予
め電荷が蓄積され、トランジスタ１３′（トラン
ジスタ１３）がオフ状態からオン状態にすみやか
に移行するので、この時に出力波形に生じていた
上記ノツチング歪が著しく低減される。勿論、抵
抗１６と１６′の接続点はダイオード１７および
１８を介して接地されているため複合トランジス
タ１４−１５，１４′−１５′のベース・エミツタ
相当端子間電圧よりやゝ低い電圧になつており、
トランジスタ１４および１５（トランジスタ１
４′および１５′）が導通している時はトランジス
タ１４′および１５′（トランジスタ１４および１
５）は導通しないし周囲温度の上昇、内部発熱な
どに対しても十分安定である。
従来例（第１図）と同様に複合NPNトランジス
タ１１−１２，１１′−１２′と複合PNPトランジ
スタ１３−１４−１５，１３′−１４′−１５′は
交互にオン・オフを繰り返し、又複合NPNトラ
ンジスタ１１−１２（複合PNPトランジスタ１３
−１４−１５）がオン又はオフ状態では複合
NPNトランジスタ１１′−１２′（複合PNPトラ
ンジスタ１３′−１４′−１５′）がオフ又はオン
状態にあり入力端子２，２′に印加された逆相同
振幅の入力信号は増幅されて、負荷抵抗ＲL両端
に逆相同振幅の出力信号として現われる。この場
合本発明では図示のようにPNPトランジスタ１３
および１３′の各コレクタは抵抗１６および１
６′を通して接続されており抵抗１６と１６′の接
続点はダイオード１７および１８を介して接地し
ているため、今トランジスタ１３がオン（トラン
ジスタ１３′がオン）状態に有りトランジスタ１
３′がオフ（トランジスタ１３がオフ）状態に有
つてもトランジスタ１４′（トランジスタ１４）
のベースにはこの時オンしているトランジスタ１
４（トランジスタ１４′）のベース電圧が抵抗１
６および１６′を通して印加される。この結果ト
ランジスタ１４′，１５′（トランジスタ１４，１
５）のエミツタ−ベース接合のもつ寄生容量に予
め電荷が蓄積され、トランジスタ１３′（トラン
ジスタ１３）がオフ状態からオン状態にすみやか
に移行するので、この時に出力波形に生じていた
上記ノツチング歪が著しく低減される。勿論、抵
抗１６と１６′の接続点はダイオード１７および
１８を介して接地されているため複合トランジス
タ１４−１５，１４′−１５′のベース・エミツタ
相当端子間電圧よりやゝ低い電圧になつており、
トランジスタ１４および１５（トランジスタ１
４′および１５′）が導通している時はトランジス
タ１４′および１５′（トランジスタ１４および１
５）は導通しないし周囲温度の上昇、内部発熱な
どに対しても十分安定である。
本発明の電力増幅装置は上記説明のように複合
トランジスタのターン・オン遅れ時間が改善され
る結果、音声周波数内においてはノツチング歪を
大巾に改善でき、更に出力波形のひずみ率の低減
に有効である。
トランジスタのターン・オン遅れ時間が改善され
る結果、音声周波数内においてはノツチング歪を
大巾に改善でき、更に出力波形のひずみ率の低減
に有効である。
又本発明の電力増幅装置は抵抗、ダイオードお
よびトランジスタで構成できるので半導体集積回
路化に最適である。
よびトランジスタで構成できるので半導体集積回
路化に最適である。
尚第３図の実施例のダイオード１７の代りに抵
抗を置換（図示せず）しても上記実施例と同様の
効果が得られることは言う迄もない。
抗を置換（図示せず）しても上記実施例と同様の
効果が得られることは言う迄もない。
以上説明したように本発明によれば実用的価値
大なる電力増幅装置を提供することができる。
大なる電力増幅装置を提供することができる。
第１図は従来の電力増幅装置を示す回路接続
図、第２図は第１図の電力増幅装置の出力波形を
示す信号波形図であり、イ，イ′は電力増幅器
１，１′のものであり、ロは電力増幅器１，１′の
出力端子間のものであり、第３図は本発明に係る
電力増幅装置の一実施例を示す回路接続図であ
る。 １，１′……電力増幅器、２，２′，３，３′，
４，４′，５……端子、６，６′，１６，１６′…
…抵抗、７，７′，８，８′，９，９′……ダイオ
ード、１０，１０′……駆動トランジスタ、１
１，１１′，１２，１２′……複合NPNトランジ
スタ、１３，１３′，１４，１４′，１５，１５′
……複合PNPトランジスタ、ＲL……負荷抵抗。
図、第２図は第１図の電力増幅装置の出力波形を
示す信号波形図であり、イ，イ′は電力増幅器
１，１′のものであり、ロは電力増幅器１，１′の
出力端子間のものであり、第３図は本発明に係る
電力増幅装置の一実施例を示す回路接続図であ
る。 １，１′……電力増幅器、２，２′，３，３′，
４，４′，５……端子、６，６′，１６，１６′…
…抵抗、７，７′，８，８′，９，９′……ダイオ
ード、１０，１０′……駆動トランジスタ、１
１，１１′，１２，１２′……複合NPNトランジ
スタ、１３，１３′，１４，１４′，１５，１５′
……複合PNPトランジスタ、ＲL……負荷抵抗。
Claims (1)
- １ コレクタが直流電源の一端に、エミツタが出
力端子に接続された一導電型式のトランジスタ
と、コレクタが前記出力端子に、エミツタが前記
直流電源の他端に接続された前記一導電型式の第
２のトランジスタと、エミツタが前記出力端子
に、コレクタが前記第２のトランジスタのベース
に接続された他の導電型式の第３のトランジスタ
と、前記第１及び第３のトランジスタの夫々のベ
ースに入力信号が印加される第１及び第２の増幅
器を備え、前記第１の増幅器に加える入力信号は
前記第２の増幅器に加える入力信号の位相とは反
対の位相のものであり、前記第１及び第２の増幅
器の各出力信号を負荷の両端に加えて出力を取り
出す電力増幅装置において、前記第１及び第２の
増幅器のそれぞれの前記第２のトランジスタのベ
ース同士を第１及び第２の抵抗を介して接続し、
かつ前記第１の抵抗と第２の抵抗との接続点が順
方向バイアスされるダイオードを通して前記直流
電源の前記他端に接続されたことを特徴とする電
力増幅装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11310577A JPS5446455A (en) | 1977-09-19 | 1977-09-19 | Power amplifier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11310577A JPS5446455A (en) | 1977-09-19 | 1977-09-19 | Power amplifier |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5446455A JPS5446455A (en) | 1979-04-12 |
| JPS626362B2 true JPS626362B2 (ja) | 1987-02-10 |
Family
ID=14603602
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11310577A Granted JPS5446455A (en) | 1977-09-19 | 1977-09-19 | Power amplifier |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5446455A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03104817A (ja) * | 1989-09-19 | 1991-05-01 | Yamazaki Kagaku Kogyo Kk | 真空熱処理装置 |
-
1977
- 1977-09-19 JP JP11310577A patent/JPS5446455A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03104817A (ja) * | 1989-09-19 | 1991-05-01 | Yamazaki Kagaku Kogyo Kk | 真空熱処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5446455A (en) | 1979-04-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3537023A (en) | Class b transistor power amplifier | |
| JPS644375B2 (ja) | ||
| JP2933633B2 (ja) | バッファ増幅器 | |
| US4728903A (en) | Class A high-fidelity amplifier | |
| US3418590A (en) | Single ended push-pull class b amplifier with feedback | |
| US4122401A (en) | High efficiency power amplifier circuit | |
| JPS626362B2 (ja) | ||
| JPS6144406B2 (ja) | ||
| US3693106A (en) | Stable power amplifier circuit | |
| US4274018A (en) | Saturation limited bias circuit for complementary transistors | |
| JP3043398B2 (ja) | 高周波光電フロントエンド | |
| JPH0342741Y2 (ja) | ||
| JPS5915124Y2 (ja) | 電力増幅回路 | |
| JPS5941617Y2 (ja) | プツシユプルカスコ−ドエミツタフオロワ | |
| JP2661358B2 (ja) | レベルシフト回路 | |
| JP2536047Y2 (ja) | 増幅器 | |
| JPH036022Y2 (ja) | ||
| JPH0744398B2 (ja) | プツシユプル増幅器 | |
| JPS6119549Y2 (ja) | ||
| JPS6130325Y2 (ja) | ||
| JPH0424909B2 (ja) | ||
| JPH0515525U (ja) | パワーアンプ | |
| JPS6231523B2 (ja) | ||
| JPS6119544Y2 (ja) | ||
| JPS6029222Y2 (ja) | 増巾器 |