JPS627692B2 - - Google Patents
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- Publication number
- JPS627692B2 JPS627692B2 JP57156254A JP15625482A JPS627692B2 JP S627692 B2 JPS627692 B2 JP S627692B2 JP 57156254 A JP57156254 A JP 57156254A JP 15625482 A JP15625482 A JP 15625482A JP S627692 B2 JPS627692 B2 JP S627692B2
- Authority
- JP
- Japan
- Prior art keywords
- etching
- mask
- monitor pattern
- alignment
- pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F9/00—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically
- G03F9/70—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically for microlithography
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F9/00—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Weting (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
Description
【発明の詳細な説明】
本発明は、半導体装置の製造方法に係り、主と
して高周波高出力トランジスタを対象として、マ
スク合せを容易にし、マスク合せ時間の短縮とそ
の後の最適のエツチングを見出し得るようにした
半導体装置の製造方法に関するものである。
して高周波高出力トランジスタを対象として、マ
スク合せを容易にし、マスク合せ時間の短縮とそ
の後の最適のエツチングを見出し得るようにした
半導体装置の製造方法に関するものである。
従来、高周波トランジスタの高周波特性を向上
させるためには、ベース幅、ベース抵抗、コレク
タ容量等を小さくする必要がある。したがつて、
高周波トランジスタを製造する際には、高精度の
加工技術を必要とする。この加工技術として、従
来、ホトマスクを使用するホトエツチング技術が
知られており、数μ程度の微小パターンの加工が
可能である。
させるためには、ベース幅、ベース抵抗、コレク
タ容量等を小さくする必要がある。したがつて、
高周波トランジスタを製造する際には、高精度の
加工技術を必要とする。この加工技術として、従
来、ホトマスクを使用するホトエツチング技術が
知られており、数μ程度の微小パターンの加工が
可能である。
しかし、高周波トランジスタの高周波特性をあ
げるためには、１μ程度の微小パターンが必要で
あるが、マスクアライメント精度、オーバエツチ
ング等の制約があり、ホトマスクの精度が向上
し、たとえ１μ程度の素子パターンを有するホト
マスクが出来たとしても、それをウエハに写真製
版する際に上記のアライメントマークの精度、オ
ーバエツチング等により、ホトマスクの精度その
ままを、ウエハに転写することは困難である。
げるためには、１μ程度の微小パターンが必要で
あるが、マスクアライメント精度、オーバエツチ
ング等の制約があり、ホトマスクの精度が向上
し、たとえ１μ程度の素子パターンを有するホト
マスクが出来たとしても、それをウエハに写真製
版する際に上記のアライメントマークの精度、オ
ーバエツチング等により、ホトマスクの精度その
ままを、ウエハに転写することは困難である。
この発明は以上のような点に鑑みてなされたも
ので、ホトエツチング工程における最適エツチン
グを見出し得るためのモニタパターンとそのモニ
タパターン部にアライメントマーク群を設けたマ
スクを用いることによつてマスク合わせの容易
で、最適エツチングが可能な半導体装置の製造方
法を提供することを目的としている。
ので、ホトエツチング工程における最適エツチン
グを見出し得るためのモニタパターンとそのモニ
タパターン部にアライメントマーク群を設けたマ
スクを用いることによつてマスク合わせの容易
で、最適エツチングが可能な半導体装置の製造方
法を提供することを目的としている。
第１図はこの発明に用いるホトマスクの一例を
示す平面図で、このホトマスク１はパターン部２
に本来製造しようとするトランジスタのパターン
を配置し、その中に所要幅のバー状のモニタパタ
ーン３を配置し、そのモニタパターン部３の一部
にアライメントマーク群４を配置している。
示す平面図で、このホトマスク１はパターン部２
に本来製造しようとするトランジスタのパターン
を配置し、その中に所要幅のバー状のモニタパタ
ーン３を配置し、そのモニタパターン部３の一部
にアライメントマーク群４を配置している。
第２図は第１図に示したホトマスク１を用いて
写真製版した半導体ウエハを示す平面図で、ウエ
ハ５上のモニタパターン６およびアライメントマ
ーク群７はそれぞれ第１図のモニタパターン３お
よびアライメントマーク群４を写真製版で転写し
たものである。このときのモニタパターン６は後
述のエツチングが最適の段階に達したことを目視
で観測できる十分な寸法を有するように設計され
る。アライメントマーク群７には大略のマスク合
わせ用、高精度マスク合わせ用、及びマスク自体
のピツチずれ検出用などのアライメントマークが
含まれる。
写真製版した半導体ウエハを示す平面図で、ウエ
ハ５上のモニタパターン６およびアライメントマ
ーク群７はそれぞれ第１図のモニタパターン３お
よびアライメントマーク群４を写真製版で転写し
たものである。このときのモニタパターン６は後
述のエツチングが最適の段階に達したことを目視
で観測できる十分な寸法を有するように設計され
る。アライメントマーク群７には大略のマスク合
わせ用、高精度マスク合わせ用、及びマスク自体
のピツチずれ検出用などのアライメントマークが
含まれる。
第３図は第２図の−線での拡大部分断面図
で、半導体ウエハ８上の酸化膜９の表面上に塗着
されたホトレジスト膜１０に第１図に示したよう
なマスクを用いて露光現像した状態を示す。
で、半導体ウエハ８上の酸化膜９の表面上に塗着
されたホトレジスト膜１０に第１図に示したよう
なマスクを用いて露光現像した状態を示す。
第４図は第３図のホトレジスト膜１０をマスク
として酸化膜９を理想的にエツチングされた状態
を示す。
として酸化膜９を理想的にエツチングされた状態
を示す。
第５図は従来のエツチング過程でオーバエツチ
ングに陥つた状態を示す。このようなオーバエツ
チングが生じるのを防止するために、この発明で
はモニタパターン６を用い、エツチング液である
フツ酸が酸化膜９をエツチングしている間はフツ
酸が酸化膜９によくなじんでいるが、第４図に示
すようにウエハ８表面が露出すると、フツ酸がウ
エハ８になじまずはじくのを目視することによつ
て最適エツチング状態でエツチング停止させるこ
とができる。このような目視観察はトランジスタ
等の実用の半導体素子のパターン部分では、パタ
ーンが微細であり目視観察は困難で、所要寸法の
モニタパターンが必要である。
ングに陥つた状態を示す。このようなオーバエツ
チングが生じるのを防止するために、この発明で
はモニタパターン６を用い、エツチング液である
フツ酸が酸化膜９をエツチングしている間はフツ
酸が酸化膜９によくなじんでいるが、第４図に示
すようにウエハ８表面が露出すると、フツ酸がウ
エハ８になじまずはじくのを目視することによつ
て最適エツチング状態でエツチング停止させるこ
とができる。このような目視観察はトランジスタ
等の実用の半導体素子のパターン部分では、パタ
ーンが微細であり目視観察は困難で、所要寸法の
モニタパターンが必要である。
以上説明したように、この発明では所要寸法の
モニタパターンを設けたのでジヤストエツチング
を目視観察することができ、更にモニタパターン
部にアライメントマーク群を設けたのでマスク合
わせ時にアライメントマークの位置を捜すのが容
易であり、マスク合わせ時間の短縮と高精度のエ
ツチング加工が可能である。
モニタパターンを設けたのでジヤストエツチング
を目視観察することができ、更にモニタパターン
部にアライメントマーク群を設けたのでマスク合
わせ時にアライメントマークの位置を捜すのが容
易であり、マスク合わせ時間の短縮と高精度のエ
ツチング加工が可能である。
第１図はこの発明に用いるホトマスクの一例を
示す平面図、第２図は第１図に示したホトマスク
を用いて写真製版した半導体ウエハを示す平面
図、第３図は第２図の−線での拡大部分断面
図、第４図は第３図のホトレジスト膜をマスクと
してウエハ上の酸化膜を理想的にエツチングした
状態を示す断面図、第５図は従来のエツチング過
程でオーバエツチングに陥つた状態を示す断面図
である。 図において、１はマスク、３，６はモニタパタ
ーン、４，７はアライメントマーク群、５，８は
半導体ウエハ、９は絶縁膜、１０はホトレジスト
膜である。なお、図中同一符号は同一または相当
部分を示す。
示す平面図、第２図は第１図に示したホトマスク
を用いて写真製版した半導体ウエハを示す平面
図、第３図は第２図の−線での拡大部分断面
図、第４図は第３図のホトレジスト膜をマスクと
してウエハ上の酸化膜を理想的にエツチングした
状態を示す断面図、第５図は従来のエツチング過
程でオーバエツチングに陥つた状態を示す断面図
である。 図において、１はマスク、３，６はモニタパタ
ーン、４，７はアライメントマーク群、５，８は
半導体ウエハ、９は絶縁膜、１０はホトレジスト
膜である。なお、図中同一符号は同一または相当
部分を示す。
Claims (1)
- １ 半導体ウエハ上に形成された絶縁膜に写真製
版技術で所要パターンに形成されたホトレジスト
膜を介して弗酸でエツチングする工程を含む半導
体装置の製造方法において、上記ホトレジスト膜
に所要寸法の開口のモニタパターンとこのモニタ
パターン形成部の一部にアライメントマーク群と
を形成するマスクを用い、上記モニタパターン部
の上記絶縁膜のエツチングが完了したことを上記
弗酸が上記半導体ウエハによつてはじかれるのを
目視観察して認識できるようにするとともに、マ
スクアライメントを容易ならしめたことを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57156254A JPS5944827A (ja) | 1982-09-06 | 1982-09-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57156254A JPS5944827A (ja) | 1982-09-06 | 1982-09-06 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5944827A JPS5944827A (ja) | 1984-03-13 |
| JPS627692B2 true JPS627692B2 (ja) | 1987-02-18 |
Family
ID=15623764
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57156254A Granted JPS5944827A (ja) | 1982-09-06 | 1982-09-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5944827A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6020746A (en) * | 1994-11-23 | 2000-02-01 | Intel Corporation | Method and apparatus for probing an integrated circuit through the back side of an integrated circuit die |
| US6153891A (en) * | 1994-11-23 | 2000-11-28 | Intel Corporation | Method and apparatus providing a circuit edit structure through the back side of an integrated circuit die |
| US5976980A (en) * | 1994-11-23 | 1999-11-02 | Intel Corporation | Method and apparatus providing a mechanical probe structure in an integrated circuit die |
| US5952247A (en) * | 1994-11-23 | 1999-09-14 | Intel Corporation | Method of accessing the circuitry on a semiconductor substrate from the bottom of the semiconductor substrate |
| US6309897B1 (en) | 1997-09-30 | 2001-10-30 | Intel Corporation | Method and apparatus providing a circuit edit structure through the back side of an integrated circuit die |
| US5904486A (en) * | 1997-09-30 | 1999-05-18 | Intel Corporation | Method for performing a circuit edit through the back side of an integrated circuit die |
| US6159754A (en) | 1998-05-07 | 2000-12-12 | Intel Corporation | Method of making a circuit edit interconnect structure through the backside of an integrated circuit die |
| US6692995B2 (en) | 2002-04-05 | 2004-02-17 | Intel Corporation | Physically deposited layer to electrically connect circuit edit connection targets |
-
1982
- 1982-09-06 JP JP57156254A patent/JPS5944827A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5944827A (ja) | 1984-03-13 |
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