JPS627700B2 - - Google Patents
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- Publication number
- JPS627700B2 JPS627700B2 JP3547879A JP3547879A JPS627700B2 JP S627700 B2 JPS627700 B2 JP S627700B2 JP 3547879 A JP3547879 A JP 3547879A JP 3547879 A JP3547879 A JP 3547879A JP S627700 B2 JPS627700 B2 JP S627700B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor chip
- rays
- active region
- semiconductor device
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/01—Manufacture or treatment
- H10W72/015—Manufacture or treatment of bond wires
- H10W72/01515—Forming coatings
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/075—Connecting or disconnecting of bond wires
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置、特にダイナミツクメモリ
等の半導体素子を封止して成る半導体装置に関す
るものである。
等の半導体素子を封止して成る半導体装置に関す
るものである。
一般に、半導体素子は通常セラミツク、ガラス
若しくはプラスチツク（樹脂）等から成る封止体
により封止される。これらの封止体（以下、パツ
ケージと称す。）のうちとくにセラミツクパツケ
ージにおけるセラミツク材料には数ppm程度の
ウラニウム（Ｕ）やトリウム（Th）等が含まれ
ている。これらの不純物は、例えば16th
procecdings of reliability physics（1978）、P38
に述べられているように、α線を放出し、このα
線によつてメモリ素子が誤動作してしまうことが
知られている。このために、半導体素子の信頼性
が著しく低下する場合がある。
若しくはプラスチツク（樹脂）等から成る封止体
により封止される。これらの封止体（以下、パツ
ケージと称す。）のうちとくにセラミツクパツケ
ージにおけるセラミツク材料には数ppm程度の
ウラニウム（Ｕ）やトリウム（Th）等が含まれ
ている。これらの不純物は、例えば16th
procecdings of reliability physics（1978）、P38
に述べられているように、α線を放出し、このα
線によつてメモリ素子が誤動作してしまうことが
知られている。このために、半導体素子の信頼性
が著しく低下する場合がある。
Ｕ及びThの自然崩壊のエネルギー分布は４〜
9MeVであるがパツケージ材料中で発生したα線
はその材料表面に出るまでに分子との衝突でエネ
ルギーを失うのでパツケージから放射されるα線
のエネルギー分布は０〜9MeVとなる。
9MeVであるがパツケージ材料中で発生したα線
はその材料表面に出るまでに分子との衝突でエネ
ルギーを失うのでパツケージから放射されるα線
のエネルギー分布は０〜9MeVとなる。
このα線がSiペレツト内に侵入すると電子を励
起し、少しづつエネルギーを失いながら走行す
る。従つて、物質中のα線の飛程は物質の密度に
反比例し、初期エネルギーに比例する。Si中では
3.6eVの電子を励起し5MeVのとき飛程は約25μ
ｍである。又、Si中で電子が励起されると、ホー
ルも発生することになり、電子−ホールのペアが
α線の軌跡に沿つて発生することになる。ここで
励起された電子数Neはα線エネルギーが5MeVと
すると、 Ne5MeV／3.6eV＝1.4×106個 となる。これは0.22Pグロンの電気量となる。以
後濃度勾配による拡散と共に再結合により消滅す
るが、この電荷がバイアスにより補捉され、ペレ
ツトのある境界条件の電荷量に比して無視できな
い値であつた時、誤動作するわけである。この誤
動作は素子の物理的性質をそこなわずに起るため
ソフト・エラー（Soft Error）と呼ばれている。
起し、少しづつエネルギーを失いながら走行す
る。従つて、物質中のα線の飛程は物質の密度に
反比例し、初期エネルギーに比例する。Si中では
3.6eVの電子を励起し5MeVのとき飛程は約25μ
ｍである。又、Si中で電子が励起されると、ホー
ルも発生することになり、電子−ホールのペアが
α線の軌跡に沿つて発生することになる。ここで
励起された電子数Neはα線エネルギーが5MeVと
すると、 Ne5MeV／3.6eV＝1.4×106個 となる。これは0.22Pグロンの電気量となる。以
後濃度勾配による拡散と共に再結合により消滅す
るが、この電荷がバイアスにより補捉され、ペレ
ツトのある境界条件の電荷量に比して無視できな
い値であつた時、誤動作するわけである。この誤
動作は素子の物理的性質をそこなわずに起るため
ソフト・エラー（Soft Error）と呼ばれている。
このような誤動作を防止するため、半導体チツ
プの活性領域表面にα線遮蔽用のレジンコーテイ
ングを施すことがすでに提案されている。しかし
ながら、この場合には、例えば70μｍ以上の所望
の厚さで均一にレジンコーテイングを施すのが容
易でないという問題点がある。
プの活性領域表面にα線遮蔽用のレジンコーテイ
ングを施すことがすでに提案されている。しかし
ながら、この場合には、例えば70μｍ以上の所望
の厚さで均一にレジンコーテイングを施すのが容
易でないという問題点がある。
本発明の目的は、このような問題点を解消し、
活性領域でのα線照射による誤動作を防止した半
導体装置を提供することにある。
活性領域でのα線照射による誤動作を防止した半
導体装置を提供することにある。
本発明による半導体装置は、半導体チツプの活
性領域表面にバインダーでといたシリコン又は石
英の高純度材料の粒子からなるα線遮蔽層を被着
したことを特徴とするもので、以下、添付図面に
示す実施例について詳述する。
性領域表面にバインダーでといたシリコン又は石
英の高純度材料の粒子からなるα線遮蔽層を被着
したことを特徴とするもので、以下、添付図面に
示す実施例について詳述する。
第１図は、本発明の一実施例による半導体装置
を示すもので、セラミツク製の絶縁性ベース１０
の上面中央の凹部底面上にはAuフオイル又はAu
メタライズ層などからなる接着層１３を介して半
導体チツプ１４が固着されている。この半導体チ
ツプ１４は、例えばシリコンからなり、その表面
には後述するメモリセル等を含むα線照射により
誤動作しやすい活性領域が通常４〜５μｍの深さ
にわたつて形成されている。そして、半導体チツ
プ１４上の多数の電極は、多数のボンデイングワ
イヤにより対応するリード１２に電気的に接続さ
れる。
を示すもので、セラミツク製の絶縁性ベース１０
の上面中央の凹部底面上にはAuフオイル又はAu
メタライズ層などからなる接着層１３を介して半
導体チツプ１４が固着されている。この半導体チ
ツプ１４は、例えばシリコンからなり、その表面
には後述するメモリセル等を含むα線照射により
誤動作しやすい活性領域が通常４〜５μｍの深さ
にわたつて形成されている。そして、半導体チツ
プ１４上の多数の電極は、多数のボンデイングワ
イヤにより対応するリード１２に電気的に接続さ
れる。
半導体チツプ１４の活性領域表面には、高純度
（好ましくはフアイブ・ナイン以上）シリコンの
粒子（ビーズ）をバインダーとしての高純度（金
属類を含まない）のスピンオンガラスでといたも
のからなるα線遮蔽層１６が被着される。このよ
うな遮蔽層１６の被着は、ワイヤボンデイングの
終了後に行なわれるが、ワイヤボンデイングの前
にチツプ状態もしくはウエハ状態において局部的
に実施することもできる。ここで、バインダーと
しては、ポリイミド・イソインドロ・キナゾリン
デイオン等のポリイミド系樹脂を用いることもで
きる。また、α線遮蔽層を構成する高純度粒子と
しては石英ビーズ等も使用できる。
（好ましくはフアイブ・ナイン以上）シリコンの
粒子（ビーズ）をバインダーとしての高純度（金
属類を含まない）のスピンオンガラスでといたも
のからなるα線遮蔽層１６が被着される。このよ
うな遮蔽層１６の被着は、ワイヤボンデイングの
終了後に行なわれるが、ワイヤボンデイングの前
にチツプ状態もしくはウエハ状態において局部的
に実施することもできる。ここで、バインダーと
しては、ポリイミド・イソインドロ・キナゾリン
デイオン等のポリイミド系樹脂を用いることもで
きる。また、α線遮蔽層を構成する高純度粒子と
しては石英ビーズ等も使用できる。
シリコン又は石英の粒子を得るには、それらの
材料を粉砕した後、エツチング洗滌を複数回くり
かえす方法をとることができる。
材料を粉砕した後、エツチング洗滌を複数回くり
かえす方法をとることができる。
α線遮蔽層１６は、数10〜数100μｍの厚さに
ほぼ均一に被着することができ、被着後は適当な
熱処理により被着層の固化ないし乾燥を図るよう
にする。
ほぼ均一に被着することができ、被着後は適当な
熱処理により被着層の固化ないし乾燥を図るよう
にする。
一方、セラミツク製の絶縁性キヤツプ１７は一
方の主面の中央部に凹部１７ａを有し、この凹部
１７ａを半導体チツプ１４に対向させるようにし
てベース１０に重ね合わされるものである。キヤ
ツプ１６のベース１０との対向接合面には予め低
融点ガラス層１８が被着されており、ベース１０
にキヤツプ１７を重ね合わせた後、封止用ガラス
層１８の融点まで加熱し、冷却することによりベ
ース１０とキヤツプ１７とが相互に接着される。
方の主面の中央部に凹部１７ａを有し、この凹部
１７ａを半導体チツプ１４に対向させるようにし
てベース１０に重ね合わされるものである。キヤ
ツプ１６のベース１０との対向接合面には予め低
融点ガラス層１８が被着されており、ベース１０
にキヤツプ１７を重ね合わせた後、封止用ガラス
層１８の融点まで加熱し、冷却することによりベ
ース１０とキヤツプ１７とが相互に接着される。
上記構成において、α線はベース１０及びキヤ
ツプ１７のセラミツクスと、封止ガラス層１１，
１８のガラスとから放射されるが、このうち、ベ
ース１０から放射されるα線は半導体チツプ１４
が150〜500μｍの厚さを有するためチツプ表面の
活性領域に到達するまでにはその誤動作を生じさ
せえない程度に弱められているので殆ど問題にな
らない。そこで、問題となるのは、キヤツプ１７
及び封止ガラス層１１，１８からのα線である
が、これらのα線は、遮蔽層１６が半導体チツプ
１４の側面及び上面をおおつて形成されているた
め遮蔽層１６で十分減衰され、半導体チツプ１４
の活性領域に入射するα線量は実質的に無視でき
るようになる。
ツプ１７のセラミツクスと、封止ガラス層１１，
１８のガラスとから放射されるが、このうち、ベ
ース１０から放射されるα線は半導体チツプ１４
が150〜500μｍの厚さを有するためチツプ表面の
活性領域に到達するまでにはその誤動作を生じさ
せえない程度に弱められているので殆ど問題にな
らない。そこで、問題となるのは、キヤツプ１７
及び封止ガラス層１１，１８からのα線である
が、これらのα線は、遮蔽層１６が半導体チツプ
１４の側面及び上面をおおつて形成されているた
め遮蔽層１６で十分減衰され、半導体チツプ１４
の活性領域に入射するα線量は実質的に無視でき
るようになる。
従つて、上記した本発明の半導体装置によれ
ば、α線による活性領域での誤動作を効果的に防
止することができる。その上、α線遮蔽層１６が
バインダーでといた高純度材料粒子からなつてい
るため所望の厚さに均一に形成しやすい利点もあ
る。
ば、α線による活性領域での誤動作を効果的に防
止することができる。その上、α線遮蔽層１６が
バインダーでといた高純度材料粒子からなつてい
るため所望の厚さに均一に形成しやすい利点もあ
る。
ところで、本発明の適用対象となる半導体装置
は、前述したようにα線照射により誤動作するこ
とのある活性領域が形成された半導体チツプを有
するものであるが、次にその具体例をいくつか説
明する。
は、前述したようにα線照射により誤動作するこ
とのある活性領域が形成された半導体チツプを有
するものであるが、次にその具体例をいくつか説
明する。
第２図は、MOS型ダイナミツクRAM（ランダ
ム・アクセス・メモリ）のメモリセル構造を示す
もので、その等価回路は第３図に示されている。
２０はＰ型シリコン基板で、その表面には厚いフ
イールドSiO2膜２１が形成されると共に、この
SiO2膜２１の開口部内には薄いSiO2膜２１Ａが
形成されている。２２はＮ+型拡散領域、２３は
第１の低抵抗ポリシリコン層、２４はリンシリケ
ートガラスからなる層間絶縁膜、２５は第２の低
抵抗ポリシリコン層、２６はリンシリケートガラ
スからなるパツシベーシヨン膜である。SiO2膜
２１Ａ上に配置された第２ポリシリコン層２５の
一部分は、Ｎ+型拡散領域２２をソース領域とす
るMOS型トランジスタＱのゲートとして作用す
るものであり、Ｎ+型ソース領域２２はデジツト
線DGに接続される一方、第２ポリシリコン層２
５はワード線Ｗに接続される。トランジスタＱの
ドレイン領域に相当する基板表面部分２０Ａは、
SiO2膜２１Ａを介してその上に位置する第１ポ
リシリコン層２３の一部分と共に情報蓄積用コン
デンサＣを形成するもので、ポリシリコン層２３
は電位源Ｖに接続される。コンデンサＣへの情報
電荷の書込みないしコンデンサＣからの情報電荷
の読出しはトランジスタＱのスイツチング作用に
より制御される。
ム・アクセス・メモリ）のメモリセル構造を示す
もので、その等価回路は第３図に示されている。
２０はＰ型シリコン基板で、その表面には厚いフ
イールドSiO2膜２１が形成されると共に、この
SiO2膜２１の開口部内には薄いSiO2膜２１Ａが
形成されている。２２はＮ+型拡散領域、２３は
第１の低抵抗ポリシリコン層、２４はリンシリケ
ートガラスからなる層間絶縁膜、２５は第２の低
抵抗ポリシリコン層、２６はリンシリケートガラ
スからなるパツシベーシヨン膜である。SiO2膜
２１Ａ上に配置された第２ポリシリコン層２５の
一部分は、Ｎ+型拡散領域２２をソース領域とす
るMOS型トランジスタＱのゲートとして作用す
るものであり、Ｎ+型ソース領域２２はデジツト
線DGに接続される一方、第２ポリシリコン層２
５はワード線Ｗに接続される。トランジスタＱの
ドレイン領域に相当する基板表面部分２０Ａは、
SiO2膜２１Ａを介してその上に位置する第１ポ
リシリコン層２３の一部分と共に情報蓄積用コン
デンサＣを形成するもので、ポリシリコン層２３
は電位源Ｖに接続される。コンデンサＣへの情報
電荷の書込みないしコンデンサＣからの情報電荷
の読出しはトランジスタＱのスイツチング作用に
より制御される。
上記構成のメモリセルは、前述した半導体チツ
プ内に多数個形成されてRAMを構成するように
なつており、RAMの記憶容量が大きくなるほど
集積密度が増し、セルサイズが小さくなる。この
ため、例えば記憶容量が16Kビツト以上のMOS
型ダイナミツクRAMでは、コンデンサＣのキヤ
パシタンスは非常に小さく、α線が基板表面領域
２０Ａに入射した際の電子−ホールペアの生成に
より容易に記憶情報が反転する事態が生じ、これ
がいわゆるソフト・エラーとなるわけである。
プ内に多数個形成されてRAMを構成するように
なつており、RAMの記憶容量が大きくなるほど
集積密度が増し、セルサイズが小さくなる。この
ため、例えば記憶容量が16Kビツト以上のMOS
型ダイナミツクRAMでは、コンデンサＣのキヤ
パシタンスは非常に小さく、α線が基板表面領域
２０Ａに入射した際の電子−ホールペアの生成に
より容易に記憶情報が反転する事態が生じ、これ
がいわゆるソフト・エラーとなるわけである。
従つて、活性領域であるコンデンサ部に入射す
るα線量を低減することのできる本発明を上記の
ようなMOS型ダイナミツクRAMに適用すれば、
かようなソフト・エラーを防止することができる
ものである。
るα線量を低減することのできる本発明を上記の
ようなMOS型ダイナミツクRAMに適用すれば、
かようなソフト・エラーを防止することができる
ものである。
第４図は、本発明の他の適用対象としての
ECL（エミツタ・カツプルド・ロジツク）型式
のバイポーラ・ダイナミツクRAMのメモリセル
構造を等価回路で示したものである。図示のメモ
リセルは、マルチエミツタトランジスタQ1，Q2
及び抵抗R1，R2でフリツプフロツプを構成した
もので、ＶCCは電位源、ADはアドレス線、Ｄ，
はそれぞれデータ線を示す。このようなメモリ
セル構造を有するバイポーラRAMにおいても、
特に大容量・高集積度のものにおいては、α線照
射により生じた電子−ホールペアが容易にフリツ
プフロツプの状態を反転させ、ソフト・エラーを
ひき起こす。
ECL（エミツタ・カツプルド・ロジツク）型式
のバイポーラ・ダイナミツクRAMのメモリセル
構造を等価回路で示したものである。図示のメモ
リセルは、マルチエミツタトランジスタQ1，Q2
及び抵抗R1，R2でフリツプフロツプを構成した
もので、ＶCCは電位源、ADはアドレス線、Ｄ，
はそれぞれデータ線を示す。このようなメモリ
セル構造を有するバイポーラRAMにおいても、
特に大容量・高集積度のものにおいては、α線照
射により生じた電子−ホールペアが容易にフリツ
プフロツプの状態を反転させ、ソフト・エラーを
ひき起こす。
このようなソフト・エラーも前述のMOS型
RAMの場合と同様に本発明の適用により効果的
に防止することができるものである。
RAMの場合と同様に本発明の適用により効果的
に防止することができるものである。
第１図は、本発明の一実施例による半導体装置
を示す断面図、第２図は、本発明の適用対象であ
るMOS型RAMのメモリセル構造を示す基板断面
図、第３図は、第２図のメモリセルの等価回路
図、第４図は、本発明の他の適用対象としてのバ
イポーラ型RAMのメモリセル構造を示す等価回
路図である。 １０・・絶縁性ベース、１１，１８・・封止ガ
ラス層、１４・・半導体チツプ、１６・・α線遮
蔽層、１７・・絶縁性キヤツプ。
を示す断面図、第２図は、本発明の適用対象であ
るMOS型RAMのメモリセル構造を示す基板断面
図、第３図は、第２図のメモリセルの等価回路
図、第４図は、本発明の他の適用対象としてのバ
イポーラ型RAMのメモリセル構造を示す等価回
路図である。 １０・・絶縁性ベース、１１，１８・・封止ガ
ラス層、１４・・半導体チツプ、１６・・α線遮
蔽層、１７・・絶縁性キヤツプ。
Claims (1)
- １ 半導体チツプの活性領域表面にバインダーで
といたシリコン又は石英の高純度材料の粒子から
なる絶縁物層を被着したことを特徴とする半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3547879A JPS55128850A (en) | 1979-03-28 | 1979-03-28 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3547879A JPS55128850A (en) | 1979-03-28 | 1979-03-28 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55128850A JPS55128850A (en) | 1980-10-06 |
| JPS627700B2 true JPS627700B2 (ja) | 1987-02-18 |
Family
ID=12442865
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3547879A Granted JPS55128850A (en) | 1979-03-28 | 1979-03-28 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55128850A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55140253A (en) * | 1979-04-18 | 1980-11-01 | Fujitsu Ltd | Semiconductor device |
| JPS57195151A (en) * | 1981-05-27 | 1982-11-30 | Denki Kagaku Kogyo Kk | Low-radioactive resin composition |
-
1979
- 1979-03-28 JP JP3547879A patent/JPS55128850A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55128850A (en) | 1980-10-06 |
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