JPS628946B2 - - Google Patents
Info
- Publication number
- JPS628946B2 JPS628946B2 JP54087841A JP8784179A JPS628946B2 JP S628946 B2 JPS628946 B2 JP S628946B2 JP 54087841 A JP54087841 A JP 54087841A JP 8784179 A JP8784179 A JP 8784179A JP S628946 B2 JPS628946 B2 JP S628946B2
- Authority
- JP
- Japan
- Prior art keywords
- conductor layer
- etching
- resist
- photoresist
- printing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/01—Manufacture or treatment
- H10W70/05—Manufacture or treatment of insulating or insulated package substrates, or of interposers, or of redistribution layers
- H10W70/093—Connecting or disconnecting other interconnections thereto or therefrom, e.g. connecting bond wires or bumps
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W74/00—Encapsulations, e.g. protective coatings
- H10W74/10—Encapsulations, e.g. protective coatings characterised by their shape or disposition
- H10W74/131—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being only partially enclosed
- H10W74/142—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being only partially enclosed the encapsulations exposing the passive side of the semiconductor body
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
Landscapes
- Wire Bonding (AREA)
Description
【発明の詳細な説明】
本発明は、半導体素子などの電子部品素子の電
極と外部基板との電気的接続を得るために使用す
る基板への電気的接続用突起の製造方法に関す
る。
極と外部基板との電気的接続を得るために使用す
る基板への電気的接続用突起の製造方法に関す
る。
従来、たとえば第３図に示すような時計用のテ
ープキヤリア基板への電気的接続用突起の製造方
法としては、第１図に示す如く、導体層２０表面
にフオトレジスト３０塗布をする第１の工程(1)と
前記導体層２０裏面にフオトレジスト４塗布、露
光、現像、食刻からなる写真食刻をする第２の工
程(2)と前記導体層２０の表面に露光、現像からな
るパターニングをする第３の工程(3)と前記導体層
２０の裏面に保護レジスト６０を塗布する第４の
工程(4)と前記導体層２０表面の食刻をする第５の
工程(5)と第１の工程(1)で塗布したフオトレジスト
３０と第２の工程(2)で塗布したフオトレジスト４
と第４の工程(4)で塗布した保護レジスト６０を剥
離する第６の工程(6)により導体層２０の裏面に突
起２１を製造していた。しかしこの工程において
は、導体層２０裏面処理工程で、レジストにフオ
トレジストを使う為、露光、現像からなるパター
ニングが必要であり、現像までやらないとパター
ンの良否判定ができない。又、導体層２０表面と
裏面について２度現像処理をする為、現像液の劣
化が早まり、液の維持管理に要する工数が増え
る。更に、導体層２０表面の食刻を１度にやる
為、食刻量が多く、食刻時間を多く要す。更に、
導体層２０表面に塗布するフオトレジスト３０と
裏面に塗布するフオトレジスト４は塗布方法が異
なる為、粘度を変えねばならない。更に、フオト
レジストを導体層２０表、裏面の両面に塗布する
為、多量のレジストを必要としコストアツプにな
る。更に、導体層２０表面へのフオトレジスト３
０塗布を第１の工程でやる為、導体層２０裏面の
処理工程中に前記レジスト３０が劣化したり剥離
することがある。更に、フオトレジストは、特殊
光下でないと使用できず、専用の暗室を必要とす
る。本発明はかかる欠点を除去する為になされた
ものである。
ープキヤリア基板への電気的接続用突起の製造方
法としては、第１図に示す如く、導体層２０表面
にフオトレジスト３０塗布をする第１の工程(1)と
前記導体層２０裏面にフオトレジスト４塗布、露
光、現像、食刻からなる写真食刻をする第２の工
程(2)と前記導体層２０の表面に露光、現像からな
るパターニングをする第３の工程(3)と前記導体層
２０の裏面に保護レジスト６０を塗布する第４の
工程(4)と前記導体層２０表面の食刻をする第５の
工程(5)と第１の工程(1)で塗布したフオトレジスト
３０と第２の工程(2)で塗布したフオトレジスト４
と第４の工程(4)で塗布した保護レジスト６０を剥
離する第６の工程(6)により導体層２０の裏面に突
起２１を製造していた。しかしこの工程において
は、導体層２０裏面処理工程で、レジストにフオ
トレジストを使う為、露光、現像からなるパター
ニングが必要であり、現像までやらないとパター
ンの良否判定ができない。又、導体層２０表面と
裏面について２度現像処理をする為、現像液の劣
化が早まり、液の維持管理に要する工数が増え
る。更に、導体層２０表面の食刻を１度にやる
為、食刻量が多く、食刻時間を多く要す。更に、
導体層２０表面に塗布するフオトレジスト３０と
裏面に塗布するフオトレジスト４は塗布方法が異
なる為、粘度を変えねばならない。更に、フオト
レジストを導体層２０表、裏面の両面に塗布する
為、多量のレジストを必要としコストアツプにな
る。更に、導体層２０表面へのフオトレジスト３
０塗布を第１の工程でやる為、導体層２０裏面の
処理工程中に前記レジスト３０が劣化したり剥離
することがある。更に、フオトレジストは、特殊
光下でないと使用できず、専用の暗室を必要とす
る。本発明はかかる欠点を除去する為になされた
ものである。
本発明の一実施例を第３図に示すような時計用
のテープキヤリア基板への応用を例に、第２図に
ついて説明すると、(1)は、導体層２０裏面にエツ
チングレジスト４４を印刷する第１の工程であ
る。１はたとえばフレキシブルな樹脂材からなる
絶縁層、２０は銅等の金属箔からなる導体層、５
は搬送の為のスプロケツトホール、４４は突起パ
ターンに印刷されたエツチングレジストである。
印刷は第５図に示すようなタコ印刷機により行な
う。９は、テープキヤリア基板１１セツト用案内
板、１１は、テープキヤリア基板、１５は印刷原
版、１６は図示してない左右動力、１７は球凸面
状転写ゴム、１８は図示してない上下動力、４２
はエツチングレジスト、４３は印刷原版１５に掘
り込まれた突起パターンである。印刷原版１５上
にエツチングレジスト４２をおき、ナイフ状のブ
レードでスキージし、突起パターン４３に前記レ
ジスト４２を充填する。次に転写ゴム１７を動力
１８により下げ突起パターンの前記レジスト４２
を転写ゴム１７に転写する。そして動力１６によ
り転写ゴム１７を１７′の位置に移動し、動力１
８により押し下げ、テープキヤリア基板１１に再
転写する。(2)は、導体層２０表面にポジタイプフ
オトレジスト３０を塗布する第２の工程である。
３０はポジタイプフオトレジストである。塗布は
数ミクロンの厚まで均一に塗布されなければなら
ない為、第６図に示すようなロールコータにより
行なつている。３２はポジタイプフオトレジス
ト、２５は転写ローラー、２６は押付ローラー、
１２はテープキヤリア基板、２７は搬送ローラ
ー、２８は前記基板１２の送り方向を示す矢印で
ある。搬送ローラー２７により、矢印２８の方向
に送られている前記基板１２の下面に、転写ロー
ラー２５によりかき上げられたポジタイプフオト
レジスト３２が転写される。前記レジスト３２の
塗布厚は、転写ローラー２５と押付ローラー２６
の間隙を調整して行なう。(3)は、導体層２０表面
に露光、現像からなるパターニングをする第３の
工程である。露光は１／１プロジエクシヨン露光
法により、回路パターンの露光を行なう。又、現
像は、所定現像液の入つたデイツピング槽に、テ
ープキヤリア基板を浸漬して行なう。３１は、第
３の工程で形成された回路レジストパターンであ
る。(4)は、導体層２０表面、裏面の約半分を同時
に食刻する第４の工程である。片面10ミクロン程
度で、導体層２０を10数ミクロン残した状態まで
食刻する。食刻は、30〜70℃位に加熱した化学研
摩液或いは塩化第２鉄液の入つた槽を用い、デイ
ツピングにより行なう。シヤワーで食刻した場合
は、食刻量のコントロールがむずかしく、導体層
２０を半分程度均一に食刻するということが困難
である。又、できあがつた突起２１を第４図に示
す如く、半導体素子８の電極７との間で位置出し
をし熱圧着する場合、突起２１部の形状がサイド
エツヂにより先細となつている方が都合がよい
為、デイツピングによりサイドエツヂを多くする
ようにしている。(5)は、次の工程(6)で導体層２０
裏面が食刻されない為の保護レジスト６０の塗布
をする第５の工程である。保護レジスト６０とし
ては、ポジタイプフオトレジスト、エツチングレ
ジスト等を用い、塗布方法は、スキージ、スプレ
ー等による。(6)は、導体層２０表面の食刻をする
第６の工程である。食刻液は、30〜70℃位に加熱
した塩化第２鉄液を用い、スプレーを用いたシヤ
ワー槽により行なう。第４の工程で、半分程度の
食刻をしている為、第６の工程では従来の1/2程
度の食刻時間で済む。(7)は、第１、２、５工程で
印刷或いは塗布されたエツチングレジスト４４、
ポジタイプフオトレジスト３０及び保護レジスト
６０を剥離する第７の工程である。
のテープキヤリア基板への応用を例に、第２図に
ついて説明すると、(1)は、導体層２０裏面にエツ
チングレジスト４４を印刷する第１の工程であ
る。１はたとえばフレキシブルな樹脂材からなる
絶縁層、２０は銅等の金属箔からなる導体層、５
は搬送の為のスプロケツトホール、４４は突起パ
ターンに印刷されたエツチングレジストである。
印刷は第５図に示すようなタコ印刷機により行な
う。９は、テープキヤリア基板１１セツト用案内
板、１１は、テープキヤリア基板、１５は印刷原
版、１６は図示してない左右動力、１７は球凸面
状転写ゴム、１８は図示してない上下動力、４２
はエツチングレジスト、４３は印刷原版１５に掘
り込まれた突起パターンである。印刷原版１５上
にエツチングレジスト４２をおき、ナイフ状のブ
レードでスキージし、突起パターン４３に前記レ
ジスト４２を充填する。次に転写ゴム１７を動力
１８により下げ突起パターンの前記レジスト４２
を転写ゴム１７に転写する。そして動力１６によ
り転写ゴム１７を１７′の位置に移動し、動力１
８により押し下げ、テープキヤリア基板１１に再
転写する。(2)は、導体層２０表面にポジタイプフ
オトレジスト３０を塗布する第２の工程である。
３０はポジタイプフオトレジストである。塗布は
数ミクロンの厚まで均一に塗布されなければなら
ない為、第６図に示すようなロールコータにより
行なつている。３２はポジタイプフオトレジス
ト、２５は転写ローラー、２６は押付ローラー、
１２はテープキヤリア基板、２７は搬送ローラ
ー、２８は前記基板１２の送り方向を示す矢印で
ある。搬送ローラー２７により、矢印２８の方向
に送られている前記基板１２の下面に、転写ロー
ラー２５によりかき上げられたポジタイプフオト
レジスト３２が転写される。前記レジスト３２の
塗布厚は、転写ローラー２５と押付ローラー２６
の間隙を調整して行なう。(3)は、導体層２０表面
に露光、現像からなるパターニングをする第３の
工程である。露光は１／１プロジエクシヨン露光
法により、回路パターンの露光を行なう。又、現
像は、所定現像液の入つたデイツピング槽に、テ
ープキヤリア基板を浸漬して行なう。３１は、第
３の工程で形成された回路レジストパターンであ
る。(4)は、導体層２０表面、裏面の約半分を同時
に食刻する第４の工程である。片面10ミクロン程
度で、導体層２０を10数ミクロン残した状態まで
食刻する。食刻は、30〜70℃位に加熱した化学研
摩液或いは塩化第２鉄液の入つた槽を用い、デイ
ツピングにより行なう。シヤワーで食刻した場合
は、食刻量のコントロールがむずかしく、導体層
２０を半分程度均一に食刻するということが困難
である。又、できあがつた突起２１を第４図に示
す如く、半導体素子８の電極７との間で位置出し
をし熱圧着する場合、突起２１部の形状がサイド
エツヂにより先細となつている方が都合がよい
為、デイツピングによりサイドエツヂを多くする
ようにしている。(5)は、次の工程(6)で導体層２０
裏面が食刻されない為の保護レジスト６０の塗布
をする第５の工程である。保護レジスト６０とし
ては、ポジタイプフオトレジスト、エツチングレ
ジスト等を用い、塗布方法は、スキージ、スプレ
ー等による。(6)は、導体層２０表面の食刻をする
第６の工程である。食刻液は、30〜70℃位に加熱
した塩化第２鉄液を用い、スプレーを用いたシヤ
ワー槽により行なう。第４の工程で、半分程度の
食刻をしている為、第６の工程では従来の1/2程
度の食刻時間で済む。(7)は、第１、２、５工程で
印刷或いは塗布されたエツチングレジスト４４、
ポジタイプフオトレジスト３０及び保護レジスト
６０を剥離する第７の工程である。
以上の工程により作られた電気的接続用突起の
ついた接続用端子２２の形成されたテープキヤリ
ア基板に図示してないAuメツキ等の所定工程を
加え、第４図に示す如く、半導体素子の電極との
間で位置出しをし、熱圧着をすれば、半導体素子
と外部基板との電気的接続ができる。
ついた接続用端子２２の形成されたテープキヤリ
ア基板に図示してないAuメツキ等の所定工程を
加え、第４図に示す如く、半導体素子の電極との
間で位置出しをし、熱圧着をすれば、半導体素子
と外部基板との電気的接続ができる。
以上の説明においては、電子部品素子として半
導体素子について説明したが、能動素子ばかりで
なく、抵抗、コンデンサ等の受動素子に応用する
こともできる。又、時計用のテープキヤリア基板
への製造方法として説明したが、電卓、カメラ等
で使つているプリント基板等に応用することもで
きる。又、導体層裏面の印刷にエツチングレジス
トを使うと説明したが、現像液、食刻液に浸され
ず、最終工程で剥離できるものであれば、他のレ
ジストでもかまわない。又、前述の印刷にタコ印
刷機を用いると説明したが、スクリーン印刷等を
用してもよく、この方法に限定されるものではな
い。又、導体層表面のフオトレジスト塗布にロー
ルコーターを使用すると説明したが、スプレー、
スキージ等で塗布してもよい。又、導体層表面、
裏面の同時食刻において、食刻量について説明し
てあるが、これは、導体層厚み、相手の部品等に
より異なるものであり、この食刻量に限定される
ものではない。
導体素子について説明したが、能動素子ばかりで
なく、抵抗、コンデンサ等の受動素子に応用する
こともできる。又、時計用のテープキヤリア基板
への製造方法として説明したが、電卓、カメラ等
で使つているプリント基板等に応用することもで
きる。又、導体層裏面の印刷にエツチングレジス
トを使うと説明したが、現像液、食刻液に浸され
ず、最終工程で剥離できるものであれば、他のレ
ジストでもかまわない。又、前述の印刷にタコ印
刷機を用いると説明したが、スクリーン印刷等を
用してもよく、この方法に限定されるものではな
い。又、導体層表面のフオトレジスト塗布にロー
ルコーターを使用すると説明したが、スプレー、
スキージ等で塗布してもよい。又、導体層表面、
裏面の同時食刻において、食刻量について説明し
てあるが、これは、導体層厚み、相手の部品等に
より異なるものであり、この食刻量に限定される
ものではない。
以上の如く、本発明によれば、裏面処理用のレ
ジストを印刷技術を用いてパターニングすること
により、裏面の露光、現像処理が不要となり、工
数ダウンとなる。又、パターンの良否がすぐ判定
できるため、治具等の位置出し等の工数が減る。
更に、現像処理が一度で済む為、現像液の寿命も
伸び、液の維持管理の手間が省ける。更に第５の
工程の導体層表面の食刻において食刻量が従来の
1/2程度で済む為、食刻時間が短縮され工数の減
少ができる。更に、フオトレジスト塗布が表面だ
けでよい為、一種類のフオトレジストだけでよ
く、且つ量も従来の1/2でよい為、コストダウン
となる。更に、表面フオトレジスト塗布をして、
すぐにパターニングをする為、前記レジストの劣
化、剥離がなくなり、パターン歩留りが向上す
る。更に、裏面印刷用レジストは、昼光下で使用
できる部材が使える為、裏面処理工程には、専用
暗室が不要となり、設備面の合理化もできる。
ジストを印刷技術を用いてパターニングすること
により、裏面の露光、現像処理が不要となり、工
数ダウンとなる。又、パターンの良否がすぐ判定
できるため、治具等の位置出し等の工数が減る。
更に、現像処理が一度で済む為、現像液の寿命も
伸び、液の維持管理の手間が省ける。更に第５の
工程の導体層表面の食刻において食刻量が従来の
1/2程度で済む為、食刻時間が短縮され工数の減
少ができる。更に、フオトレジスト塗布が表面だ
けでよい為、一種類のフオトレジストだけでよ
く、且つ量も従来の1/2でよい為、コストダウン
となる。更に、表面フオトレジスト塗布をして、
すぐにパターニングをする為、前記レジストの劣
化、剥離がなくなり、パターン歩留りが向上す
る。更に、裏面印刷用レジストは、昼光下で使用
できる部材が使える為、裏面処理工程には、専用
暗室が不要となり、設備面の合理化もできる。
第１図は、従来の突起製造方法を示す工程図。
第２図は、本発明による突起製造方法の一実施例
を示す工程図。第３図は、本発明の応用の一実施
例を示す時計用テープキヤリア基板の説明図で、
(1)は表面図、(2)は裏面図。第４図は、本発明によ
り形成された突起と半導体素子の圧着状態説明
図。第５図は、本発明で裏面印刷に使用したタコ
印刷機の説明図。第６図は、ロールコーター概念
図である。 １……絶縁層、２０……導体層、２１……突
起、２２……接続用端子、３０……フオトレジス
ト、３１……フオトレジストパターン、５……ス
プロケツトホール、６０……保護レジスト、７…
…半導体素子の電極、８……半導体素子、４４…
…エツチングレジストパターン、１１，１２……
テープキヤリア基板。
第２図は、本発明による突起製造方法の一実施例
を示す工程図。第３図は、本発明の応用の一実施
例を示す時計用テープキヤリア基板の説明図で、
(1)は表面図、(2)は裏面図。第４図は、本発明によ
り形成された突起と半導体素子の圧着状態説明
図。第５図は、本発明で裏面印刷に使用したタコ
印刷機の説明図。第６図は、ロールコーター概念
図である。 １……絶縁層、２０……導体層、２１……突
起、２２……接続用端子、３０……フオトレジス
ト、３１……フオトレジストパターン、５……ス
プロケツトホール、６０……保護レジスト、７…
…半導体素子の電極、８……半導体素子、４４…
…エツチングレジストパターン、１１，１２……
テープキヤリア基板。
Claims (1)
- １ 電子部品素子の入る開口部を有する樹脂材で
構成された絶縁層と前記開口部を覆うように前記
絶縁層上に被着された銅等の金属箔からなる導体
層とを具備した基板における電子部品素子の電極
と接続される前記導体層への突起製造方法におい
て、前記導体層の裏面に印刷法を用い、所定パタ
ーン形状にエツチングレジストを印刷する第１の
工程と、前記導体層の表面に感光部材を塗布する
第２の工程と、前記導体層の表面に露光・現像か
らなるパターニングをする第３の工程と、前記導
体層の表、裏面を同時に前記導体層の半分程度食
刻する第４の工程と、前記導体層の裏面に保護レ
ジストを塗布する第５の工程と、前記導体層の表
面を食刻する第６の工程と、前記導体層の表、裏
面の前記エツチングレジスト、感光部材、保護レ
ジストを剥離する第７の工程とを有することを特
徴とする導体層への突起製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8784179A JPS5612743A (en) | 1979-07-11 | 1979-07-11 | Processing method of projection for conductive layer of substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8784179A JPS5612743A (en) | 1979-07-11 | 1979-07-11 | Processing method of projection for conductive layer of substrate |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5612743A JPS5612743A (en) | 1981-02-07 |
| JPS628946B2 true JPS628946B2 (ja) | 1987-02-25 |
Family
ID=13926127
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8784179A Granted JPS5612743A (en) | 1979-07-11 | 1979-07-11 | Processing method of projection for conductive layer of substrate |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5612743A (ja) |
-
1979
- 1979-07-11 JP JP8784179A patent/JPS5612743A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5612743A (en) | 1981-02-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CA1301952C (en) | Selective solder formation on printed circuit boards | |
| KR100777994B1 (ko) | 엄격한 공차로 매입된 소자를 구비하는 인쇄 회로 기판형성 방법 | |
| US3960561A (en) | Method for making electrical lead frame devices | |
| US6977349B2 (en) | Method for manufacturing wiring circuit boards with bumps and method for forming bumps | |
| US2965952A (en) | Method for manufacturing etched circuitry | |
| JPH09232741A (ja) | プリント配線板 | |
| JPS628946B2 (ja) | ||
| JPS628945B2 (ja) | ||
| JPS5917981B2 (ja) | 基板導体層への突起製造方法 | |
| JPH08186373A (ja) | プリント配線板の製造方法 | |
| US5578186A (en) | Method for forming an acrylic resist on a substrate and a fabrication process of an electronic apparatus | |
| KR100275372B1 (ko) | 회로기판 제조방법 | |
| US5716760A (en) | Method for plating a substrate to eliminate the use of a solder mask | |
| JPH06164103A (ja) | フープ状フレキシブル基板の製造方法 | |
| JP2727870B2 (ja) | フィルムキャリアテープ及びその製造方法 | |
| JP2723744B2 (ja) | 印刷配線板の製造方法 | |
| JPS5819152B2 (ja) | インサツハイセンキバンノセイゾウホウホウ | |
| JPH0677633A (ja) | プリント配線板およびその製造方法 | |
| JPS6070796A (ja) | プリント回路板の製造法 | |
| JPH0354873B2 (ja) | ||
| JPS6334937A (ja) | フイルムキヤリヤの製造方法 | |
| JPS63246894A (ja) | フレキシブルスル−ホ−ル基板の製造方法 | |
| JPH0567871A (ja) | 印刷配線板及びその製造方法 | |
| JPS63209196A (ja) | 印刷配線板の製造方法 | |
| JPS63131595A (ja) | 印刷配線板の製造方法 |