JPS629931B2 - - Google Patents

Description

請求の範囲 １ メモリおよびアドレス翻訳プログラムを備え
るデータプロセシングシステムにおいて、前記メ
モリをアクセスするのに前記翻訳プログラムによ
つて使用されるための論理アドレスを発生するた
めの改良された装置であつて、 論理アドレスを示すデータをストアするための
手段を備え、 前記データはインデツクス選択データおよび変
位データを含み、 インデツクスデータをそれぞれ含む複数のイン
デツクスレジスタと、 前記インデツクス選択データに応答して前記イ
ンデツクスレジスタのうちの１つを選択するため
の手段と、 拡張されたアドレスレジスタと、 選択されたインデツクスレジスタ内のインデツ
クスデータを前記変位データに加算するためのお
よびその和を前記拡張されたアドレスレジスタ内
にストアするための加算器を含む手段と、 第１および第２の部分を備える論理アドレスレ
ジスタと、 前記拡張されたアドレスレジスタ内の和の予め
定められる数の最下位桁を前記論理アドレスレジ
スタの前記第１の部分内にストアするための手段
と、 前記システムによつて実行されることのできる
複数のプログラムのうちの対応するプログラムの
ための複数のアドレス配置エントリをそれぞれ含
む複数のテーブルをストアするためのテーブルス
トア手段と、 前記システムによつて与えられたプログラム識
別番号と、前記拡張されたアドレスレジスタ内の
和の予め定められる数の最上位桁とに応答して、
前記テーブルのうちの選択されたテーブルにおけ
るアドレス配置エントリのうちの対応するエント
リをアクセスし、かつこのアクセスされたエント
リを、前記論理アドレスレジスタの前記第２の部
分にストアする選択手段と、 前記論理アドレスレジスタの第１および第２の
部分の内容を前記アドレス翻訳プログラムに加え
るための手段とを備える、論理アドレス発生装
置。 ２ 前記予め定められる数の前記最下位桁と連結
される前記予め定められる数の最上位桁は、前記
拡張されたアドレスレジスタ内の和を構成する、
請求の範囲第１項記載の装置。 ３ 前記変位データは、前記拡張されたアドレス
レジスタ内の前記予め定められる数の予め定めら
れる数字内に桁上げを引起こすほどそれ自体では
大きいことはない値を備える、請求の範囲第２項
記載の装置。 ４ 論理アドレスを示すデータをストアするため
の前記手段は、前記論理アドレスにあるデータに
ついて実行されるべきオペレーシヨンの形式を示
すオペレーシヨンデータを付加的に含む命令レジ
スタである、請求の範囲第１項記載の装置。 ５ 前記メモリは複数のセグメントを含み、かつ
テーブル内の各データ配置エントリは特定のセグ
メントの基準アドレスを示す、請求の範囲第１
項、第２項、第３項または第４項のいずれかに記
載の装置。 ６ プログラムに対応するテーブルはプログラム
に対して指定されるセグメントの基準アドレスに
対応するアドレス配置エントリを含み、かつその
テーブルはまた他のプログラムで共用されるセグ
メントの基準アドレスに対応する少なくとも１つ
のアドレス配置エントリを含む、請求の範囲第５
項記載の装置。 ７ 各アドレス配置エントリはそれらの状態を示
すチエツクデータを含む、請求の範囲第６項記載
の装置。 ８ 前記拡張されたアドレスレジスタ内の前記予
め定められる数の最下位桁は、選択されたアドレ
ス配置エントリによつて示されるセグメント内に
アクセスされる結果的位置を決定する、請求の範
囲第６項記載の装置。 ９ メモリおよびアドレス翻訳プログラムを備え
るデータプロセシングシステムにおいて、前記メ
モリをアクセスするのに前記翻訳プログラムによ
つて使用されるための論理アドレスを発生するた
めの改良された方法であつて、 論理アドレスを示すインデツクス選択データお
よび変位データを設けるステツプと、 前記システムによつて実行されることのできる
複数のプログラムのうちの対応するプログラムの
ための複数のアドレス配置エントリをそれぞれ含
む複数のテーブルを設けるステツプと、 前記インデツクス選択データに応答して複数の
インデツクス値のうちの１つを選択し、前記変位
データを選択されたインデツクス値に加算して和
を形成するステツプと、 前記システムによつて与えられたプログラム識
別番号と、前記和の予め定められる数の最上位桁
とに応答して、選択されたテーブルからアドレス
配置エントリを選択するステツプと、 前記和の残つている桁とともに選択されたアド
レス配置エントリを前記アドレス翻訳プログラム
に適用するステツプとを備える方法。 １０ 前記変位データは、前記予め定められる数
の予め定められる桁内に桁上げを引起こすほどそ
れ自体としては大きいことはない値を備える、請
求の範囲第９項記載の方法。 １１ 前記メモリは複数のセグメントを含み、か
つテーブル内の各データ配置エントリは特定のセ
グメントの基準アドレスを示す、請求の範囲第９
項または第１０項記載の方法。 １２ プログラムに対応するテーブルは、プログ
ラムに対して指定されるセグメントの基準アドレ
スに対応するアドレス配置エントリを含み、かつ
テーブルはまた他のプログラムで共用されるセグ
メントの基準アドレスに対応する少なくとも１つ
のアドレス配置エントリを含む、請求の範囲第１
１項記載の方法。 １３ 前記和の前記残つている数字は、選択され
たアドレス配置エントリによつて示されるセグメ
ント内にアクセスされる結果的位置を決定する、
請求の範囲第１２項記載の方法。 関連特許出願の参照 この発明は、発明者B.Gaitherその他のアドレ
ス発生装置および方法のための に提出され
た我々の共通に譲渡された特許出願S.N. に
関連する主な事項を含んでいる。 発明の背景 この発明は一般的にデータプロセシングシステ
ム内のメモリアドレスを発生するための改良され
た方法および装置に関し、より特定的には仮想ま
たはマツプされたデータ記憶装置を用いるデータ
プロセシングシステム内の比較的大きな仮想また
は論理アドレスを発生するための改良された方法
および装置に関する。大きなアドレスを作り出す
ための最も直接的な方法は、アドレスのすべての
ビツトに適合する充分に広いデータ経路を備える
データプロセツサを設けることである。しかしこ
のような方法によつて得られるハードウエアは、
非常に不経済である。 他に知られている方法は、データプロセツサ内
に比較的狭いデータ経路を設け、次にデータ経路
よりも広いアドレスを処理するためにこれらの狭
いデータ経路の多重パスを形成することである。
この多重パス方法に伴う困難性は、これらの多重
パスがオペレーテイング速度の大幅な低下を招く
ということである。 上述した多重パス方法の欠点を克服する１つの
方法が、発明者G.R.Mitchell他の1981年２月17日
発行の米国特許第4251860号に記述されている。
この特許において、大きい仮想アドレスを操作す
るために多重パスを必要とすることなく、比較的
に狭いデータの幅の使用を可能とする実施例が記
述されている。これは、セグメントレジスタおよ
びオフセツトレジスタ内に仮想アドレスを形成す
るために用いられるデータを含む基準アドレスレ
ジスタを分けることによつて達成される。次に動
作は、選択された基準アドレスのオフセツト部分
のみが仮想アドレスを形成するために計算操作に
関係することが必要とされ、それによつて生成さ
れた仮想アドレスがより広いものであつても狭い
データ経路が用いられることを可能とするように
設けられている。 アドレス技術と考えられる他の背景的な情報
が、1980年12月16日発行の米国特許第4240139
号，1980年８月のIan LeMairのコンピユータ設
計p.111―118の記事「Indexed Mapping
Extends Microprocessor Addressing Range」、
IBM Technical Disclosure Bulletin，Vol.23，
No.５のP.L.Martinezの記事「Storage Relocation
Translator」、IBM Technical Disciosure
Bulletin，Vol.23，No.６，1980年11月，p.2199お
よび2200のP.L.Martinezの記事「Relocation
Translator Address Bit Scheme」、および上記
の特許および記事に引用された参照文に見られ
る。 発明の概要 この発明の好ましい実施例において、多重パス
を必要とすることなくより広いアドレスを発生す
るために狭いデータ経路が用いられることを可能
とするために、前述の特許第4251860号に記述さ
れたのと一般的に類似の方法が用いられる。しか
しこの発明は、比較的に簡単でかつ経済性の高い
方法においてより一層融通性および対応性のある
アドレス発生能力をさらに提供するものである。 簡単に、この発明の好ましい実施例においてこ
れらの付加された能力は、通常的に利用できるプ
ログラムのアドレツシングレンジ以外の非常に大
きなデータ構造にアクセスすることのできるアド
レスをプログラムが発生することを可能にするデ
イメンシヨンオーバライドアドレツシングオプシ
ヨンを設けるために、独特の２重目的の方法でイ
ンデツクシングを用いることによつて達成され
る。 この発明の特別の特性ならびにこの発明の他の
特徴、効果、目的および用途は、添付の図面を参
照する以下の詳細な説明により明らかとなろう。 【図面の簡単な説明】 第１図は、この発明の好ましい実施例を示す概
略ブロツク図である。第２図は、インデツクシン
グもデイメンシヨンオーバライドもされていない
第１図のオペレーシヨンの例を示す。第３図は、
第２図の例の結果を示す図形的表現である。第４
図は、デイメンシヨンオーバライドがされずイン
テツクシングがされた第１図のオペレーシヨンの
例を示す。第５図は、第４図の結果を示す図形的
表現である。第６図は、インデツクシングおよび
デイメンシヨンオーバライドがともにされた第１
図のオペレーシヨンの例を示す。第７図は、第６
図の例の結果を示す図形的表現である。 【発明の詳細な説明】 同一の数字および文字は、全図面を通じて同じ
要素を示す。 前述した特許第4251860号に記述されたような
先行技術の仮想または論理アドレスシステムにお
いて、メモリ記憶装置は典型的にブロツクまたは
セグメントとして共通に参照される識別可能な領
域に分割されていると考えられる。これらのセグ
メントは２パート論理アドレスによつて典型的に
参照され、第１のパートはセグメントの特別のも
のを識別し、また第２のパートはセグメント内の
オフセツトを識別する。 前述の特許第4251860号に記述された実施例に
おいて、命令からの仮想アドレスの生成は、分離
したセグメントおよびオフセツトレジスタに分割
され、それらのセグメントおよびオフセツト値が
ともに選択された基準アドレスを構成するセグメ
ントおよびオフセツト値を備える基準アドレスを
選択するための命令によつて設けられる基準レジ
スタフイールドの使用を含んでいる。また命令に
よつて設けられた変位フイールドは、所望の仮想
アドレスを形成するための選択されたセグメント
レジスタに含まれる基準アドレスのセグメント部
分と結合される結果的オフセツト値を設けるため
の選択されたオフセツトレジスタ内に含まれてい
る値に加算される。選択された基準アドレスのオ
フセツト部分のみが仮想アドレスを形成するため
の変位フイールドと加算されることが必要である
ので、そうでない場合に可能なよりもより狭いデ
ータ経路が必要とされる。 前述した特許第4251860号に記述された仮想ア
ドレス発生方法は比較的狭いデータ経路を用いて
大きな仮想アドレスが発生されることを可能とす
るが、命令によつて発生され得るこの仮想アドレ
スは、この命令の変位フイールドを命令の基準レ
ジスタフイールドによつて選択される特定の基準
アドレスに加算することに限定されることは明ら
かであろう。オーバフローが検出されるならば結
果のアドレスが次のセグメントを侵略することを
示しており、操作は打切られる。各命令が特許第
4251860号に記述された方法を用いてアクセスし
得るアドレスレンジは、１つのセグメントに限ら
れることはこのように理解されよう第１図に示さ
れたこの発明の好ましい実施例は、特許第
4251860号の狭いデータ経路の効果を備えてはい
るが、一方以下の説明から明らかになろうよう
に、複数の異なつたセグメント内のデータにアク
セスすることのできるアドレスを発生することが
同一の命令にとつて可能であるようにしている。 したがつて第１図を参照して、データプロセシ
ングオペレーシヨンの間に典型的に起こるよう
に、処理されるべき命令が取出されて命令レジス
タ１０内に置かれることが理解されよう。示され
るように典型的な命令は、実行されるべきオペレ
ーシヨンを指定するOPコードのOPと、これから
後に記述されるように、仮想または論理アドレス
の発生にともに協力するインデツクスセレクタIS
および変位Ｄを備えるアドレス部分とを含む。典
型的にこのOPコードOPは、発生されたアドレス
に対応するメモリ内のデータ上のOPコードによ
つて指定されるオペレーシヨンの実行のために、
データプロセツサの実行装置（図示せず）に送ら
れる。そのような実行が完成され得る特別な方法
は、この発明の一部ではない。 なお第１図を参照して、インデツクスセレクタ
ISは出力が複数のインデツクスレジスタ１６のう
ちの特定の１つが選択するインデツクスデコーダ
１４に用いられているが命令レジスタ１０内の命
令の変位Ｄは計算および論理装置（ALU）１２
の右側の入力に用いられていることが見られよ
う。選択されたインデツクス１６ａは、命令レジ
スタ１０からの変位Ｄとの加算のために、ALU
１２の左側に加えられる。ALU１２の出力での
結果的和はオフセツト部分１５ａおよびデイメン
シヨンオーバライド部分１５ｂを持つ拡張された
アドレスレジスタ１５内にストアされる。アクセ
スするための命令を許容することがそれによつて
望まれるアドレスレンジのため、拡張されたアド
レスレジスタ１５は好ましくはオーバフローする
ことなくALU１２の出力で最も大きな和の出現
にも充分適合する広さに形成されることが理解さ
れよう。 第１図に示されるように、拡張されたアドレス
レジスタ１５内のオフセツト部分１５ａは、所望
の仮想または論理アドレスのオフセツト値であ
り、かつ論理アドレスレジスタ２０のオフセツト
部分２０ａ内にロードされる。デイメンシヨンオ
ーバライド部分１５ｂは、論理アドレスレジスタ
２０のセグメント部分にロードされるセグメント
を導き出すために用いられる。より詳細には、第
１図から理解されるように、拡張されたアドレス
レジスタ１５のデイメンシヨンオーバライド部分
１５ｂは、プロセツサによつて実行されている複
数のプログラムのうちの特定のものを示すプログ
ラム番号信号をまた受信するデイメンシヨンオー
バライドデコーダ２３に用いられる。プログラム
番号はこのデイメンシヨンオーバライドデコーダ
２３が複数のセグメントテーブルのうちの特定の
もの（各プログラムが実行されるためのもの）を
選択するようにし、またデイメンシヨンオーバラ
イド部分１５ｂはデイメンシヨンオーバライドデ
コーダ２３が選択されたセグメントテーブル内の
特定のセグメントエントリ４８を選択するように
する。これらのセグメントテーブル２５はCPU
の主記憶装置の一部としてまたは分離したハード
ウエアまたはフアームウエアとして設けられ得る
ことが理解されよう。 第１図の各セグメントテーブル２５は、その各
プログラムがアクセスを許されるであろう特定の
記憶セグメントを指定する複数のセグメントエン
トリ４８を含む。これらのセグメントエントリ４
８は、リアルメモリ内の隣接部分に対応する必要
はない。これらのセグメントの１つまたはそれ以
上が他のプログラムによつて特権を与えられおよ
び／または共用され得るので、各セグメントエン
トリ４８は、選択されたセグメントが不当または
使用不可能であるときにイベントに移行されるた
めの適当な動作を許可するためにCPUに送られ
るセグメントチエツクビツト４８ａを含んでい
る。このような動作はたとえば、選択されたセグ
メントが使用可能になるまでプログラムを阻止す
ることを含んでもよい。 セグメントチエツクビツト４８ａが、選択され
たセグメントテーブル２５内の選択されたセグメ
ントエントリ４８が妥当または使用可能であるこ
とを示しているならば、デイメンシヨンオーバラ
イドデコーダ２３はそのときはこの選択されたセ
グメントエントリ４８が論理アドレスレジスタ２
０のセグメント部分２０ｂ内に読込まれるように
する。各オフセツト内の連結されたオフセツトお
よびセグメントと論理アドレスレジスタ２０のセ
グメント部分２０ａおよび２０ｂとは、このよう
に次にCPU主記憶装置４０に用いられる物理ア
ドレス内に翻訳またはマツプするために、アドレ
ス翻訳プログラム３０（従来の形式のものであつ
てよい）に用いられる全論理アドレスを構成す
る。 この発明のアドレス発生手段の対応性および適
応性は、第１図に従つて第２図から第７図に描か
れた例を参照して、ここで実証されよう。論理ア
ドレスレジスタのセグメント部分２０ｂ内にロー
ドされた選択されたセグメントエントリはセグメ
ントの基準アドレスに対応し、オフセツト部分２
０ａ内にロードされたオフセツトはこのセグメン
ト内のオフセツトであり、またアドレス翻訳プロ
グラム３０はCPU主記憶装置４０内の実際のア
ドレスを得るためのこれらの部分２０ａおよび２
０ｂと結合していることが、これらの例により推
測されよう。しかしこの発明はまた、部分２０ａ
および２０ｂの内容に応答する実際のアドレスを
導出するための異なつた形式のアドレス翻訳技術
にも適用可能であることが理解されるべきであ
る。 第２図および第３図は、全部０である選択され
たインデツクスレジスタ１６（第１図の命令レジ
スタ１０内のインデツクスセレクタISによつて選
択される）によつて示されるように、インデツク
スもデイメンシヨンオーバライドも命令によつて
呼出されない場合の例を示している。典型的に各
インデツクスレジスタ１６は、８つの２進化10進
数字を備え得る。第２図に示されるように選択さ
れインデツクスレジスタ１６が全部０である場合
には、拡張されたアドレスレジスタ１５内にロー
ドされる結果的和は、単に第１図の命令レジスタ
１０内の変位Ｄにすぎない。通常変位Ｄの最大値
は拡張されたアドレスレジスタ１５のデイメンシ
ヨンオーバライド部分１５ｂ内に桁上げされるほ
ど大きくはないので、デイメンシヨンオーバライ
ド部分１５ｂは第２図に示されるように全部０の
値のまま残るであろう。典型的に拡張されたアド
レスレジスタのオフセツト部分１５ａは、６つの
２進化10進数字を含むことができ、デイメンシヨ
ンオーバライド部分１５ｂは２つの２進化10進数
字を備え得る。 選択されたアドレスレジスタ１５内のデイメン
シヨンオーバライド部分１５ｂの全部０の値は、
（デイメンシヨンオーバライドデコーダ２３を通
じて、）現行のプログラム番号に対応するセグメ
ントテーブル２５内のエントリ４８のうちの最初
のものを選択する。論理アドレスレジスタ２０の
セグメント部分２０ｂ内にロードされるこの最初
のエントリは、単に現行のプログラムに対して指
定されると考えられるセグメントＢの基準アドレ
スにすぎない。セグメントＢ内の結果的アドレス
は、第３図に図式的に示されている。 次に第４図および第５図に示された例を考える
と、この例はインデツクシングがデイメンシヨン
オーバライドを除いて呼出されている状態を示し
ている。第４図に示されるように、選択されたイ
ンデツクスレジスタ１６はたとえば00012163であ
ると考えられ、また変位Ｄはたとえば900054であ
ると考えられる。ALU１２によつて設けられる
和は、したがつて912217である。この和912217は
デイメンシヨンオーバライド部分１５ｂ内に桁上
げされないので、拡張されたアドレスレジスタ１
５内のデイメンシヨンオーバライド部分１５ｂは
したがつて全部０のまま残る。したがつてセグメ
ントＢ基準アドレスを指示するように、セグメン
トＢ基準レジスタアドレスが再び論理アドレスレ
ジスタ２０のセグメント部分２０ｂ内にロードさ
れるようにするセグメントテーブル２５の最初の
エントリが再び選択されるが、拡張されたアドレ
スレジスタ１５のオフセツト部分１５ａ内の和
912217は論理アドレスレジスタ２０のオフセツト
部分２０ａ内にロードされる。典型的な結果的ア
ドレスが、第５図に示されている。 考慮されるべき最後の例が第６図および第７図
に示されており、かつインデツクシングおよびデ
イメンシヨンオーバライドがともに呼出されてい
る状態を示している。これは選択されたインデツ
クス内のインデツクスが今度は大きな値1142131
を持つているとされるが、変位Ｄは再び900054で
あるとされる第５図に示されている。今度は
ALU１２の出力で形成される和は02042185であ
るので、拡張されたアドレスレジスタ１５のデイ
メンシヨンオーバライド部分１５ｂ内への02の桁
上げがある。したがつてデイメンシヨンオーバラ
イド部分１５ｂは今度は、たとえばセグメントＱ
の基準アドレスに対応するセグメントテーブル２
５内の３番目のエントリを、論理アドレスレジス
タ２０のセグメント部分２０ｂ内にロードする。
このセグメントＱは、たとえばプログラムの番号
によつて分割されかつプログラムの指定セグメン
トのいかなるものにも含まれるように非常に大き
いテーブルまたは他の大きいデータ構造の部分を
含み得る。セグメントＱ内の典型的な結果的論理
アドレスが、第７図に示されている。もちろん選
択されたエントリ４８のチエツクビツト４８ａが
それが不当であるかまたは使用不可能であること
を示しているなら、そのときはCPUは従来の方
法において達成され得るオペレーシヨンを中止す
る。 拡張されたアドレスレジスタ１５のデイメンシ
ヨンオーバライド部分１５ｂ内にロードされた値
は変位Ｄと選択されたインデツクスレジスタ１６
との和からの桁上げであるので、たとえば前述の
特許第4251860号における場合のようにオーバフ
ローが起こつたときであつても翻訳を禁止または
打切る必要がなく、それによつて命令によつてア
クセスされるための非常に拡張されたアドレスの
範囲が可能となるということが、第６図および第
７図の例から理解されよう。 この発明は特定の図示された実施例との関係に
おいて記述されてきたが、構成、配列および用途
における多くの変形がこの発明の範囲内において
可能であることが理解されよう。たとえばこの発
明はマツプされたメモリならびに仮想メモリとと
もにの使用、および様々なタイプのメモリ機構に
適用可能である。 したがつてこの発明は、添付した請求の範囲の
範囲内に包含されるすべての可能な修正および変
形を含んでいると考えられる。