JPS6312390B2 - - Google Patents
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- Publication number
- JPS6312390B2 JPS6312390B2 JP57105537A JP10553782A JPS6312390B2 JP S6312390 B2 JPS6312390 B2 JP S6312390B2 JP 57105537 A JP57105537 A JP 57105537A JP 10553782 A JP10553782 A JP 10553782A JP S6312390 B2 JPS6312390 B2 JP S6312390B2
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- gate oxide
- film
- region
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
Landscapes
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
この発明は、MNOS（金属−窒化膜−酸化物−
半導体）構造の半導体装置の製造方法に関する。
半導体）構造の半導体装置の製造方法に関する。
緻密な窒化膜（Si3N4膜）を有するMNOS構造
を有するMOS型半導体装置は、たとえば、MOS
型半導体ROM装置に多く使用されている。
MNOS構造は一般のMOS構造に比べて汚染など
に強く、回路の信頼度が高いことは周知の通りで
ある。
を有するMOS型半導体装置は、たとえば、MOS
型半導体ROM装置に多く使用されている。
MNOS構造は一般のMOS構造に比べて汚染など
に強く、回路の信頼度が高いことは周知の通りで
ある。
また、集積回路の製造において、電極配線金属
の蒸着工程でゲート領域の半導体基板とゲート酸
化膜の界面にダメージをうけることも周知の通り
であるが、一般的には、H2を含む雰囲気中でア
ニールすることでダメージの回復をはかることも
周知の通りである。
の蒸着工程でゲート領域の半導体基板とゲート酸
化膜の界面にダメージをうけることも周知の通り
であるが、一般的には、H2を含む雰囲気中でア
ニールすることでダメージの回復をはかることも
周知の通りである。
上記Si3N4膜で覆われているMNOS構造の集積
回路では、Si3N4膜がH2の浸透をも阻止してしま
い、MOSトランジスタのダメージの回復がされ
にくい。
回路では、Si3N4膜がH2の浸透をも阻止してしま
い、MOSトランジスタのダメージの回復がされ
にくい。
しかし、Si3N4膜のないコンタクトホールを通
つてH2が入り込むために、コンタクトホール近
傍のMOSトランジスタはダメージの回復をする
が、コンタクトホールから距離の離れたMOSト
ランジスタ、たとえば、ROM部のようにかなり
の面積にわたりコンタクトホールがなくSi3N4膜
で被われているMNOS構造の集積回路では、コ
ンタクトホールから0.1〜0.2mm以上の距離を離れ
たゲート（MOSトランジスタ）は、H2を含む雰
囲気のアニールだけではダメージを完全に除去す
ることができない。
つてH2が入り込むために、コンタクトホール近
傍のMOSトランジスタはダメージの回復をする
が、コンタクトホールから距離の離れたMOSト
ランジスタ、たとえば、ROM部のようにかなり
の面積にわたりコンタクトホールがなくSi3N4膜
で被われているMNOS構造の集積回路では、コ
ンタクトホールから0.1〜0.2mm以上の距離を離れ
たゲート（MOSトランジスタ）は、H2を含む雰
囲気のアニールだけではダメージを完全に除去す
ることができない。
コンタクトホールに近いROM周辺部とコンタ
クトホールから離れたROM中央部とでゲートし
きい値電圧VTと相互コンダクタンスgnに差が生
じ、集積回路の電源電圧マージンが低下するとい
う欠点があつた。
クトホールから離れたROM中央部とでゲートし
きい値電圧VTと相互コンダクタンスgnに差が生
じ、集積回路の電源電圧マージンが低下するとい
う欠点があつた。
この発明は、上記従来の欠点を解決するために
なされたもので、MNOS構造の集積回路のROM
部の特性向上を期するとともに、MOS形集積回
路に広範囲に利用できる半導体装置の製造方法を
提供することを目的とする。
なされたもので、MNOS構造の集積回路のROM
部の特性向上を期するとともに、MOS形集積回
路に広範囲に利用できる半導体装置の製造方法を
提供することを目的とする。
以下、この発明の半導体装置の製造方法の実施
例について図面に基づき説明する。第１図から第
８図はこの発明の第１の実施例の工程説明図であ
り、MNOS構造のＮ型シリコン基板を用いたＮ
チヤンネルROM半導体装置の工程断面図を示す
ものであり、以下工程順に説明する。
例について図面に基づき説明する。第１図から第
８図はこの発明の第１の実施例の工程説明図であ
り、MNOS構造のＮ型シリコン基板を用いたＮ
チヤンネルROM半導体装置の工程断面図を示す
ものであり、以下工程順に説明する。
第１図はＮ型シリコン基板１の表面に酸化膜２
を約7000Å型成し、フオトエツチング技術、イオ
ン注入技術、熱拡散技術などを応用して、P-ウ
エル３を形成し、次に第２図に示すP+チヤンネ
ルストツパ領域４を形成する。
を約7000Å型成し、フオトエツチング技術、イオ
ン注入技術、熱拡散技術などを応用して、P-ウ
エル３を形成し、次に第２図に示すP+チヤンネ
ルストツパ領域４を形成する。
次に、第３図に示すMOSトランジスタのN+ソ
ース・ドレイン領域５およびクロスアンダ拡散層
６をP-ウエル３に形成する。次に第４図に示す
MOSトランジスタのゲート酸化膜７を酸化膜２
を除去して約800Å形成する。
ース・ドレイン領域５およびクロスアンダ拡散層
６をP-ウエル３に形成する。次に第４図に示す
MOSトランジスタのゲート酸化膜７を酸化膜２
を除去して約800Å形成する。
次に、第５図に示すSi3N4膜８をCVD技術を用
いて、酸化膜２およびゲート酸化膜７上に約450
Å形成する。これにフオトエツチング技術により
コンタクトホール９を開け、第６図に示す電極配
線金属をスパツタおよび蒸着法により約1.0〜
1.1μｍ厚に形成し、フオトエツチング技術により
配線パターン１０を形成する。
いて、酸化膜２およびゲート酸化膜７上に約450
Å形成する。これにフオトエツチング技術により
コンタクトホール９を開け、第６図に示す電極配
線金属をスパツタおよび蒸着法により約1.0〜
1.1μｍ厚に形成し、フオトエツチング技術により
配線パターン１０を形成する。
このとき、配線パターン１０はゲート領域とで
きるかぎりの拡散抵抗領域が覆われるように作図
しておく。Ｈイオンを注入することによる拡散抵
抗の変化を防止するためである。また、P-ウエ
ル３およびP+チヤンネルストツパ領域４の拡散
抵抗の変化の防止として、配線パターン１０の形
成後、フオトリソ技術によりレジストなどのイオ
ンインプラテーシヨンマスクを使用することもあ
る。
きるかぎりの拡散抵抗領域が覆われるように作図
しておく。Ｈイオンを注入することによる拡散抵
抗の変化を防止するためである。また、P-ウエ
ル３およびP+チヤンネルストツパ領域４の拡散
抵抗の変化の防止として、配線パターン１０の形
成後、フオトリソ技術によりレジストなどのイオ
ンインプラテーシヨンマスクを使用することもあ
る。
次に、第７図に示すようにＨイオン、たとえば
H+、H+ 2、H+ 3イオン１１を注入する。注入条件
は70〜100Kev、４〜10×1014IONS/cm2とする。
H+、H+ 2、H+ 3イオン１１を注入する。注入条件
は70〜100Kev、４〜10×1014IONS/cm2とする。
次に、第８図に示すように、400℃以上でアニ
ールを行い、ウエハ表面に注入されたＨイオン１
２をシリコン基板とゲート酸化膜の界面に作用さ
せる。このときのアニールの雰囲気は危険なH2
をさけ、不活性ガスのみとしてもよい。
ールを行い、ウエハ表面に注入されたＨイオン１
２をシリコン基板とゲート酸化膜の界面に作用さ
せる。このときのアニールの雰囲気は危険なH2
をさけ、不活性ガスのみとしてもよい。
以上、ＮチヤンネルROMの実施例について述
べたが、もちろんこれ以外の半導体装置、たとえ
ばCMOSにおいても同様に適用できることは明
らかである。
べたが、もちろんこれ以外の半導体装置、たとえ
ばCMOSにおいても同様に適用できることは明
らかである。
以上説明したように、第１の実施例では
MNOS構造のROM半導体装置の製造工程におい
て、配線金属をパターン形成した後にＨイオンを
ウエハ全体にイオン注入しアニールすることで、
Si3N4膜に覆われたROM領域のMOSトランジス
タのVT、gn値を向上させ、ウエナ全体の値を均
一にでき、電源電圧のマージンの向上と品質の向
上をはかることができる。
MNOS構造のROM半導体装置の製造工程におい
て、配線金属をパターン形成した後にＨイオンを
ウエハ全体にイオン注入しアニールすることで、
Si3N4膜に覆われたROM領域のMOSトランジス
タのVT、gn値を向上させ、ウエナ全体の値を均
一にでき、電源電圧のマージンの向上と品質の向
上をはかることができる。
上記第１の実施例は配線パターン１０を形成後
にシリコン基板の表面に直接Ｈイオンを注入する
工程を説明したが、第９図に示すごとくＮ型シリ
コン基板１の表面に熱酸化膜２を形成したフオト
エツチング技術、イオン注入技術、熱拡散技術、
CVD技術を応用して、P-ウエル３、P+チヤンネ
ルストツパ領域４、N+ソース・ドレイン領域５、
P-拡散抵抗領域３ａ、P+拡散抵抗領域５ａ、ゲ
ート酸化膜７、Si3N4膜８、コンタクトホール９
を処理して、次に電極配線金属をスパツタおよび
蒸着法により約1μ形成し、フオトエツチング技
術を用いて配線パターン１０を形成する。
にシリコン基板の表面に直接Ｈイオンを注入する
工程を説明したが、第９図に示すごとくＮ型シリ
コン基板１の表面に熱酸化膜２を形成したフオト
エツチング技術、イオン注入技術、熱拡散技術、
CVD技術を応用して、P-ウエル３、P+チヤンネ
ルストツパ領域４、N+ソース・ドレイン領域５、
P-拡散抵抗領域３ａ、P+拡散抵抗領域５ａ、ゲ
ート酸化膜７、Si3N4膜８、コンタクトホール９
を処理して、次に電極配線金属をスパツタおよび
蒸着法により約1μ形成し、フオトエツチング技
術を用いて配線パターン１０を形成する。
次に、第１０図に示すように、P-ウエル３、
P+チヤンネルストツパ領域４の拡散抵抗の変化
の防止としてフオトレジストをコーテイングし、
さらにフオトエツチング技術を用いてROM上部
のフオトレジストを除去しイオンインプランテー
シヨンマスク１０ａを形成する。
P+チヤンネルストツパ領域４の拡散抵抗の変化
の防止としてフオトレジストをコーテイングし、
さらにフオトエツチング技術を用いてROM上部
のフオトレジストを除去しイオンインプランテー
シヨンマスク１０ａを形成する。
次に、Ｈイオン１１を70〜100Kev、４〜10×
1014IONS/cm2注入を行う。次に第１１図に示すよ
うフオトレジストを除去し、400℃以上でH2を含
む雰囲気中でアニールを行う。
1014IONS/cm2注入を行う。次に第１１図に示すよ
うフオトレジストを除去し、400℃以上でH2を含
む雰囲気中でアニールを行う。
以上のように、この発明の半導体装置の製造方
法によれば、半導体基板上にゲート酸化膜形成お
よびSi3N4膜を形成後、電極配線金属を形成して
所定の配線パターンを形成した後、Ｈイオンを注
入してＨイオンを半導体基板とゲート酸化膜の界
面に作用するようにしたので、MNOS構造の集
積回路のROM部の特性向上と安定性をはかれる
利点がある。これにともない、マイコン時計メモ
リなどの大容量のROMを内蔵したMOS形集積回
路に広く利用することができる。
法によれば、半導体基板上にゲート酸化膜形成お
よびSi3N4膜を形成後、電極配線金属を形成して
所定の配線パターンを形成した後、Ｈイオンを注
入してＨイオンを半導体基板とゲート酸化膜の界
面に作用するようにしたので、MNOS構造の集
積回路のROM部の特性向上と安定性をはかれる
利点がある。これにともない、マイコン時計メモ
リなどの大容量のROMを内蔵したMOS形集積回
路に広く利用することができる。
第１図ないし第８図はこの発明の半導体装置の
製造方法の一実施例の工程断面図、第９図ないし
第１１図はそれぞれこの発明の半導体装置の製造
方法の他の実施例の工程断面図である。 １…Ｎ型シリコン基板、２…熱酸化膜、３…
P-ウエル、３ａ…P-拡散抵抗領域、４…P+チヤ
ンネルストツパ領域、５…N+ソース・ドレイン
領域、５ａ…P+拡散抵抗領域、６…N+クロスア
ンダ拡散領域、７…ゲート酸化膜、８…Si3N4
膜、９…コンタクトホール、１０…配線パター
ン、１０ａ…イオンプラテーシヨンマスク、１１
…Ｈイオン、１２…Ｈイオン注入領域。
製造方法の一実施例の工程断面図、第９図ないし
第１１図はそれぞれこの発明の半導体装置の製造
方法の他の実施例の工程断面図である。 １…Ｎ型シリコン基板、２…熱酸化膜、３…
P-ウエル、３ａ…P-拡散抵抗領域、４…P+チヤ
ンネルストツパ領域、５…N+ソース・ドレイン
領域、５ａ…P+拡散抵抗領域、６…N+クロスア
ンダ拡散領域、７…ゲート酸化膜、８…Si3N4
膜、９…コンタクトホール、１０…配線パター
ン、１０ａ…イオンプラテーシヨンマスク、１１
…Ｈイオン、１２…Ｈイオン注入領域。
Claims (1)
- １ 半導体基板に形成したウエルにチヤンネルス
トツパ領域およびMOSトランジスタのソース・
ドレイン領域を形成した後にこのMOSトランジ
スタのゲート酸化膜を形成する工程と、このゲー
ト酸化膜上にSi3N4膜を形成する工程と、上記ゲ
ート酸化膜上に電極配線金属を形成してゲート領
域および拡散抵抗領域を可及的に覆うごとくに配
線パターンを形成する工程と、上記配線パターン
をマスクとしてＨイオンを上記ゲート酸化膜と半
導体基板の界面近傍に注入する工程とよりなる半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57105537A JPS58223370A (ja) | 1982-06-21 | 1982-06-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57105537A JPS58223370A (ja) | 1982-06-21 | 1982-06-21 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58223370A JPS58223370A (ja) | 1983-12-24 |
| JPS6312390B2 true JPS6312390B2 (ja) | 1988-03-18 |
Family
ID=14410329
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57105537A Granted JPS58223370A (ja) | 1982-06-21 | 1982-06-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58223370A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0423363A (ja) * | 1990-05-14 | 1992-01-27 | Matsushita Electron Corp | 半導体記憶装置の製造方法 |
-
1982
- 1982-06-21 JP JP57105537A patent/JPS58223370A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58223370A (ja) | 1983-12-24 |
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