JPS6313277B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は静的情報記憶装置、特に読出し及び書
込み可能な半導体集積回路型記憶装置であつて、
選択的に読出し可能な特別な読出し専用データ
（固定データ）を付加的に記憶する機能を有する
記憶装置に関する。

半導体記憶装置は２つの主要なカテゴリーに分
類される。読出し及び書込み可能な記憶装置は内
容を自由に変更できる記憶セルを有するものであ
る。これに対して、読出し専用記憶装置（ROM
又はROS）は、時間のかかるプログラミング又
は個別化プロセスを用いるとき以外は、変更でき
ない固定データを含むものである。

ところが、基本的には読出し及び書込み可能で
ありながら、固定された不揮発性の潜在的デー
タ・パターンを生ずることもできる記憶装置がし
ばしば必要とされる様になつてきている。例え
ば、マイクロプロセツサを中心とするコントロー
ラや小型のデータ処理システムは電源投入時に初
期設定プログラムを必要とするのが普通である
が、その後このプログラムは不要になるので、オ
ペレーテイング・プログラムやデータに書き換え
可能である。この様な機能を設けるための幾つか
の技術が用いられている。例えば、物理的に分離
している読出し及び書込み可能な記憶装置と読出
し専用記憶装置の集積回路チツプを同じアドレス
範囲において選択的に付勢することが考えられて
いる。米国特許第4193128号に示されている様に
分離した読出し及び書込み可能な記憶セルと読出
し専用記憶セルとを同じチツプ上に形成すること
も可能である。米国特許第4095281号には、１つ
のセルに複数のトランジスタを設けて２種類の記
憶モードを得ることが示されている。更に、米国
特許第3662351号、第3820086号、及び第3801967
号やIBM Technical Disclosure Bulletin
Vol.17No.12May1975の第3634及び3635頁には、
読出し専用データを記憶するための非対称的構成
を有する読出し及び書込み可能なセルが示されて
いる。しかしながら、非対称的構成に起因して、
前記米国特許第4095281号の装置と同様に、大き
な平衡型マルチ・トランジスタ記憶セルが必要と
なつている。IBM Technical Disclosure
Bulletin Vol.21No.1June1978の第190乃至193頁及
びVol.21No.5October1978の第1902乃至1903頁に
は、この様な大きな静的記憶セルの代りに、シン
グル・トランジスタ動的記憶セルを用いることが
示されている。この動的記憶セルは読出し専用モ
ードの動作を可能ならしめるために漏れ電流を変
化させることのできる容量性記憶素子を有するも
のである。しかしながら、この様な記憶チツプは
動作のために大きな周辺光源又は他のエネルギー
源を必要とし、製造も難しく且つ費用がかかると
いう欠点がある。

本発明は一定の読出し専用データのパターンを
付加的に記憶することもできる読出し及び書込み
可能な記憶装置及びその読出し専用データのアク
セス技法を提供するものである。概略的に言つ
て、該記憶装置は読出し専用データを設定するた
めの２つの異なつた閾値によつて特徴づけられた
電界効果トランジスタ（FET）を有する複数の
記憶セルを含む。制御装置は先ず最初記憶セルの
記憶素子に対して、関連するFETの閾値に応じ
て異なつた電圧をロードし、その後通常の読出し
及び書込み技法によつて任意の記憶セルを選択又
はアドレスして、その記憶セルに蓄積されている
電圧を出力端へ伝える様にして読出し専用データ
のアクセスを行う。本発明によるこの様な二元機
能記憶装置は、従来技術の様に記憶セルの寸法を
大きくしたり高価な周辺エネルギー源を必要とす
ることなく、記憶セル当り１つのトランジスタを
用いる真の読出し及び書込み可能な記憶セルとほ
ぼ同じ記憶密度を有することができる。本発明の
実施に伴つて装置は少し複雑さを増すだけで、ア
レイ密度やデータ・アクセス・タイムには何の影
響もない。読出し専用データを前もつてロードす
るために余分な時間が必要であるが、その動作は
プロセツサが記憶装置を用いていないとき行われ
るので何の問題もなく、又、読出し専用データが
その後アクセスされるときにも、付加的な読出し
専用機能に起因して速度が低下することもない。
本発明の特徴及び長所は、これから行う実施例の
説明により一層明らかになる筈である。

第１図は本発明による記憶装置を示している。
記憶アレイ１は周知のハーフコンタクト構成等に
よるマトリツクス配列の複数の記憶セルを含む。
第１の型のセル１１はキヤパシタ（記憶素子）１
１１を有し、これは固定電位VDDの端子１１２
及び電界効果トランジスタ（FET）１１３のソ
ースに接続されている。FET１１３は通常のエ
ンハンスメントモード構造のものである。第２の
型の記憶セル１２も同等のキヤパシタ１２１及び
VDDの端子１２２を有する。但し、FET１２３
はFET１１３とは異なつた構造を有するので、
ドレイン・コンタクト側に描かれた縞によつて区
別されている。この様に２つの型の記憶セルは所
望の読出し専用データ・パターンを形成する様に
配置されている。例えば、第１の型の記憶セル１
１が０を表わし、第２の型の記憶セル１２が１を
表わす。これらの記憶セルはFET１１３及び１
２３のドレインに関連したビツト線１３によつて
相互接続されている。なお、第１及び第２の型の
記憶セルを便宜上、タイプ１１セル及びタイプ１
２セルと呼ぶことにする。

第２図はFET１２３の構造を示している。Ｐ
形基板１２３１にＮ形ソース１２３２及びＮ形ド
レイン１２３３が形成されており、これらは絶縁
層１２３６の上に付着した導体１２３４及び１２
３５に対する抵抗性抵触部を有する。中央の絶縁
層１２３８の上には導電性ゲート１２３７が設け
られている。ドレイン１２３３のそばには、局部
的に濃くドープしたＰ形領域１２３９が形成され
ている。領域１２３９は、チヤンネル１２３１１
全体に形成される通常の態様とは違つて、比較的
小さく形成されている。導体１２３５がほぼ大地
電位にあるときには、領域１２３９を有する
FET１２３の閾値電圧は、領域１２３９がない
ことを除いてFET１２３と同等の構成を有する
FET１１３の閾値電圧VT１よりも高いVT２に
なる。しかしながら、導体１２３５が高い正電位
になると、領域１２３９のホールがなくなるの
で、デート１２３７に印加される電圧がFET１
１３の閾値電圧VT１に等しいレベルを越えると
きチヤンネル１２３１１全体を通して電子の流れ
が生じる。例えば、導体１２３５がほぼ大地電位
にあるときには、データ１２３７の下の薄くドー
プしたＰ形基板を反転してＮ形チヤネル１２３１
１にするのに、VT１＝1.0ボルト程度の電圧をデ
ータ１２３７に印加すればよいが、濃くドープし
た領域１２３９を通して導通路を設定するには、
VT２＝3.0ボルト程度の電圧が必要である。記憶
アレイ１に含まれる特定の記憶セルに領域１２３
９を形成することは、製造の際通常のマスク処理
及びほう素若しくは他の適当な添加材料のイオ
ン・インプランテーシヨン技術を用いて行われ
る。

再び第１図に戻つて、記憶アレイ１の記憶１
１，１２に対するデータの授受を行う制御手段を
含む残りの構成要素について考察する。通常の型
のタイミング信号発生器２は外部から線２１を介
して与えられる制御信号に応じてメモリ・サイク
ルにおける動作の順序づけを行うための種々の信
号を生じる。これについては、後で第４図を参照
しながら詳しく説明する。

アドレス装置３は外部から母線３１を介してア
ドレス信号を受取る。ビツト・デコーダ３２は下
位アドレス線３１１における２進化信号をビツ
ト・セレクト信号Ｂ０，Ｂ１等として用いる１ア
ウトオブＮ信号に変換する通常のデコーダであ
る。各ビツト・セレクト信号を伝える線は記憶ア
レイ１の各行における記憶セルから線１３及び
FET３２１，３２２等を介して相補的なデータ
線Ｄ，へデータ信号をゲートしたり、又はその
逆の方向にデータ信号をゲートするために設けら
れている。データ線Ｄ，は記憶アレイ１からの
データの読出し及び外部から記憶アレイ１へのデ
ータの書込みのためのデータ入出力線として働
く。ワード・デコーダ３３はアドレス線３１２に
おける２進化信号をワード・セレクト信号Ｗ０，
Ｗ１等として用いる１アウトオブＮ信号に変換す
る。各ワード・セレクト信号を伝える線は記憶セ
ル１の各行における記憶セルのFETデータに接
続されている。ワード・デコーダ３３の詳細につ
いては、後で第３図を参照しながら説明する。キ
ヤパシタ１１１，１２１等はデータ信号の維持の
ために周期的なリフレツシユを必要とする。リフ
レツシユ回路３４はリフレツシユ・アドレス線３
４２に信号を生じるリフレツシユ計数器３４１及
びマルチプレクサ３４３を含む。マルチプレクサ
３４３はリフレツシユ・アドレス線３４２と外部
からの上位アドレス線３１３との切り換えを行う
ものである。リフレツシユ回路３４は第１図にお
ける他の構成要素と共に同じ集積回路チツプ上に
形成されるか又は該チツプの外部に設けられる。

第３図はワード・デコーダ３３の具体的な構成
を示している。電圧VDDを受ける通常の電圧発
生器３３１は、ビツト線１３がVDDのレベルに
あるときキヤパシタ１１１，１１２をVDD（即ち
２進１を表わす）まで充電することを可能ならし
めるためのブートストラツプ形の第１の線電圧
VDD＋VTを生じる。VTはVT２ほど高くなる
必要はなく、ほぼVT１に等しければよい。電圧
発生器３３１は線２１の信号が低レベル
のときには働かない。電圧発生器３３２は中間電
圧VIを制御する。VIはFET１２３の閾値電圧
VT２より低く且つFET１１３の閾値電圧VT１
より高い値の第２の線電圧である。従つて、
FET１１３及び１２３のドレインが大地電位に
あるとき、VIのゲート電圧を与えると、FET１
１３は導通状態になるが、FET１２３は導通状
態にならない。VIはオン・チツプ供給源によつ
てVDDに基いて得られるか又は外部から供給さ
れる。電圧発生器３３１及び３３２は信号RLに
関連したタイミング信号RSL（第３図）によつて
制御される。又、電圧発生器３３２はが
低レベルのとき付勢される。従つて、が
高レベルのときには、正規の電圧VDD＋VTのパ
ルスが線３３３に与えられ、が低レベル
のときには、中間電圧VIのパルスが線３３３に
与えられる。

通常のデコーダ回路３３４が線３３３の電圧を
適当なワード・セレクト線Ｗ０，Ｗ１等に振り分
ける。駆動器３３４１は線３１２のアドレスを相
補的な信号対に変換する。その信号対の種々の組
合せはゲート回路３３４２によつて検出される。
従つて、或る時点においては、複数のワード線の
うちの１つだけがワード・スイツチ３３４３の働
きによつて線３３３に接続される。これらのスイ
ツチはタイミング信号発生器（第１図）から供給
されるプリチヤージ信号Φpによつてゲートされ
る様になつており、FETにおける閾値低下を排
除するためのブートストラツプ・キヤパシタを含
む。

再び第１図を参照する。センス回路４は全体的
に通常の構成を有するが、本発明に関連した付加
的な機能も備わつている。ビツト線１３はデイプ
レツシヨンモードFETである伝達器４１に接続
されている。ダミイ記憶セル４２はワード・セレ
クト信号WH及びWLによつて通常の態様で制御
される。タイミング信号RBLはセンス増幅器４
３のための基準電圧レベルを与える。各センス増
幅器４３はラツチ回路を形成するための交差接続
されたFET４３１及びデイプレツシヨンモード
負荷FET４３２を含む。センス増幅器４３は、
これから第４図を参照しながら説明する様に記憶
アレイ１のプリセツト・ローデイング、及び読み
書き動作のためのタイミング信号発生器２から生
じる，RL，VHIの各信号を受ける端子を有
する。

第４図は第１図の記憶装置が読出し及び書込み
可能な記憶装置として働くと共に読出し専用記憶
装置としても働く動作態様を示すためのタイミン
グ図である。概略的に言つて、読出し専用データ
（固定データ）は２種類の記憶セルのパターンに
従つてロードされ、その後、記憶装置は通常の読
出し及び書込みモードで動作し、その際、読出し
専用データを読出したり、その上に任意のデータ
を重ねて書込んだりすることができる。具体的に
言えば、読出し専用データのローデイング動作は
２進１電圧を全ての記憶セルのキヤパシタに蓄積
するための複数のプリセツト・サイクルと、それ
に続いてタイプ１２セルはそのままで、タイプ１
１セルのキヤパシタだけを放電して２進０電圧に
するための複数の修正サイクルにわたつて行われ
る。

第４図に示されているROSET，WONE及び
CSは外部から第１図の線２１に与えられる制御
信号である。なお、ROSETは第３図に示されて
いると相補的な関係にある。CSは各メモ
リ・サイクルを開始させるチツプ・セレクト信号
であり、タイミング信号発生器２の同期化のため
にも使用される。RL，及びVHIはタイミン
グ信号発生器２から通常の態様で生じる信号であ
る。W_i及びB_iはそれぞれワード・デコーダ３３
及びビツト・デコーダ３２から生じるワード・セ
レクト信号及びビツト・セレクト信号である。
CELL_i及びCELL_jはワード・セレクト信号W_iが
生じる線に関連したタイプ１１セルのキヤパシタ
１１１及びタイプ１２セルのキヤパシタ１２１に
おける電圧を表わしている。

プリセツト・サイクル５のシーケンスは、アド
レス母線３１からのアドレス又はリフレツシユ計
数器３４１からのアドレスによつて指定される任
意の記憶セルに関して始まる。即ち、プリセツ
ト・サイクル５はROSETが低レベルの状態
（ROSET＝０）においてWONEが高レベルにな
るとき（WONE＝１）始まる。５１においてCS
＝１になると、RL＝０になり、これに応じて特
定のアドレスに対応するワード・セレクト信号
W_iが高レベルになる。しかしながら、WONE＝
１であるから、ビツト・セレクト信号B_iは低レベ
ルのままである。従つて、全てのビツト線１３が
データ線Ｄ，から電気的に切り放された状態に
留まる。又、WONE＝１であることにより
も５２において高レベルを維持する。この状態に
おいては、センス回路４のラツチを構成する
FET４３１はどちらも導通することを阻止され
るので、FET４３２の高レベルのVHI電位が全
てのビツト線１３に現われる。その結果、５３及
び５４におけるCELL_i＝１及びCELL_j＝１で示さ
れている様にタイプ１１セル及びタイプ１２セル
の両方に２進１が書込まれる。CSが５５におい
て低レベルになると、１つのプリセツト・サイク
ルが完了する。破線の部分５６は異なつたワー
ド・アドレスに関する後続のプリセツト・サイク
ルを表わしている。各プリセツト・サイクル毎に
W_iでアドレスされる１つの列の全ての記憶セル
が２進１にプリセツトされるので、プリセツト・
サイクルの数は、通常のリフレツシユ動作の場合
と同様に記憶アレイ１に含まれる記憶セルの列の
数に等しい。従つて、リフレツシユ計数器３４１
をプリセツト・サイクルのためのアドレス源とし
て用いることができる。

修正サイクル６のシーケンスはWONE＝０の
後にROSET＝１になるとき始まる。６１におい
てCS＝１になると、RL＝０になり、シーケンス
の開始アドレスに対応するワード・セレクト信号
W_iが高レベルになる。但し、この場合、６２に
おけるW_iのレベルは前に第３図に関連して説明
した様にVDD＋VTまで上昇せず、中間電圧VI
に留まる。この時点においてWHI＝０であるか
ら、全てのビツト線１３がセンス増幅器４３の
FET４３２を介して大地電位になる。ROSET＝
１のときには、ビツト・デコーダ３２は働かない
ので、B_iは低レベルのままであり、FET３２１，
３２２等は全てオフ状態に維持される。W_iの電
圧VTは全のタイプ１１セルのFET１１３の閾値
電圧を越えるので、これらのセルのキヤパシタ１
１１は放電して２進０の状態になる。一方、VI
は全てのタイプ１２セルのFET１２３の閾値電
圧よりも低いので、これらのFETは導通せず、
従つてキヤパシタ１２１の電圧は６４で示されて
いる様に高いVDDのままに留まり、２進１を示
し続ける。CSの後縁に応じて１つの修正サイク
ルが終了し、CELL_i＝０及びCELL_j＝１の状態が
得られる。破線部分６６で示されている様に記憶
アレイ１の他の列に関しても同様な修正サイクル
が行われ、読出し専用データのローデイングが行
われる。リフレツシユ計数器３４１は、この修正
サイクルのシーケンスのためのアドレス源として
も使用可能である。

プリセツト・サイクル５及び修正サイクル６に
おいて記憶アレイ１にロードされた読出し専用デ
ータは、ROSET＝０及びWONE＝０の読出しサ
イクル７において任意の記憶セルから読取可能で
ある。７１においてCS＝１になることによりRL
＝０になつた後、外部から母線３１を介して与え
られるアドレスに従つて特定の記憶セル（タイプ
１１セル及びタイプ１２セルのいずれでもよい）
を選択する様にワード・セレクタ信号W_i及びビ
ツト・セレクト信号B_iが高レベルになる。RL＝
０、＝０、VHI＝１であるから、センス回
路４はアドレスされた記憶セル、例えば７２で示
されている様にCELL_jの記憶内容を検出してビツ
ト線１３上にラツチする様に働く。そして、１対
のビツト線１３における相補的な電圧はB_iによつ
て選択されるFET３２１，３２２（あるいは３
２３，３２４等）を介してデータ線Ｄ，へ伝え
られ、更にそこから通常のインターフエイス回路
（図示せず）へ伝えられる。７３においてCS＝１
になるとき読出しサイクル７が終了する。

書込みサイクル８においては、同様に任意の記
憶セル（タイプ１１セル及びタイプ１２セルのい
ずれでもよい）に対して外部から任意のデータを
書込むことができる。８１においてCS＝１にな
ることに応じてRL，W_i，，B_iは読出しサイ
クル７と同様な変化を示す。しかしながら外部か
ら与えられるデータ入力が例えば８２のところで
Ｄ＝０（従つて＝１）で示されているものであ
る場合、選択された記憶セルがCELL_jであれば、
それは８３において低レベルに変えられる。書込
みサイクル８は８４はおいてCS＝０になるとき
終了する。この際、読出しサイクル７と同様な信
号変化が起こる。

その後、任意の順序で読出しサイクル及び書込
みサイクルを実行することができる。この場合、
W_iの電圧としてタイプ１１セルのFET１１１及
びタイプ１２セルのFET１２１の両方をオンに
するのに十分なVDD＋VTが用いられるので、潜
在的に読出し専用データ・パターンを示す記憶セ
ルの固有の構造上の差異によつて可変データが影
響を受けることはない。読出し専用データは、い
つでもプリセツト・サイクル５及び修正サイクル
６によつて再び記憶アレイ１にロードすることが
できる。リフレツシユ回路３４は通常の態様で適
宜記憶アレイ１をアドレスして読出しサイクル７
を行うことによつて、必要なリフレツシユ動作を
行うことができる。

本発明の教義の範囲内で種々の変更が可能であ
る。例えば、１列ずつ記憶セルのプリセツトを行
う代りに、全ての記憶セルについて同時にプリセ
ツトを行うことも考えられる。但し、その場合に
は一層高いピーク電力が必要となるので、好適な
実施例としては示さなかつたのである。修正動作
についても同様なことが当てはまる。プリセツト
動作及び修正動作のシーケンスのために時間を必
要とすることは、ほとんど問題にならない。それ
は、読出し専用データのローデイングが必要とさ
れるのは通常データ・プロセツサ又はコントロー
ラのパワーアツプ又はコールド・スタート動作中
であるということによる。プリセツト動作は書込
みサイクルのシーケンスにおいて２進１を入力デ
ータとして用いて実行してもよい。タイプ１２セ
ルの構造において、領域１２３９をドレイン１２
３３の近くだけに形成する代りにチヤネル１２３
１の長手方向全体にわたつて形成することも考え
られる。但し、その場合には、ワード・セレクト
信号W_iに関連したVTをVT１からVT２に高め
ることが必要である。その外にも種々の変更が考
えられる筈である。

【図面の簡単な説明】

第１図は本発明による記憶装置を示す図、第２
図は第１図の記憶装置の記憶セルにおいて用いら
れる第２の型のFETの構造を示す図、第３図は
ワード・デコーダの詳細を示す図、第４図は第１
図の記憶装置の動作に関するタイミング図であ
る。 １……記憶アレイ、２……タイミング信号発生
器、４……センス回路、１１及び１２……記憶セ
ル、３２……ビツト・デコーダ、３３……ワー
ド・デコーダ、１１１及び１２１……キヤパシ
タ、１１３及び１２３……FET。

Claims (1)

1. 【特許請求の範囲】 １ (a) 第１のしきい値をもつ第１の電界効果ト
   ランジスタと、 (b) 上記第１のしきい値より高い第２のしきい値
   をもつ第２の電界効果トランジスタと、 (c) 上記第１及び第２の電界効果トランジスタの
   それぞれに個別に接続された記憶素子と、 (d) 上記第１及び第２の電界効果トランジスタに
   接続された各記憶素子に電荷を蓄えることを可
   能ならしめるように上記第１及び第２の電界効
   果トランジスタのゲートに、上記第１及び第２
   の電界効果トランジスタをともに導通させるに
   十分な電圧を加えるための手段と、 (e) 上記第１の電界効果トランジスタに接続され
   た記憶素子のみの電荷を放電することを可能な
   らしめるように上記第１及び第２の電界効果ト
   ランジスタのゲートに、上記第１の電界効果ト
   ランジスタは導通させるが上記第２の電界効果
   トランジスタは導通させないような電圧を加え
   るための手段と、 (f) 上記各記憶素子に蓄えられている電荷をデー
   タとして読み出すための手段、 とを具備する記憶装置。