JPS6315592B2 - - Google Patents
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- JPS6315592B2 JPS6315592B2 JP6858680A JP6858680A JPS6315592B2 JP S6315592 B2 JPS6315592 B2 JP S6315592B2 JP 6858680 A JP6858680 A JP 6858680A JP 6858680 A JP6858680 A JP 6858680A JP S6315592 B2 JPS6315592 B2 JP S6315592B2
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- display
- digit
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- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Description
【発明の詳細な説明】
本発明は、螢光表示管等を用いた表示装置の表
示制御回路に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a display control circuit for a display device using a fluorescent display tube or the like.
ドツト表示螢光表示管を用いたｎ桁の表示装置
は、ｎ桁の表示メモリを有し、各表示桁を順次走
査して表示せしめるので、デイジツト表示メモリ
は１桁（１文字）分が用意されている。ドツト表
示方式として縦ドツト、横５ドツトの場合、前記
デイジツト表示メモリは７×３＝35ドツトの容量
となる。このデイジツト表示メモリから５ドツト
単位で表示信号を読出すとき、そのアドレスを選
択するための７進のカウンタを使用する。同様に
前記表示メモリ（ｎ桁分）からデイジツト表示信
号を読出して、前記デイジツト表示メモリへ１桁
分、書込む場合、５ドツト単位で読出すが、この
場合にも表示桁を選択するためのカウンタの他
に、出力選択用のカウンタ（７進）を使用してい
る。一般に、ｎ桁の表示管を走査して選択表示を
行うとき、桁切替えのための時間を必要とし、こ
の切替時間中は表示を生ぜしめないようにブラン
クとする。このため通常の装置は、このブランク
時間を定めるブランクタイマを内蔵している。こ
のブランクタイマはカウンタで構成されているの
で、このカウンタを、前述の２個の７進カウンタ
の動作を兼ねさせれば、７進カウンタを２個省略
でき、回路を簡略化することができる。 An n-digit display device using a dot display fluorescent display tube has n-digit display memory, and since each display digit is sequentially scanned and displayed, the digit display memory is prepared for one digit (one character). has been done. When the dot display method is vertical dots and 5 horizontal dots, the capacity of the digit display memory is 7×3=35 dots. When reading display signals from this digit display memory in units of 5 dots, a 7-ary counter is used to select the address. Similarly, when reading a digit display signal from the display memory (n digits) and writing one digit into the digit display memory, the signal is read in units of 5 dots. In addition to the counter, a counter (septinal) for output selection is used. Generally, when a display tube of n digits is scanned to display a selection, time is required for switching the digits, and the display is blanked so that no display occurs during this switching time. For this reason, normal devices have a built-in blank timer that determines this blank time. Since this blank timer is constituted by a counter, if this counter is made to also function as the two hexadecimal counters described above, two hexadecimal counters can be omitted and the circuit can be simplified.
本発明は、上記の改良を達成するためになされ
たもので、ドツト表示信号読出用のカウンタを除
去しうる表示制御回路の提供を目的としている。 The present invention has been made to achieve the above-mentioned improvements, and an object of the present invention is to provide a display control circuit that can eliminate the counter for reading dot display signals.
本発明は、螢光表示管等を用いた複数桁の表示
部と、表示部へ表示デイジツト信号を供給する第
１の表示メモリ（１桁分）と、表示部に表示され
る複数桁分の表示デイジツト信号が格納される第
２の表示メモリと、前記第２の表示メモリから第
１の表示メモリへ表示デイジツト信号を読出して
移動せしめる第１の選択カウンタと、前記第１の
表示メモリから表示部へ表示デイジツト信号を読
出して供給せしめる第２の選択カウンタと、表示
デイジツト信号を発生する文字発生器と、表示部
の表示時間を規定する表示カウンタと、表示部の
桁表示切替時に無表示とせしめる時間を規定する
ブランクカウンタとを備えた表示装置において、
前記ブランクカウンタのカウンタ機能をもつて、
前記第１及び第２の選択カウンタの機能を代行せ
しめることを特徴とする表示制御回路である。ま
た第２の特徴としては、前記文字発生器にレジス
タを用いたことである。 The present invention includes a multi-digit display section using a fluorescent display tube or the like, a first display memory (for one digit) that supplies a display digit signal to the display section, and a display section for displaying a plurality of digits displayed on the display section. a second display memory in which a display digit signal is stored; a first selection counter for reading and moving the display digit signal from the second display memory to the first display memory; a second selection counter for reading and supplying a display digit signal to the display section; a character generator for generating the display digit signal; a display counter for determining the display time of the display section; In a display device equipped with a blank counter for specifying a period of time,
With the counter function of the blank counter,
The display control circuit is characterized in that it performs the functions of the first and second selection counters. A second feature is that a register is used for the character generator.
本発明は、上述のようにブランクカウンタの機
能をもつて、２つの選択カウンタの機能をも兼ね
させることにより、回路を簡略化できる許りでな
く、ブランク時間中に表示デイジツト信号の転送
を行うことができるので、限られた繰返し表示時
間を有効に利用できる。また文字発生器をレジス
タ群で構成せしめることにより、文字、記号等の
変更に容易に対応できる利点を有する。 The present invention not only simplifies the circuit by having the blank counter function as described above and also the function of two selection counters, but also transfers the display digit signal during the blank time. Therefore, the limited repeated display time can be used effectively. Furthermore, by configuring the character generator with a group of registers, there is an advantage that changes in characters, symbols, etc. can be easily handled.
以下、本発明を図によつて説明する。第１図は
本発明の一実施例を説明するブロツク図、また第
２図は信号波形図であり、図中に用いた符号は次
の通りである。１は表示デイジツトメモリ、２，
１５，１８は選択回路、３，４は駆動回路、５，
６，７，８，１３，１４，１９，２０，２１，２
２，２３，２４，２５はAND回路、９は表示部、
１０，１１，１２は螢光表示管、（35ドツト表
示）、１６，３２，３３は選択カウンタ、１７は
表示メモリ、２６はOR回路、２７，２８はゲー
ト回路、２９はブランクカウンタ、３０は表示カ
ウンタ、３１は文字発生器、Ｂ，Ｄ，Ｓは出力信
号、Ｐ，P1，P2は表示パルス、Ｑはパルス信号、
ａ，ｂ，ｃ，ｄ，ｅ，ｆ，ｈは出力線である。第
１図における表示部９及び表示メモリ１７は８桁
分の容量であり、また表示デイジツトメモリ１は
１桁分の容量とし、また表示メモリ１７に文字発
生器３１′から発生された表示デイジツト信号が
格納されている。表示メモリ１７における各桁(1)
〜(8)には表示デイジツト信号が５×７＝35格納さ
れ、これを読出すときは５デイジツト単位で７回
に分けて読出す。第１図において、まず選択回路
１５の出力線ａが選択されているとき、螢光表示
管１０（第１桁）に表示が現われるわけである
が、出力線ａ（信号レベル１）はAND回路２３を
開とする。このため表示メモリ１７の(1)内の表示
デイジツト信号が読出される。選択回路１８はｅ
からｆまで７本の出力線を有し、この出力線（ｅ
〜ｆ）によりAND回路１９から２０までが順次
選択されるので、表示メモリ１７の１桁目(1)の表
示デイジツト信号は５デイジツト単位で読出さ
れ、AND回路２３，OR回路２６を経て、表示デ
イジツトメモリ１に書込まれる。選択回路２はｃ
からｄまでの７本の出力線を有し、この出力線
（ｃ〜ｄ）が順次選択されることにより、表示デ
イジツトメモリ１内の表示デイジツト信号は５デ
イジツト単位で、駆動回路３及び４を経て螢光表
示管１０に供給され、第１桁目に表示が現われる
ことになる。以上が表示機能の概要であるが、第
１図における選択回路２及び１８を駆動せしめる
カウンタとしては、従来は破線で図示した選択カ
ウンタ３２及び３３（各７進）を使用していた。
本発明は、この機能をブランクカウンタ２９によ
つて代行せしめ、選択信号をこのブランクカウン
タ２９より供給するようにしたものである。次に
表示桁の切替機能を第１図及び第２図によつて説
明する。第１図において、第２図イに示す表示パ
ルスP1がゲート回路２８を開とすれば、パルス
信号Ｑは表示カウンタ３０を駆動し始める。この
表示カウンタの稼動時間内は螢光表示管を点灯せ
しめる。表示カウンタ３０がカウントアウトする
と出力信号Ｄを発し、この信号Ｄはゲート回路２
８を閉とすると共にゲート回路２７を開とする。
このためブランクカウンタ２９が、パルス信号Ｑ
が第２図ホに示すように駆動される。ブランクカ
ウンタ２９が稼動時間内は表示を消滅せしめるの
に使用する。一方、前記出力信号Ｄは選択カウン
タ１６を駆動し、選択回路１５の出力線ｂを選択
せしめる。従つて今後は螢光表示管１１が選択表
示され桁切替えが行なわれたことになる。前述の
ブランクカウンタ２９がカウントアウトすると出
力信号Ｂを発し、この信号Ｂはゲート回路２７を
閉とする。次に再び第２図イに示す表示パルス
P2が到来すると、上述の切替動作が繰返される
わけである。 Hereinafter, the present invention will be explained with reference to the drawings. FIG. 1 is a block diagram illustrating an embodiment of the present invention, and FIG. 2 is a signal waveform diagram, and the symbols used in the figures are as follows. 1 is a display digit memory, 2,
15, 18 are selection circuits, 3, 4 are drive circuits, 5,
6, 7, 8, 13, 14, 19, 20, 21, 2
2, 23, 24, 25 are AND circuits, 9 is a display section,
10, 11, 12 are fluorescent display tubes (35 dot display), 16, 32, 33 are selection counters, 17 is a display memory, 26 is an OR circuit, 27, 28 are gate circuits, 29 is a blank counter, 30 is a Display counter, 31 is a character generator, B, D, S are output signals, P, P 1 , P 2 are display pulses, Q is a pulse signal,
a, b, c, d, e, f, h are output lines. The display section 9 and display memory 17 in FIG. 1 have a capacity for eight digits, the display digit memory 1 has a capacity for one digit, and the display memory 17 has a capacity for display digits generated from a character generator 31'. signals are stored. Each digit (1) in display memory 17
5.times.7=35 display digit signals are stored in .about.(8), and when they are read out, they are read out seven times in units of 5 digits. In FIG. 1, when the output line a of the selection circuit 15 is selected, a display appears on the fluorescent display tube 10 (first digit), but the output line a (signal level 1) is connected to the AND circuit. Let's open 23. Therefore, the display digit signal in (1) of the display memory 17 is read out. The selection circuit 18
It has seven output lines from to f, and this output line (e
Since the AND circuits 19 to 20 are sequentially selected by ~f), the display digit signal of the first digit (1) of the display memory 17 is read out in units of 5 digits, passes through the AND circuit 23 and the OR circuit 26, and is then read out for display. written to digit memory 1. The selection circuit 2 is c
It has seven output lines from to d, and by sequentially selecting these output lines (c to d), the display digit signal in the display digit memory 1 is transmitted to the drive circuits 3 and 4 in units of 5 digits. The signal is then supplied to the fluorescent display tube 10, and a display appears at the first digit. The above is an overview of the display function. Conventionally, the selection counters 32 and 33 (septinal) shown by broken lines have been used as the counters for driving the selection circuits 2 and 18 in FIG.
In the present invention, this function is performed by the blank counter 29, and the selection signal is supplied from the blank counter 29. Next, the display digit switching function will be explained with reference to FIGS. 1 and 2. In FIG. 1, when the display pulse P 1 shown in FIG. 2A opens the gate circuit 28, the pulse signal Q begins to drive the display counter 30. During the operating time of this display counter, the fluorescent display tube is lit. When the display counter 30 counts out, it emits an output signal D, and this signal D is sent to the gate circuit 2.
8 is closed and the gate circuit 27 is opened.
Therefore, the blank counter 29 outputs the pulse signal Q
is driven as shown in FIG. A blank counter 29 is used to erase the display during the operating time. On the other hand, the output signal D drives the selection counter 16 to select the output line b of the selection circuit 15. Therefore, from now on, the fluorescent display tube 11 will be selectively displayed and the digits will be switched. When the aforementioned blank counter 29 counts out, it emits an output signal B, and this signal B closes the gate circuit 27. Next, the display pulse shown in Figure 2 A again
When P 2 arrives, the above switching operation is repeated.
さて、上記ブランクカウンタ２９を７進のカウ
ンタとし、その出力信号Ｓ（第２図ヘに示す）を
選択回路２及び１８へ供給すれば、破線で図示し
た選択カウンタ３２及び３３を省略することがで
きる。また、文字発生器３１をレジスタ群で構成
すれば、文字種を容易に変更できる利点を生ず
る。第１図に示す回路は何れも公知の電子回路で
あるので、詳細な説明は省略する。 Now, if the blank counter 29 is a septal counter and its output signal S (shown in FIG. 2) is supplied to the selection circuits 2 and 18, the selection counters 32 and 33 shown in broken lines can be omitted. can. Further, if the character generator 31 is constructed from a register group, there is an advantage that the character type can be easily changed. Since the circuits shown in FIG. 1 are all known electronic circuits, detailed explanations will be omitted.
第１図は本発明の一実施例を説明するブロツク
図、第２図は本発明の一実施例における信号波形
図であり、図中に用いた符号は次の通りである。
１……表示デイジツトメモリ、２，５，１８…
…選択回路、３，４……駆動回路、５，６，７，
８，１３，１４，１９，２０，２１，２２，２
３，２４，２５……AND回路、９……表示部、
１０，１１，１２……螢光表示管、１６，３２，
３３……選択カウンタ、１７……表示メモリ、２
６……OR回路、２７，２８……ゲート回路、２
９……ブランクカウンタ、３０……表示カウン
タ、３１……文字発生器、Ｂ，Ｄ，Ｓ……出力信
号、Ｐ，P1，P2……表示パルス、Ｑ……パルス
信号、ａ，ｂ，ｃ，ｄ，ｅ，ｆ，ｈ……出力線。
FIG. 1 is a block diagram for explaining one embodiment of the present invention, and FIG. 2 is a signal waveform diagram in one embodiment of the present invention. Reference symbols used in the figures are as follows. 1... Display digit memory, 2, 5, 18...
...Selection circuit, 3, 4...Drive circuit, 5, 6, 7,
8, 13, 14, 19, 20, 21, 22, 2
3, 24, 25...AND circuit, 9...display section,
10, 11, 12... Fluorescent display tube, 16, 32,
33...Selection counter, 17...Display memory, 2
6...OR circuit, 27, 28...gate circuit, 2
9...Blank counter, 30...Display counter, 31...Character generator, B, D, S...Output signal, P, P1 , P2 ...Display pulse, Q...Pulse signal, a, b , c, d, e, f, h...output lines.
Claims (1)
と、前記表示部へ１桁分の表示デイジツト信号を
供給する第１の表示メモリと、前記複数桁分の表
示デイジツト信号が各々桁対応に格納される第２
の表示メモリと、該第２の表示メモリに転送され
る表示デイジツト信号の表示桁データを、該第１
の表示メモリに供給する桁カウンタと、無表示期
間を作成するとともに、該第１の表示メモリに、
転送される表示デイジツト信号を格納すべきアド
レス信号を供給し、且つ、第２の表示メモリに該
桁カウンタの示す桁アドレスの内転送すべき表示
デイジツト信号の格納アドレスを供給するブラン
クカウンタを設けたことを特長とする螢光表示管
表示制御回路。1. A multi-digit display section using a digit display tube, a first display memory that supplies a display digit signal for one digit to the display section, and a display digit signal for the plurality of digits stored in correspondence with each digit. The second
display memory and the display digit data of the display digit signal transferred to the second display memory.
A digit counter to be supplied to the display memory and a non-display period are created, and the first display memory is
A blank counter is provided for supplying an address signal for storing the display digit signal to be transferred and for supplying a storage address for the display digit signal to be transferred among the digit addresses indicated by the digit counter to the second display memory. A fluorescent display tube display control circuit characterized by:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6858680A JPS56164392A (en) | 1980-05-23 | 1980-05-23 | Display controlling circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6858680A JPS56164392A (en) | 1980-05-23 | 1980-05-23 | Display controlling circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56164392A JPS56164392A (en) | 1981-12-17 |
| JPS6315592B2 true JPS6315592B2 (en) | 1988-04-05 |
Family
ID=13378039
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6858680A Granted JPS56164392A (en) | 1980-05-23 | 1980-05-23 | Display controlling circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56164392A (en) |
-
1980
- 1980-05-23 JP JP6858680A patent/JPS56164392A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56164392A (en) | 1981-12-17 |
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