JPS6316749B2

JPS6316749B2 -

Info

Publication number: JPS6316749B2
Application number: JP57089890A
Authority: JP
Inventors: Masanori Kinugasa; Akihiro Sueda
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1982-05-28
Filing date: 1982-05-28
Publication date: 1988-04-11
Also published as: JPS58207076A

Description

[Detailed description of the invention]

〔発明の技術分野〕本発明は面積を縮小化することができるキヤラ
クタジエネレータに関する。〔発明の技術的背景〕一般に第１図に示すごときページデコーダ１、
文字発生ROM（Read Only Memory）２、アド
レスデコーダ３を組み合わせたキヤラクタジエネ
レータは周知である。かかるキヤラクタジエネレータは、特開昭51−
31180号公報、特開昭51−96245号公報、特公昭56
−47572号公報等に記載される回路技術、デバイ
ス技術をCMOSダイナミツク構造に置き換え、
キヤラクタジエネレータに応用したものである。ところで、これらキヤラクタジエネレータは、
Ａ、Ｂ、Ｃ、Ｄ…Ｘ、Ｙ、Ｚ等、26文字からなる
英文字を第２図、第３図のごとき構造を利用した
マスクROM（ここでは文字発生ROMと称してい
る。）に書き込んでおき、必要に応じて必要な文
字をアドレス信号、ページ信号を使つて呼びだ
し、例えば第４図のごときＩという文字を連続プ
リントするものである。この文字は例えば第４図
に示すごとき７行５列からなるドツトの集まりで
あり、マスクROMでは、この仕様に応じて、第
１図に示すごとき行ブロツク（この図において
１，２，３は１つの行を構成するブロツクであ
る。）を７個を用意している。また、列線ｌを５
本用意している。また、これらキヤラクタジエネ
レータにあつては、プリントアウトの形態を読み
易くするために、文字と文字との間は、第４図に
示すようにブランクａを設けて出力している。そ
れがため、ジエネレータには、ブランクを形成す
るがための列２′を第１図に示すように、ページ
デコーダ１、文字発生ROM２に渡つて形成して
いる。以下それらをあきコード対策回路と命名す
る。〔背景技術の問題点〕しかしながら、これら第１図に示すキヤラクタ
ジエネレータにあつては、文字発生ROM２の他
にあきコード対策回路２を設けなければならず、
あきコード対策回路２′分の面積が増大するとい
う欠点を有する。すなわち、第１図に示されるキヤラクタジエネ
レータにあつて、出力端子８にデータを出力する
場合、まず、プリチヤージIGFETQ₁，Q₄₂〜Q₄₇
を開いて出力端子８、ノード群１１をプリチヤー
ジする。次にデコーダ、ROM１，２，３を成立
させるが、その時、出力端子８のレベルがプリチ
ヤージされている時は“意味あり”とし、デスチ
ヤージされている時は、“意味なし”としている。
しかしながら、ここで第４図のような間隔ａを設
けるためのブランク信号を出力する場合、あきコ
ード対策回路２′がないとデコーダ１，３にブラ
ンクをとるためのアドレス信号、ページ信号が入
力されても、出力端子３にはプリチヤージレベル
をブランクレベル（デスチヤージレベル）にする
回路がないためそのままプリチヤージレベルが出
力される。したがつて、この場合、それらプリチ
ヤージレベルは“意味あり”信号となり、第５図
に示すようにブランク部分ａに印字を行つてしま
いプリントアウトの形態を読みにくくする。よつ
て、これらキヤラクタジエネレータにあつてはブ
ランクを設ける場合、ブランクごとにデスチヤー
ジレベルを出力する回路（あきコード対策回路）
２′を設けなければならず、その分だけ面積が増
大するという欠点を呈する。しかも、このあきコ
ード対策回路２′はROM容量を変更する際、一
緒に変更しなければならず、設計時間が増大す
る。〔発明の目的〕本発明は上記欠点に鑑みて考え出された回路に
関するものであり、第１の目的とするところは面
積を小さくすることができるキヤラクタジエネレ
ータを提供することである。また、本発明第２の目的とするところはあきコ
ード対策回路を除去することができるキヤラクタ
ジエネレータを提供することである。また、本発明第３の目的とするところは、設計
変更に伴なう設計時間を短縮することができるキ
ヤラクタジエネレータを提供することである。〔発明の概要〕本発明の特徴とするところは、文字発生
ROM、ページデコーダ、アドレスデコーダを有
すCMOSダイナミツクタイプのキヤラクタジエ
ネレータにおいて、上記文字発生ROM部の列線
数の数を仕様に従う数そのものとし、また、その
プログラム構造をあきコード対策回路を付加した
場合のプログラム構造に対して補元となるプログ
ラム構造としたことである。この場合、ページデ
コーダ、アドレスデコーダ、文字発生ROMが成
立した時のジエネレータ出力は、デイスチヤージ
レベルを“意味あり”とし、あきコードが選択さ
れた時のプリチヤージレベルを“意味なし”とす
る。また、ページデコーダ、アドレスデコーダ、
文字発生ROMが成立した時のプリチヤージレベ
ルを“意味なし”とする。が、このようにすれ
ば、特にあきコード対策回路を増設する必要がな
いので、キヤラクタジエネレータを小面積にて形
成することができる。では、本発明の目的、構成をよりよく理解する
ため、本発明の一実施例を第６図、第７図、第８
図、第９図を用いて詳細に説明する。〔発明の実施例〕第６図によれば本発明に対する第１の実施例が
示される。この図は本発明ポイントの理解をはや
めるよう故意に第１図に対象させて描いている。
そして同一部分には同一符号を符している。図に示されるキヤラクタジエネレータは、第
１、第２、第３、第４の電源端子４，５，６，７
を有する。そして、それぞれ第１、第３の電源端
子４，６には基準（グランド）電圧Vssが印加さ
れ、第２、第４の電源端子２，６には３ボルト電
圧V_DDが供給されている。（この電圧は任意でよ
い。）また、この回路は、１行３列分のキヤラク
タジエネレータであるため、１つの出力端子８し
か有さない。また、列線ｌは、３列用意されてい
る。そして列線の一端９′は、共通接続されて出
力端子８に接続されている。また、上記第１の電
源端子４と、出力端子８との間にはＮチヤンネル
形でなる第１のプリチヤージIGFETQ₁が接続さ
れている。また上記列線ｌに対し、クロスする方
向に複数の電極配線｜p₁〜｜p₃を這わせ、Ｎチヤ
ンネル形でなるページデコーダ１を形成する。ま
た、上記出力端子８に対し、ページデコーダ１を
介した場所の列線群９を使用して、ページデコー
ダ１と同様の構造による文字発生ROM２を構成
する。この文字発生ROM２において電極配線Ｇ
が列線９に対しクロスする構造は従来とまつたく
同じである。しかしながら、それら文字発生
ROM２は、これら回路を構成する半導体基体に
おいてバルクの構造が異なる。すなわち、第１図
において文字発生プログラムのプログラム形態は
表１に示す通りである。が、本発明においては表
２に示すように補元（反転）の関係をとる。 [Technical Field of the Invention] The present invention relates to a character generator whose area can be reduced. [Technical Background of the Invention] Generally, a page decoder 1 as shown in FIG.
A character generator that combines a character generation ROM (Read Only Memory) 2 and an address decoder 3 is well known. Such a character generator is disclosed in Japanese Unexamined Patent Application Publication No. 1973-
Publication No. 31180, Japanese Unexamined Patent Publication No. 1983-96245, Special Publication No. 1983
-Replace the circuit technology and device technology described in Publication No. 47572 etc. with a CMOS dynamic structure,
This is applied to a character generator. By the way, these character generators are
A, B, C, D...X, Y, Z, etc., consisting of 26 alphabetic characters, are written in a mask ROM (referred to as a character generation ROM here) using the structure shown in Figures 2 and 3. It is written in advance, and the necessary characters are called out using an address signal and a page signal as needed, and the character I, for example, as shown in FIG. 4, is printed continuously. This character is, for example, a collection of dots arranged in 7 rows and 5 columns as shown in Fig. 4, and in accordance with this specification, the mask ROM has a block of rows as shown in Fig. 1 (1, 2, and 3 in this figure are There are seven blocks (blocks that make up one row). Also, set the column line l to 5
I have books ready. In addition, in these character generators, in order to make the printout format easier to read, blanks a are provided between characters as shown in FIG. 4. Therefore, in the generator, a column 2' for forming a blank is formed across the page decoder 1 and the character generation ROM 2, as shown in FIG. Hereinafter, they will be named as open code countermeasure circuits. [Problems with the Background Art] However, in the character generator shown in FIG.
This has the disadvantage that the area for the empty code countermeasure circuit 2' increases. That is _, when outputting data to the output terminal ₈ in the character generator shown in FIG _.
is opened to precharge the output terminal 8 and node group 11. Next, the decoders and ROMs 1, 2, and 3 are established, and at that time, when the level of the output terminal 8 is precharged, it is considered "meaningful", and when it is decharged, it is "meaningless".
However, when outputting a blank signal to provide the interval a as shown in FIG. 4, if there is no empty code countermeasure circuit 2', the address signal and page signal for blanking will be input to the decoders 1 and 3. However, since the output terminal 3 does not have a circuit for turning the precharge level into a blank level (de-charge level), the precharge level is output as is. Therefore, in this case, these precharge levels become "meaningful" signals, and as shown in FIG. 5, printing is performed on the blank portion a, making the form of the printout difficult to read. Therefore, when providing blanks for these character generators, a circuit that outputs the descharge level for each blank (open code countermeasure circuit) is required.
2' must be provided, which presents a disadvantage in that the area increases accordingly. Moreover, when the ROM capacity is changed, this blank code countermeasure circuit 2' must be changed at the same time, which increases the design time. [Object of the Invention] The present invention relates to a circuit devised in view of the above drawbacks, and a first object thereof is to provide a character generator whose area can be reduced. A second object of the present invention is to provide a character generator that can eliminate the dead code countermeasure circuit. A third object of the present invention is to provide a character generator that can shorten the design time associated with design changes. [Summary of the invention] The present invention is characterized by character generation.
In a CMOS dynamic type character generator that has a ROM, a page decoder, and an address decoder, the number of column lines in the character generation ROM section is the same as the number according to the specifications, and the program structure is open and a code countermeasure circuit is installed. The purpose is to create a program structure that is a complement to the program structure when it is added. In this case, the discharge level of the generator output when the page decoder, address decoder, and character generation ROM are established is "meaningful", and the precharge level when the free code is selected is "meaningless". do. Also, page decoder, address decoder,
The precharge level when the character generation ROM is established is set to "no meaning". However, in this case, there is no need to particularly add a circuit for countermeasures against open cords, so that the character generator can be formed in a small area. Now, in order to better understand the purpose and structure of the present invention, one embodiment of the present invention is shown in FIGS. 6, 7, and 8.
This will be explained in detail using FIGS. [Embodiment of the Invention] Referring to FIG. 6, a first embodiment of the present invention is shown. This figure is intentionally drawn in relation to FIG. 1 in order to make it difficult to understand the main points of the present invention.
Identical parts are designated by the same reference numerals. The character generator shown in the figure has first, second, third and fourth power terminals 4, 5, 6, 7.
has. A reference (ground) voltage Vss is applied to the first and third power supply terminals 4 and 6, respectively, and a 3-volt voltage _VDD is supplied to the second and fourth power supply terminals 2 and 6, respectively. (This voltage may be arbitrary.) Furthermore, since this circuit is a character generator for one row and three columns, it has only one output terminal 8. Further, three rows of column lines l are prepared. One end 9' of the column line is commonly connected to the output terminal 8. Further, a first precharge IGFET _{Q 1} of N-channel type is connected between the first power supply terminal 4 and the output terminal 8. Furthermore, a plurality of electrode wirings |p ₁ to |p ₃ are laid out in a direction crossing the column line 1, thereby forming a page decoder 1 having an N-channel type. Further, a character generation ROM 2 having a structure similar to that of the page decoder 1 is constructed by using the column line group 9 at a location via the page decoder 1 with respect to the output terminal 8. In this character generation ROM2, the electrode wiring G
The structure in which the line 9 crosses the column line 9 is exactly the same as the conventional one. However, those characters occur
The ROM 2 has a different bulk structure in the semiconductor substrate that constitutes these circuits. That is, the program form of the character generation program in FIG. 1 is as shown in Table 1. However, in the present invention, a complementary (inversion) relationship is taken as shown in Table 2.

〔Effect of the invention〕

通常、ドツト形式の印字方式においては、１つ
１つのキヤラクタ（文字）の間には、ブランクが
必要である。そのため、縦×横＝７×５のドツト
マトリクスにおいては、第１０図に示すように、
l₁〜l₅に付加して更にl₆，l₇を設け、そのラインを
すべてブランクにする必要があつた。上記l₆，l₇
をあきコード対策回路と称しているが、このよう
な手法を用いると、あきコード対策回路分の面積
がかさみ、チツプ面積が大きくなつてしまうとい
う欠点があつた。そこで、本発明にあつては、文字発生ROMの
構造を、通常からあるあきコード対策回路付き文
字発生ROMが有するプログラム形態に対し、補
元（反転）の形態となるように構成した。そうす
ることにより、（）印字したくない箇所が選択
されたときROMの出力をプリチヤージレベルと
することができ、（）印字したい箇所が選択さ
れたときはデスチヤージレベルとすることがで
き、また（）あきコードが選択された時はプリ
チヤージレベルとすることができ、（）と（）
を同じプリチヤージレベル（意味きし）とするこ
とができる。したがつてあきコード文字対策回路
なしにしてブランク信号を形成することができ
る。よつて、本発明によれば、面積を縮小したキヤ
ラクタジエネレータを提供することができる。 Normally, in the dot printing method, a blank is required between each character. Therefore, in a dot matrix of length x width = 7 x 5, as shown in Figure 10,
In addition to l ₁ to _{l 5} , it was necessary to provide l ₆ and l ₇ , and to make all of these lines blank. Above l ₆ , l ₇
Although this method is called a blank code countermeasure circuit, it has the disadvantage that the area for the blank code countermeasure circuit increases and the chip area becomes large. Therefore, in the present invention, the structure of the character generation ROM is configured to be a complement (inversion) of the program format of the conventional character generation ROM with a blank code countermeasure circuit. By doing so, () the output of the ROM can be set to the pre-charge level when the part you do not want to print is selected, and () the output of the ROM can be set to the de-charge level when the part you want to print is selected. can be used, and when the () open code is selected, it can be a pre-charge level, and () and ()
can have the same precharge level (meaning). Therefore, a blank signal can be generated without a circuit for dealing with empty code characters. Therefore, according to the present invention, it is possible to provide a character generator with a reduced area.

[Brief explanation of the drawing]

第１図は従来からあるキヤラクタジエネレータ
を示す図、第２図、第３図は第１図を構成するト
ランジスタの１部断面図、第４図、第５図はプリ
ントアウトの態様図、第６図は本発明に対する第
１の実施例を示す図、第７図、第８図、第９図は
第６図の要部説明図、第１０図は本発明に対する
第２の実施例を示す図、第１１図、第１２図は第
１０図にプログラムしたキヤラクターの態様図、
第１３図、第１４図は、第１０図に示した回路の
動作説明に使用するタイミングチヤートである。１……ページデコーダ、２……文字発生
ROM、２′……あきコード対策回路、３……ア
ドレスデコーダ、４……第１の電源端子、５……
第２の電源端子、６……第３の電源端子、７……
第４の電源端子、Q₁……第１のプリチヤージ
IGFET、Q₃₈〜Q₄₁……第１のデスチヤージ
IGFET、Q₄₂〜Q₄₇……第２のプリチヤージ
IGFET、Q₆₆〜Q₇₁……第２のデスチヤージ
IGFET。 FIG. 1 is a diagram showing a conventional character generator, FIGS. 2 and 3 are partial sectional views of the transistors configuring FIG. 1, and FIGS. 4 and 5 are printout diagrams. FIG. 6 is a diagram showing a first embodiment of the present invention, FIGS. 7, 8, and 9 are explanatory diagrams of main parts of FIG. 6, and FIG. 10 is a diagram showing a second embodiment of the present invention. The diagrams shown in FIG. 11 and FIG. 12 are diagrams of the character programmed in FIG. 10,
13 and 14 are timing charts used to explain the operation of the circuit shown in FIG. 10. 1...Page decoder, 2...Character generation
ROM, 2'... Open code countermeasure circuit, 3... Address decoder, 4... First power supply terminal, 5...
Second power terminal, 6...Third power terminal, 7...
4th power supply terminal, Q ₁ ... 1st precharge
IGFET, Q ₃₈ ~ Q ₄₁ ... 1st descharge
IGFET, Q ₄₂ ~ Q ₄₇ ...Second precharge
IGFET, Q ₆₆ ~ Q ₇₁ ...Second descharge
IGFET.

Claims

[Scope of Claims] 1. A character generator that converts a predetermined character signal into m-row, n-column drive signals and outputs them, and is characterized by having the following configuration. (i) It has first, second, third, and fourth power supply terminals. (ii) It has m output terminals. (iii) Prepare m sets of n column line groups corresponding to the number of columns, and connect one end of the column line groups in common to the output terminal. (iv) A first pre-charge IGFET of a first conductive type is connected between the first power supply terminal and the output terminal. (v) A page decoder configured with IGFETs of the second conductive type is constructed by extending a plurality of electrode wirings in a direction crossing the column line group. (vi) Furthermore, a character generation ROM having a structure similar to that of the page decoder is constructed using a group of column lines connected to the above output terminal via a page decoder, and this program structure is an inverted ROM structure. (vii) A first discharge IGFET of a second conductivity type is connected between the other end of the column line group via the character generation ROM and a second power supply terminal. (viii) An IGFET of the first conductivity type is connected between one end of the electrode wiring constituting the character generation ROM and the third power supply terminal to constitute a second precharge IGFET. (ix) An IGFET of a second conductivity type is connected in series between the other end of the electrode wiring constituting the character generation ROM and the fourth power supply terminal, and an address decoder and a second discharge IGFET are connected in series.
shall be. 2. The first and third claims stated in claim 1
A character generator characterized in that the power supply terminal is a ground power supply terminal, and the second and fourth power supply terminals are arbitrary voltage terminals. 3. A character generator characterized in that the IGFET of the first conductivity type described in claim 1 is an N-channel type, and the IGFET of the second conductivity type is a P-channel type.