JPS631776B2 - - Google Patents
Info
- Publication number
- JPS631776B2 JPS631776B2 JP55006355A JP635580A JPS631776B2 JP S631776 B2 JPS631776 B2 JP S631776B2 JP 55006355 A JP55006355 A JP 55006355A JP 635580 A JP635580 A JP 635580A JP S631776 B2 JPS631776 B2 JP S631776B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- nand gate
- signal
- input
- flip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
Description
【発明の詳細な説明】
本発明はＤ型フリツプフロツプ回路の改良に関
する。
する。
本発明は、Ｄ型フリツプフロツプ回路（「Ｄ−
Ｆ／Ｆ」という。）にある種の故障が生じている
場合、この故障を検知し、安全サイドのロジツク
信号を出力するようにしたものである。
Ｆ／Ｆ」という。）にある種の故障が生じている
場合、この故障を検知し、安全サイドのロジツク
信号を出力するようにしたものである。
従来のＤ−Ｆ／Ｆの一例を第１図に示す。
図において、Ｑ１，Ｑ２，Ｑ３およびＱ４はナ
ンドゲートで、ナンドゲートＱ１は、入力信号と
クロツク信号を入力に受け、ナンドゲートＱ２は
前記ナンドゲートＱ１の出力と前記のクロツク信
号を入力に受ける。
ンドゲートで、ナンドゲートＱ１は、入力信号と
クロツク信号を入力に受け、ナンドゲートＱ２は
前記ナンドゲートＱ１の出力と前記のクロツク信
号を入力に受ける。
ナンドゲートＱ３とＱ４はいわゆるタスキ掛け
に相互接続され、前記ナンドゲートＱ１，Ｑ２か
らの出力信号をそれぞれセツト入力信号、リセツ
ト入力信号として受ける非同期フリツプフロツプ
回路（以下「非同期Ｆ／Ｆ」という。）を構成す
る。Ｄ−Ｆ／Ｆの出力は、その初期値がセツト入
力端子からの初期設定信号により規定されるもの
である。
に相互接続され、前記ナンドゲートＱ１，Ｑ２か
らの出力信号をそれぞれセツト入力信号、リセツ
ト入力信号として受ける非同期フリツプフロツプ
回路（以下「非同期Ｆ／Ｆ」という。）を構成す
る。Ｄ−Ｆ／Ｆの出力は、その初期値がセツト入
力端子からの初期設定信号により規定されるもの
である。
かかるＤ−Ｆ／Ｆの動作は第２Ａ図のタイミン
グ図に示す通りで初期設定信号により、まずセツ
トされ、その後は入力信号とクロツク入力信号と
により、セツト、リセツトされて第２Ａ図に波形
“出力Ｑ４”で示す如き入力信号をシフトした出
力信号が得られる。
グ図に示す通りで初期設定信号により、まずセツ
トされ、その後は入力信号とクロツク入力信号と
により、セツト、リセツトされて第２Ａ図に波形
“出力Ｑ４”で示す如き入力信号をシフトした出
力信号が得られる。
かかるＤ−Ｆ／Ｆにおいて、ナンドゲートＱ１
の出力が断線等によりナンドゲートＱ４に印加さ
れない故障が生じたときには、このＤ−Ｆ／Ｆの
動作は第２Ｂ図に示す如くになる。
の出力が断線等によりナンドゲートＱ４に印加さ
れない故障が生じたときには、このＤ−Ｆ／Ｆの
動作は第２Ｂ図に示す如くになる。
すなわち、入力信号が“１”から“０”に変化
した後において、出力信号が“１”から“０”に
変化したままとなる。
した後において、出力信号が“１”から“０”に
変化したままとなる。
本発明は、出力信号が入力信号をシフトした信
号として得られないときは、入力信号が“０”に
変化する前の段階で確実に出力を“１”から
“０”に変化させ、その状態を保持させ、シフト
レジスタとして機能しないことを事前にチエツク
し、このＤ−Ｆ／Ｆの出力を利用する装置（図示
せず）の動作を誤まらせないようにするものであ
る。
号として得られないときは、入力信号が“０”に
変化する前の段階で確実に出力を“１”から
“０”に変化させ、その状態を保持させ、シフト
レジスタとして機能しないことを事前にチエツク
し、このＤ−Ｆ／Ｆの出力を利用する装置（図示
せず）の動作を誤まらせないようにするものであ
る。
第３図は第２図に示すＤ−Ｆ／Ｆを改良したも
のの一実施例を示し、図では、遅延回路DLがナ
ンドゲートＱ１の出力端に設けられ、この遅延回
路DLを介してナンドゲートＱ１の出力が送出さ
れるようにしたもので、その他の点は第１図に示
したものと変らない。
のの一実施例を示し、図では、遅延回路DLがナ
ンドゲートＱ１の出力端に設けられ、この遅延回
路DLを介してナンドゲートＱ１の出力が送出さ
れるようにしたもので、その他の点は第１図に示
したものと変らない。
次に第３図のＤ−Ｆ／Ｆの動作について述べ
る。遅延回路DLの必要な遅延時間TDは、ナンド
ゲートＱ２の出力端に遅延回路により得られるパ
ルス幅の短かいパルスにより非同期Ｆ／Ｆの出力
が反転するに十分なものであればよい。
る。遅延回路DLの必要な遅延時間TDは、ナンド
ゲートＱ２の出力端に遅延回路により得られるパ
ルス幅の短かいパルスにより非同期Ｆ／Ｆの出力
が反転するに十分なものであればよい。
而してその遅延回路DLを構成するものとして
はインバータを必要数直列接続し、インバータ自
身がもつ固有の遅延時間を利用してもよい。
はインバータを必要数直列接続し、インバータ自
身がもつ固有の遅延時間を利用してもよい。
かかる遅延回路DLの遅延時間をTDとすると、
第３図のＤ−Ｆ／Ｆの出力は第４Ａ図に示す波形
“入力”に対して波形“出力”の如くに得られ、
入力信号をシフトする機能は損なわれない。
第３図のＤ−Ｆ／Ｆの出力は第４Ａ図に示す波形
“入力”に対して波形“出力”の如くに得られ、
入力信号をシフトする機能は損なわれない。
しかるにここで前述した如き故障により、ナン
ドゲートＱ４にナンドゲートＱ１の出力が伝達さ
れないときの動作につき説明すると、セツト入力
からの“０”信号により“１”にされた非同期
Ｆ／Ｆの出力は、ナンドゲートＱ２からの瞬時の
“０”入力により“０”に反転される。その後は
ナンドゲートＱ１からの信号がセツト入力として
伝達されないので、この“０”出力の状態を保持
することになる。従つて第４Ｂ図に示す波形“出
力”の如き出力信号が得られ、入力信号が“１”
の状態すなわち、入力信号の印加前に強制的に
“０”にされ、シフト機能の不全が事前にチエツ
クされる。
ドゲートＱ４にナンドゲートＱ１の出力が伝達さ
れないときの動作につき説明すると、セツト入力
からの“０”信号により“１”にされた非同期
Ｆ／Ｆの出力は、ナンドゲートＱ２からの瞬時の
“０”入力により“０”に反転される。その後は
ナンドゲートＱ１からの信号がセツト入力として
伝達されないので、この“０”出力の状態を保持
することになる。従つて第４Ｂ図に示す波形“出
力”の如き出力信号が得られ、入力信号が“１”
の状態すなわち、入力信号の印加前に強制的に
“０”にされ、シフト機能の不全が事前にチエツ
クされる。
このように、セツト入力により、出力が“１”
に初期設定された後直ぐ強制的に“０”にし、そ
の状態のままに保持させることにより、Ｄ−Ｆ／
Ｆの故障を事前に知らしめ、このＤ−Ｆ／Ｆの出
力を利用する装置の誤動作を未然に防止し得る。
に初期設定された後直ぐ強制的に“０”にし、そ
の状態のままに保持させることにより、Ｄ−Ｆ／
Ｆの故障を事前に知らしめ、このＤ−Ｆ／Ｆの出
力を利用する装置の誤動作を未然に防止し得る。
なお、上述の説明においては遅延回路DLをナ
ンドゲートＱ１の出力端に設けた場合であるが、
第３図に示す経路ｌ中のいずれかに設けてもよ
い。
ンドゲートＱ１の出力端に設けた場合であるが、
第３図に示す経路ｌ中のいずれかに設けてもよ
い。
上述のように本発明によれば、単に遅延回路を
設けるだけで事前に自己チエツクができ、回路の
故障により招来される危険を容易に防止できる。
設けるだけで事前に自己チエツクができ、回路の
故障により招来される危険を容易に防止できる。
第１図は、従来のＤ型フリツプフロツプ回路例
を示し、第２Ａ図および第２Ｂ図は第１図に示す
回路の正常時ならびに異常時における動作を説明
するためのタイミング図、第３図は本発明による
Ｄ型フリツプフロツプ回路の一実施例を示したも
ので、第４Ａ図および第４Ｂ図は第３図の回路の
動作説明のためのタイミング図である。 Ｑ１〜Ｑ４……ナンドゲート、DL……遅延回
路。
を示し、第２Ａ図および第２Ｂ図は第１図に示す
回路の正常時ならびに異常時における動作を説明
するためのタイミング図、第３図は本発明による
Ｄ型フリツプフロツプ回路の一実施例を示したも
ので、第４Ａ図および第４Ｂ図は第３図の回路の
動作説明のためのタイミング図である。 Ｑ１〜Ｑ４……ナンドゲート、DL……遅延回
路。
Claims (1)
- 【特許請求の範囲】 １ 入力信号とクロツク信号を入力に受ける第１
のナンドゲートと、この第１のナンドゲートの出
力信号と前記クロツク信号を入力に受ける第２の
ナンドゲートと、前記第１のナンドゲートの出力
をセツト入力信号として受け前記第２のナンドゲ
ートの出力をリセツト入力信号として受け、更に
出力の初期値が規定される非同期フリツプフロツ
プ回路を具備するフリツプフロツプ回路におい
て、 遅延回路を前記第１のナンドゲートのクロツク
信号を受ける入力路又は前記第１のナンドゲート
の出力端と前記第２のナンドゲートの入力端間に
設け、自己回路のチエツク機能を有するようにし
たことを特徴とするフリツプフロツプ回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP635580A JPS56104529A (en) | 1980-01-24 | 1980-01-24 | Flip-flop circuit |
| DE8181100401T DE3160495D1 (en) | 1980-01-24 | 1981-01-21 | D-flip-flop circuit |
| EP81100401A EP0033125B1 (de) | 1980-01-24 | 1981-01-21 | Schaltkreis für ein D-Flip-Flop |
| US06/227,562 US4374331A (en) | 1980-01-24 | 1981-01-22 | D-Type flip-flop circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP635580A JPS56104529A (en) | 1980-01-24 | 1980-01-24 | Flip-flop circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56104529A JPS56104529A (en) | 1981-08-20 |
| JPS631776B2 true JPS631776B2 (ja) | 1988-01-14 |
Family
ID=11636054
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP635580A Granted JPS56104529A (en) | 1980-01-24 | 1980-01-24 | Flip-flop circuit |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4374331A (ja) |
| EP (1) | EP0033125B1 (ja) |
| JP (1) | JPS56104529A (ja) |
| DE (1) | DE3160495D1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6321288U (ja) * | 1986-07-21 | 1988-02-12 | ||
| DE102021126018A1 (de) | 2020-11-02 | 2022-05-05 | Mitsubishi Electric Corporation | Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4439690A (en) * | 1982-04-26 | 1984-03-27 | International Business Machines Corporation | Three-gate hazard-free polarity hold latch |
| US4730131A (en) * | 1985-01-28 | 1988-03-08 | General Electric Company | Input signal conditioning circuit |
| US4771405A (en) * | 1986-04-14 | 1988-09-13 | Motorola, Inc. | Hidden control bits in a control register |
| JPH04150224A (ja) * | 1990-10-15 | 1992-05-22 | Internatl Business Mach Corp <Ibm> | 集積回路 |
| JP3087355B2 (ja) * | 1991-07-15 | 2000-09-11 | 日本電気株式会社 | デルタシグマ変調器 |
| US5414745A (en) * | 1993-06-01 | 1995-05-09 | Advanced Micro Devices, Inc. | Synchronized clocking disable and enable circuit |
| US5557225A (en) * | 1994-12-30 | 1996-09-17 | Intel Corporation | Pulsed flip-flop circuit |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5180755A (ja) * | 1975-01-10 | 1976-07-14 | Kokusai Denshin Denwa Co Ltd | |
| US4093878A (en) * | 1976-11-29 | 1978-06-06 | Ncr Corporation | De-glitchablenon-metastable flip-flop circuit |
-
1980
- 1980-01-24 JP JP635580A patent/JPS56104529A/ja active Granted
-
1981
- 1981-01-21 EP EP81100401A patent/EP0033125B1/de not_active Expired
- 1981-01-21 DE DE8181100401T patent/DE3160495D1/de not_active Expired
- 1981-01-22 US US06/227,562 patent/US4374331A/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6321288U (ja) * | 1986-07-21 | 1988-02-12 | ||
| DE102021126018A1 (de) | 2020-11-02 | 2022-05-05 | Mitsubishi Electric Corporation | Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung |
Also Published As
| Publication number | Publication date |
|---|---|
| US4374331A (en) | 1983-02-15 |
| EP0033125B1 (de) | 1983-06-29 |
| EP0033125A1 (de) | 1981-08-05 |
| JPS56104529A (en) | 1981-08-20 |
| DE3160495D1 (en) | 1983-08-04 |
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