Deprecated: The each() function is deprecated. This message will be suppressed on further calls in /home/zhenxiangba/zhenxiangba.com/public_html/phproxy-improved-master/index.php on line 456
JPS6318220B2 - - Google Patents
[go: Go Back, main page]

JPS6318220B2 - - Google Patents

Info

Publication number
JPS6318220B2
JPS6318220B2 JP54120184A JP12018479A JPS6318220B2 JP S6318220 B2 JPS6318220 B2 JP S6318220B2 JP 54120184 A JP54120184 A JP 54120184A JP 12018479 A JP12018479 A JP 12018479A JP S6318220 B2 JPS6318220 B2 JP S6318220B2
Authority
JP
Japan
Prior art keywords
data
output
buffer
input
counter
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP54120184A
Other languages
English (en)
Other versions
JPS5591026A (en
Inventor
Ei Hiisu Chesutaa
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JPS5591026A publication Critical patent/JPS5591026A/ja
Publication of JPS6318220B2 publication Critical patent/JPS6318220B2/ja
Granted legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
    • G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
    • G06F5/10—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor having a sequence of storage locations each being individually accessible for both enqueue and dequeue operations, e.g. using random access memory
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2205/00—Indexing scheme relating to group G06F5/00; Methods or arrangements for data conversion without changing the order or content of the data handled
    • G06F2205/06—Indexing scheme relating to groups G06F5/06 - G06F5/16
    • G06F2205/063—Dynamically variable buffer size

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Memory System Of A Hierarchy Structure (AREA)
  • Signal Processing For Digital Recording And Reproducing (AREA)

Description

【発明の詳細な説明】 本発明はデータ処理システムに関し、更に具体
的に言えば、処理装置と入出力装置との間のデー
タ転送を制御するための可変容量のデータ・バツ
フアに関する。
処理装置へデータを送つたり、逆に処理装置か
らデータを受取つたりするために入出力装置が使
用されるデイジタル処理システムにおいては、そ
のデータのためにデータ・バツフアを使用するの
が普通である。入出力装置として磁気テープ装置
が使用されるデータ処理システムにおいては、バ
ツフアは磁気テープ装置の記録速度に匹敵するデ
ータ転送速度でデータを供給することが必要であ
る。他の種々の入出力装置も中央処理装置からデ
ータを要求すること、及び中央処理装置のデータ
転送速度が磁気テープ装置の記録速度よりも十分
速いという理由で、データのバツフアリングが必
要である。
入出力装置に関連した従来のバツフア技術は、
フアーストイン・フアーストアウト（FIFO）バ
ツフア記憶装置の様な固定長バツフア記憶装置を
用いている。なお、FIFOバツフアはピンポン・
バツフアとも呼ばれる。米国特許第4125870号に
は、別のバツフア技術が開示されている。これら
の固定長バツフア記憶装置を用いる従来の技術
は、処理装置から入出力装置へ転送されるデータ
の流れに一定の遅延を生じさせる性質を有する。
従来のバツフア技術に関する別の問題点は、入
出力装置へ出力（書出し）指令を与える前に、バ
ツフアを満たしておく必要があるということであ
る。これは、出力動作の開始後、入出力装置にお
いてデータがとぎれることのない様にするためで
ある。出力動作の開始時にデータ・バツフアに保
持されるべきデータの量は、処理システムのアプ
リケーシヨンに応じて変わりうる。しかしなが
ら、固定長バツフアを用いる場合は、出力動作の
開始時に入出力装置がどの程度の量のデータを要
求するかということには関係なく、バツフアにデ
ータを満たしておくのが普通である。
この様な状況において、種々のシステム形態及
びアプリケーシヨンに関してバツフアを満たす際
の遅延や入出力装置のスタート／ストツプ遅延を
減らす必要がある。固定長バツフアに関連した問
題を克服するためには、データ・バツフアをダイ
ナミツクに調節することが必要である。
本発明は処理装置と入出力装置との間でやりと
りするデータの緩衝作用を行う可変容量バツフア
を提供する。種々のアプリケーシヨン及びシステ
ム形態において適切な緩衝作用を行うと共に、バ
ツフアを満たす際の遅延や入出力装置のスター
ト／ストツプ遅延を減らすためにバツフアの容量
はダイナミツクに調節される。
本発明に従つて、処理装置から入出力装置への
データの転送を制御するためのバツフア・システ
ムは、バツフア記憶装置、レジスタ装置、計数装
置、比較装置、及び制御装置を有する。バツフア
記憶装置は、所定の最大記憶容量を有し、処理装
置から入出力装置へ転送すべきデータを受け取つ
て一時的に記憶するために設けられている。レジ
スタ装置は、バツフア記憶装置に関して所定の最
大記憶容量より小さく且つ処理装置の制御により
変更可能な閾値記憶容量を示す閾値情報を保持す
る。計数装置は、任意の時点においてバツフア記
憶装置に存在するデータの量を示すインベントリ
ー情報を生じる。比較装置は、閾値情報とインベ
ントリー情報とを比較し、その比較結果に応じ
て、バツフア記憶装置内のデータの量が閾値記憶
容量以下であることを示す第１の出力信号、及び
該データの量が閾値記憶容量に等しいことを示す
第２の出力信号を生じる機能を有する。制御装置
は、比較装置から第１の出力信号が与えられる限
り処理装置からバツフア記憶装置へのデータの転
送を可能ならしめる機能、及び比較装置から第２
の出力信号が与えられるときバツフア記憶装置内
のデータを入出力装置へ転送することを開始させ
る機能を有する。
この様な構成により、本発明のバツフア・シス
テムは最初、処理装置からバツフア記憶装置に転
送されて記憶されるデータの量が最大記憶容量よ
り小さい可変の閾値記憶容量に達するまでは、入
出力装置へのデータの転送を開始せず、該データ
の量が閾値記憶容量に達するとき入出力装置への
データの転送を開始するようになつている。即
ち、磁気テープ装置等の入出力装置がバツフア記
憶装置を介して転送されるデータを処理する動作
を適正に続けるためには、その動作の開始に先立
つて或る程度の量のデータがバツフア記憶装置に
溜つている必要があるが、バツフア記憶装置の最
大記憶容量に等しい量のデータが溜るまで待つの
は、全体的な動作が遅れるので、最大記憶容量よ
り小さい閾値記憶容量に等しい量のデータが溜る
とき入出力装置へのデータの転送が開始されるの
である。更に、閾値記憶容量は可変であるから、
種々のアプリケーシヨンやシステム形態（入出力
装置の種類や性能を含む）に適合するように閾値
記憶容量を設定することができる。なお、これか
ら述べる実施例は、バツフア記憶装置内のデータ
を入出力装置へ転送する動作を開始した後、処理
装置からの後続のデータがある限り、バツフア記
憶装置内のデータの量を閾値記憶容量に合わせる
ようになつている。
第１図は処理装置１２と入出力装置１４との間
に接続されたバツフア記憶装置１０を含む本発明
によるバツフア・システムを示している。データ
は双方向データ母線１６を介して処理装置１２と
バツフア記憶装置１０との間で転送される。更
に、データは双方向データ母線１８を介してバツ
フア記憶装置１０と入出力装置１４との間で転送
される。処理装置１２としては、例えば米国特許
第4038642号に開示されている様なミニコンピユ
ータが用いられる。入出力装置１４としては、オ
ーバーランすることがあり且つ再スタートが困難
な性質を有する直列的に再使用可能なリソースが
用いられるものとする。その様な入出力装置は、
例えば磁気テープ装置、フロツピイ・デイスク装
置、テレプロセシング・ネツトワークである。
バツフア記憶装置１０には書込みアドレス・レ
ジスタ兼カウンタ２６及び読取りアドレス・レジ
スタ兼カウンタ２８が関連している。書込みアド
レス・レジスタ兼カウンタ２６はアドレス母線３
２を介してスイツチ３０に書込みアドレス情報を
与える。読取りアドレス・レジスタ兼カウンタ２
８はアドレス母線３４を介してスイツチ３０に読
取りアドレス情報を与える。処理装置１２からバ
ツフア記憶装置１０に与えられるデータは書込み
アドレス・レジスタ兼カウンタ２６によつて指定
される番地にロードされる。同様に、バツフア記
憶装置１０からデータ母線１８を介して入出力装
置１４へ送られるデータは、読取りアドレス・レ
ジスタ兼カウンタ２８によつて指定される番地か
ら読出される。スイツチ３０は書込みアドレス・
レジスタ兼カウンタ２６及び読取りアドレス・レ
ジスタ兼カウンタ２８のいずれか一方からのアド
レスを母線３６を介してバツフア記憶装置１０に
与える。具体的に言えば、スイツチ３０は書込み
サイクルにおいて書込みアドレス・レジスタ兼カ
ウンタ２６からのアドレスを選択し、読取りサイ
クルにおいて読取りアドレス・レジスタ兼カウン
タ２８からのアドレスを選択する。
第１図のバツフア・システムは更に制御回路４
０及びインベントリー・レジスタ兼カウンタ４２
を有する。制御回路４０は、線４４を介してスイ
ツチ３０に信号を与え、線４６を介して書込みア
ドレス・レジスタ兼カウンタ２６に信号を与え、
線４８を介して読取りアドレス・レジスタ兼カウ
ンタ２８に信号を与え、且つ線５０を介してイン
ベントリー・レジスタ兼カウンタ４２に信号を与
える。インベントリー・レジスタ兼カウンタ４２
は線５４を介して書込みアドレス・レジスタ兼カ
ウンタ２６から信号を受取り、且つ線５６を介し
て読取りアドレス・レジスタ兼カウンタ２８から
信号を受取る。更にインベントリー・レジスタ兼
カウンタ４２は線５０を介して制御回路４０と信
号のやりとりをする。
後で第２図を参照して詳しく述べる様に、制御
回路４０及びインベントリー・レジスタ兼カウン
タ４２は、処理装置１２からバツフア記憶装置１
０へデータが送り込まれ且つバツフア記憶装置１
０からデータが取り出されて入出力装置１４へ送
られる状況において、バツフア記憶装置１０に常
時予定量のデータを維持する様に働く。動作中、
バツフア記憶装置１０を維持されるデータの量、
即ちインベントリーは、最大記憶容量よりも小さ
い値に予め定められる。バツフア記憶装置１０に
関する動的調節機能により、記憶装置１０にデー
タを満たすための遅延は少なくなり、且つシステ
ム構成の差異も影響なくなつている。
更に具体的に言えば、制御回路４０及びインベ
ントリー・レジスタ兼カウンタ４２は、書込みア
ドレス・レジスタ兼カウンタ２６及び読取りアド
レス・レジスタ兼カウンタ２８と協同して、バツ
フア記憶装置１０に関する入力データと出力デー
タとの間に予定の差を生じさせるようにしてデー
タのインベントリーを維持する。インベントリー
が予定の閾値に達するまでは、バツフア記憶装置
１０から入出力装置へのデータの転送は開始され
ない。バツフア記憶装置１０に溜るデータの量が
閾値に達すると、入出力装置１４へのデータの転
送が開始される。本発明に従つて、制御回路４０
及びインベントリー・レジスタ兼カウンタ４２
は、バツフア記憶装置１０のインベントリーのサ
イズをシステム構成に適合させる様に動的に制御
する。
第２図は本発明による可変容量データ・バツフ
ア・システムの更に詳しい論理回路図であり、第
１図に示されている構成要素と同等の構成要素に
は同じ番号が付いている。処理装置１２は記憶装
置６０及びチヤネル・インターフエース６２を有
する。データはデータ母線１６を介してチヤネル
６２とバツフア記憶装置１０との間で転送され
る。バツフア記憶装置１０は例えばランダム・ア
クセス・メモリである。これに限らず、フアース
トイン・フアーストアウト様式のレジスタ・スタ
ツクもバツフア記憶装置１０として使用可能であ
る。データはデータ母線１８を介してバツフア記
憶装置１０と入出力装置１４に関連した装置コン
トローラ６４との間で転送される。
チヤネル・インターフエース６２は母線６８を
介して指令機能レジスタ７０へ８ビツト指令を与
える。指令機能レジスタ７０の出力は母線７２を
介してアンド回路７４に与えられる。アンド回路
７４の出力は母線７６を介して装置コントローラ
６４に与えられる。入出力装置１４が磁気テープ
装置の場合には、指令機能レジスタ７０にロード
される指令は、順方向書込み、逆方向読取り、順
方向読取り、巻戻し、オフ・ライン設定、フアイ
ル書込みなどを命ずるものである。装置コントロ
ーラ６４は、チヤネル・インターフエース６２へ
通ずる線７８に転送終了信号を生ずることができ
る。この信号は、処理装置１２からバツフア記憶
装置１０へ転送されたデータが入出力装置１４へ
転送されてしまつたことを処理装置１２に知らせ
るための信号である。
クロツク８２は種々の回路要素に関する同期を
維持するために必要なフエーズ１乃至フエーズＮ
クロツク信号を線８４に生ずる。更に、クロツク
８２はスイツチ３０へ通ずる線８６に読取り／書
込みサイクル信号を生ずる。この信号は、書込み
アドレス・レジスタ兼カウンタ２６の書込みアド
レス又は読取りアドレス・レジスタ兼カウンタ２
８の読取りアドレスをバツフア記憶装置１０へ選
択的に与える様にスイツチ３０を制御する。クロ
ツク・フエーズのドリフトを除くために、例えば
水晶制御式のものがクロツク８２として用いられ
る。
処理装置１２に関連している記憶装置６０は、
バツフア記憶装置１０の最大記憶容量に対する所
定の割合を定めるために処理装置１２のソフトウ
エアによつて選択可能なインベントリー閾値を記
憶している。このインベントリー閾値はチヤネ
ル・インターフエース６２及び線９０を介してレ
ジスタ９２へ送られる。好適な実施例の場合、イ
ンベントリー閾値はバツフア記憶装置の最大記憶
容量に対して０、１／16、９／16、15／16のいず
れかである。
レジスタ９２の出力は母線９４を介して比較回
路９６に与えられる。インベントリー・レジスタ
兼カウンタ４２の出力は母線９８を介して比較回
路９６及び１００に与えられる。インベントリ
ー・レジスタ兼カウンタ４２の制御態様は第１図
の基本構成の場合とは若干異なつている。即ち、
インベントリー・レジスタ兼カウンタ４２は、線
４６及び５４を介して与えられる書込みストロー
ブ信号に応じて書込みアドレス・レジスタ兼カウ
ンタ２６の計数動作と同期してインクリメント
し、線４８及び５６を介して与えられる読取りス
トローブ信号に応じて読取りアドレス・レジスタ
兼カウンタ２８の計数動作と同期してデイクリメ
ントする。従つて、インベントリー・レジスタ兼
カウンタ４２に記憶されている値は、バツフア記
憶装置１０に存在するデータの量を表わしてい
る。
比較回路１００の出力は線１０４を介してイン
ベントリー制御回路１０６及びアンド回路１０８
に与えられる。比較回路１００の出力は、バツフ
ア記憶装置１０内のデータの量、即ちインベント
リーが０より多く且つ最大記憶容量より少ない状
態を示すものである。比較回路９６は、インベン
トリーが閾値を越えるとき線１１０に出力を生ず
る。線１１０は反転器１０６及び線１１４を介し
てインベントリー制御回路１０６へ通じている。
従つて、反転器１１２の出力は、インベントリー
が閾値以下であることを示す。インベントリー制
御回路１０６は線７８を介して転送終了信号を受
取る。インベントリー制御回路１０６は書込みス
トローブ信号を線４６に生じ、且つ処理装置から
バツフアへの転送要求を意味する信号を線１１６
に生ずる。線４６の信号はバツフア記憶装置１０
及び書込みアドレス・レジスタ兼カウンタ２６に
与えられる。線１１６の信号はチヤネル・インタ
ーフエース６２を介して処理装置１２へ送られ
る。
動作中、インベントリー制御回路１０６は、デ
ータの量が閾値に達するまでバツフア記憶装置１
０へのデータの入力を許容する。最初、バツフア
記憶装置１０内のデータの量は０であり、又、書
込みアドレス・レジスタ兼カウンタ２６及び読取
りアドレス・レジスタ兼カウンタ２８の内容も０
である。この状態において、インベントリー制御
回路１０６はバツフア記憶装置１０にデータを満
たすために、処理装置からバツフアへの転送要求
信号を線１１６に生ずる。この信号が生ずる毎
に、線４６には書込みストローブ信号が生じ、書
込みサイクル中適切なタイミングで書込みアドレ
ス・レジスタ兼カウンタ２６のアドレスを選択す
ることを可能ならしめる。書込みアドレス・レジ
スタ兼カウンタ２６及びインベントリー・レジス
タ兼カウンタ４２はインクリメントする。この様
に処理装置１２にデータを要求するプロセスはバ
ツフア記憶装置１０内のデータの量が閾値に達す
るまで続く。
データの量が閾値と等しくなると、比較回路９
６は装置制御回路１２２に通ずる線１２０にその
ことを示す信号を生ずる。装置制御回路１２２は
アンド回路７４へ通ずる線１２４にGO信号を生
ずる。アンド回路７４は指令機能レジスタ７０か
らの指令を母線７６を介して装置コントローラ６
４へ送る。この指令は、入出力装置１４が磁気テ
ープ装置の場合、磁気テープの加速を開始させる
ためのものである。磁気テープが適当な速度まで
加速されると、装置コントローラ６４はアンド回
路１０８へ通ずる線１３０に装置転送要求信号を
生ずる。この時点におけるインベントリーは閾値
に等しく、その閾値はバツフア記憶装置１０の最
大記憶容量よりも小さいので、比較回路１００は
アンド回路１０８へ通ずる線１０４に信号を生じ
ている。従つて、アンド回路１０８は転送制御回
路１３２に出力信号を与える。
転送制御回路１３２は線４８に読取りストロー
ブ信号を生ずる。この信号に応じて読取りアドレ
ス・レジスタ兼カウンタ２８は読取りアドレスを
バツフア記憶装置１０に与える。又、インベント
リー・レジスタ兼カウンタ４２は線５６を介して
読取りストローブ信号を受取ることに応じてデイ
クリメントする。転送制御回路１３２は装置コン
トローラ６４へ通ずる線１３６にデータ転送信号
を生ずる。更に、転送制御回路１３２が線１４０
を介してバツフア記憶装置１４０に出力ストロー
ブ信号を与えることにより、データがバツフア記
憶装置１０から母線１８を介して装置コントロー
ラ６４へ転送され、そこから入出力装置１４に与
えられる。
入出力装置１４へのデータ転送中、バツフア記
憶装置におけるインベントリーを変更する様に閾
値を動的に変更することも可能である。転送制御
回路１３２がバツフア記憶装置１０からのデータ
の送り出しを制御する間に、インベントリー制御
回路１０６はバツフア記憶装置へのデータの送り
込みを制御する。こうして、転送制御回路１３２
及びインベントリー制御回路は、ソフトウエアの
働きによつて予め選択されてレジスタ９２にセツ
トされた閾値に従つたインベントリーを維持しつ
つ、バツフア記憶装置１０から入出力装置１４へ
十分なデータを供給する様に動作する。
要するに、比較回路９６及び１００、インベン
トリー制御回路１０６、装置制御回路１２２、及
び転送制御回路１３２が第１図の制御回路４０に
含まれている。制御回路４０はインベントリー・
レジスタ兼カウンタ４２の内容とレジスタ９２に
記憶されている閾値とを比較し、バツフア記憶装
置１０のインベントリーを予定の値に維持しつつ
（但し、処理装置からの後続のデータがある場
合）、バツフア記憶装置１０からデータを転送す
る様に動作する。制御回路４０は第２図において
は種々の論理回路から成るものとして示されてい
るが、これに限らず、マイクロプロセツサーを用
いてこれらの論理回路と同等の機能を得る様にし
てもよい。
次に第３図を参照する。この図は第２図は書込
みアドレス・レジスタ兼カウンタ２６、読取りア
ドレス・レジスタ兼カウンタ２８、スイツチ３
０、インベントリー・レジスタ兼カウンタ４２、
レジスタ９２、及び比較回路９６，１００に相当
する論理回路を示している。閾値データ・ビツト
は線９０を介してフリツプフロツプ１５４及び１
５６に与えられる。フリツプフロツプ１５４及び
１５６は第２図のレジスタ９２に相当する。フリ
ツプフロツプ１５４及び１５６の出力は比較回路
１６０に与えられると共にアンド回路１５８にも
与えられる。アンド回路１５８の出力は比較回路
１６０に与えられる。比較回路１６０は比較回路
１６２と相互接続されている。比較回路１６０及
び１６２は４ビツトの大きさの比較回路である。
比較回路１６０及び１６２は第２図の比較回路９
６及び１００に相当する。
線４６の書込みストローブ信号及び線４８の読
取りストローブ信号はカウンタ１６８に与えられ
る。カウンタ１６８の出力はカウンタ１７０に与
えられる。カウンタ１６８及び１７０は同期２進
アツプ／ダウン・カウンタであり、第２図のイン
ベントリー・レジスタ兼カウンタ４２に相当す
る。カウンタ１７０の出力は線１７２を介して比
較器１６０に与えられる。比較器１６０は、イン
ベントリーが最大記憶容量より小さいとき、線１
０４に信号を生じ、インベントリーが閾値より大
きいとき、線１１０に信号を生じ、インベントリ
ーが閾値に等しいとき、線１２０に信号を生ず
る。
線４６の書込みストローブ信号はカウンタ１７
６に与えられる。カウンタ１７６の出力はカウン
タ１７８に与えられる。カウンタ１７６及び１７
８は２進カウンタである。カウンタ１７６及び１
７８は第２図の書込みアドレス・レジスタ兼カウ
ンタ２６に相当する。線４８の読取りストローブ
信号はカウンタ１８０に与えられる。カウンタ１
８０の出力はカウンタ１８２に与えられる。カウ
ンタ１８０及び１８２は２進カウンタであり、第
２図の読取りアドレス・レジスタ兼カウンタ２８
に相当する。
カウンタ１７６及び１８０の出力はマルチプレ
クサ１８８に与えられる。カウンタ１７８及び１
８２の出力はマルチプレクサ１９０に与えられ
る。マルチプレクサ１８８及び１９０は、２ライ
ン対１ラインのデータ・セレクタ・マルチプレク
サである。マルチプレクサ１８８及び１９０は第
２図のスイツチ３０に相当し、バツフア記憶装置
１０に通ずる母線３６にアドレス・ビツトを生ず
る。マルチプレクサ１８８及び１９０が出力を生
ずるタイミングは、第２図のクロツク８２から線
８６を介して与えられる読取り／書込みサイクル
信号によつて定められる。
第４図は第２図の装置制御回路１２２に相当す
る論理回路を示している。インベントリーが閾値
と等しいことを示す信号は線１２０を介してアン
ド回路１９４に与えられ、フエーズ４クロツク信
号は線８４を介してアンド回路１９４に与えられ
る。アンド回路１９４の出力はフリツプフロツプ
１９６に与えられる。フリツプフロツプ１９６は
クロツク８２からフエーズ６クロツク信号を受取
る。フリツプフロツプ１９６の出力はアンド回路
２００に与えられる。フエーズ５クロツク信号も
アンド回路２００に与えられる。アンド回路２０
０はGO信号を線１２４に生ずる。この信号は第
２図のアンド回路７４に与えられると共にフリツ
プフロツプ２０２にも与えられる。フリツプフロ
ツプ２０２はクロツク８２から線２０４を介して
リセツト信号を受取る。フリツプフロツプ２０２
は線２１０に−GOラツチ信号を生ずる様になつ
ている。従つて、反転器２０６の作用により、線
２０８には＋GOラツチ信号が生ずる。−GOラツ
チ信号はアンド回路１９４に与えられる。
第５図は第２図のインベントリー制御回路１０
６に相当する論理回路を示している。フエーズ４
クロツク信号は線８４を介してアンド回路２１４
に与えられる。アンド回路２１６はインベントリ
ーが閾値を越えていないことを表わす信号を線１
１４を介して受取ると共に＋GOラツチ信号を線
２０８を介して受取る。線２１０の−GOラツチ
信号及びインベントリーが０より大きく最大記憶
容量より小さいことを表わす線１０４の信号はア
ンド回路２１８に与えられる。アンド回路２１６
及び２１８の出力はオア回路２２０に与えられ
る。オア回路２２０の出力はアンド回路２１４に
与えられる。アンド回路２１４は書込み許可信号
を生じてフリツプフロツプ２２２に与える。フリ
ツプフロツプ２２２は処理装置からバツフアへの
転送要求を表わす信号を線１１６に生ずる。フリ
ツプフロツプ２２２は線８４のフエーズ７クロツ
ク信号をリセツト端子に受取る。
アンド回路２２６はフリツプフロツプ２２２の
出力及び線８４のフエーズ５クロツク信号（φ5）
を受取ることに応じてストツプ・クロツク信号を
生じて第２図のクロツク８２に与える。アンド回
路２２８は線７８を介して転送終了信号を受取る
ことに応じてスタート・クロツク信号を生じてク
ロツク８２に与える。アンド回路２３０はフリツ
プフロツプ２２２の出力及び線８６のフエーズ６
クロツク信号を受取ることに応じて書込みストロ
ーブ信号を線４６に生ずる。
第６図は第２図の転送制御回路１３２に相当す
る論理回路を示している。アンド回路２４０には
線８４を介してフエーズ０読取り付勢信号が与え
られる。アンド回路２４２は線１３０の装置転送
要求信号と線１０４のインベントリーが０より大
きく最大容量より小さいことを示す信号とを受取
る。アンド回路２４２の出力はアンド回路２４０
に与えられる。アンド回路２４０の出力はフリツ
プフロツプ２４４のセツト端子に与えられる。フ
リツプフロツプ１９６のリセツト端子には線８４
のフエーズ４クロツク信号が与えられる。フリツ
プフロツプ２４４の出力はアンド回路２４６，２
４８，２５０に与えられる。アンド回路２４６は
更に線８４のフエーズ１クロツク信号を受取り、
出力ストローブ信号を線１４０に生ずる。アンド
回路２４８は更に線８４のフエーズ２クロツク信
号を受取り、データ転送信号を線１３６に生ず
る。アンド回路２５０は更に線８４のフエーズ３
クロツク信号を受取り、読取りストローブ信号を
線４８に生ずる。
これまで、処理装置から入出力装置へのデータ
の転送（出力動作）のためにバツフア・システム
を用いるものとして説明してきたが、逆に入出力
装置から処理装置へのデータの転送（入力動作）
のためにも、このバツフア・システムを用いるこ
とが可能である。入力動作の場合のバツフア遅延
は出力動作の場合ほど問題にならないけれど、本
発明によるバツフア・システムの利点は入力動作
の場合にも十分に認められる。
以上の様に、本発明は、種々のシステム状態及
びアプリケーシヨンにおいてバツフア充満遅延及
び入出力装置のスタート・ストツプ遅延を減らす
様にバツフア記憶装置の容量をダイナミツクに調
節する可変容量バツフア・システムを提供する。
バツフア・システムはバツフア記憶装置に予定の
量のデータを維持しつつバツフア記憶装置に関す
るデータの書込み及び読取りを継続する。
【図面の簡単な説明】
第１図は本発明によるバツフア・システムのブ
ロツク図、第２図は本発明によるバツフア・シス
テムの構成を詳しく示すブロツク図、第３図は書
込みアドレス・レジスタ兼カウンタ２６、読取り
アドレス・レジスタ兼カウンタ２８、スイツチ３
０、インベントリー・レジスタ兼カウンタ４２、
レジスタ９２、及び比較回路９６，１００の論理
回路図、第４図は装置制御回路１２２の論理回路
図、第５図はインベントリー制御回路１０６の論
理回路図、第６図は転送制御回路１３２の論理回
路図である。 １０……バツフア記憶装置、１２……処理装
置、１４……入出力装置、２６……書込みアドレ
ス・レジスタ兼カウンタ、２８……読取りアドレ
ス・レジスタ兼カウンタ、４０……制御回路、４
２……インベントリー・レジスタ兼カウンタ。

Claims (1)

  1. 【特許請求の範囲】 １ 入出力装置と、該入出力装置へ転送すべきデ
    ータを生じる処理装置とに接続されていて、該処
    理装置から該入出力装置へのデータの転送を制御
    するためのバツフア・システムであつて、 所定の最大記憶容量を有し、上記処理装置から
    上記入出力装置へ転送すべきデータを受け取つて
    一時的に記憶するためのバツフア記憶装置と、 上記バツフア記憶装置に関して上記所定の最大
    記憶容量より小さく且つ上記処理装置の制御によ
    り変更可能な閾値記憶容量を示す閾値情報を保持
    するレジスタ装置と、 任意の時点において上記バツフア記憶装置に存
    在するデータの量を示すインベントリー情報を生
    じる計数装置と、 上記閾値情報と上記インベントリー情報とを比
    較し、その比較の結果に応じて、上記バツフア記
    憶装置内のデータの量が上記閾値記憶容量以下で
    あることを示す第１の出力信号、及び該データの
    量が上記閾値記憶容量に等しいことを示す第２の
    出力信号を生じる比較装置と、 上記比較装置に接続されていて、上記第１の出
    力信号が与えられる限り上記処理装置から上記バ
    ツフア記憶装置へのデータの転送を可能ならしめ
    る機能、及び上記第２の出力信号が与えられると
    き上記バツフア記憶装置内のデータを上記入出力
    装置へ転送することを開始させる機能を具備する
    制御装置と を有するバツフア・システム。
JP12018479A 1978-12-28 1979-09-20 Buffer system Granted JPS5591026A (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US05/973,938 US4258418A (en) 1978-12-28 1978-12-28 Variable capacity data buffer system

Publications (2)

Publication Number Publication Date
JPS5591026A JPS5591026A (en) 1980-07-10
JPS6318220B2 true JPS6318220B2 (ja) 1988-04-18

Family

ID=25521396

Family Applications (1)

Application Number Title Priority Date Filing Date
JP12018479A Granted JPS5591026A (en) 1978-12-28 1979-09-20 Buffer system

Country Status (6)

Country Link
US (1) US4258418A (ja)
EP (1) EP0013347B1 (ja)
JP (1) JPS5591026A (ja)
CA (1) CA1124887A (ja)
DE (1) DE2965878D1 (ja)
IT (1) IT1165427B (ja)

Families Citing this family (135)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4287577A (en) * 1979-09-27 1981-09-01 Communications Satellite Corporation Interleaved TDMA terrestrial interface buffer
JPS5657158A (en) * 1979-10-15 1981-05-19 Canon Inc Computer
JPS6057090B2 (ja) * 1980-09-19 1985-12-13 株式会社日立製作所 データ記憶装置およびそれを用いた処理装置
US4433391A (en) * 1981-08-17 1984-02-21 Burroughs Corporation Buffered handshake bus with transmission and response counters for avoiding receiver overflow
US4644463A (en) * 1982-12-07 1987-02-17 Burroughs Corporation System for regulating data transfer operations
US4510581A (en) * 1983-02-14 1985-04-09 Prime Computer, Inc. High speed buffer allocation apparatus
US4742454A (en) * 1983-08-30 1988-05-03 Amdahl Corporation Apparatus for buffer control bypass
JPS6075934A (ja) * 1983-09-30 1985-04-30 Fujitsu Ltd バツフアメモリ制御方式
US4646259A (en) * 1983-11-14 1987-02-24 Minolta Camera Kabushiki Kaisha Strip map memory controller
US4697233A (en) * 1984-04-02 1987-09-29 Unisys Corporation Partial duplication of pipelined stack with data integrity checking
US4674032A (en) * 1984-04-02 1987-06-16 Unisys Corporation High-performance pipelined stack with over-write protection
JPS60229160A (ja) * 1984-04-26 1985-11-14 Toshiba Corp マルチプロセツサシステム
DE3473665D1 (en) * 1984-06-25 1988-09-29 Ibm Graphical display apparatus with pipelined processors
DE3424587A1 (de) * 1984-07-04 1986-01-09 Standard Elektrik Lorenz Ag, 7000 Stuttgart Schaltungsanordnung zur steuerung der bidirektionalen datenuebertragung zwischen einer rechnereinheit und ueber ein-/ausgabeeinheiten angeschlossenen uebertragungsleitungen
US4956808A (en) * 1985-01-07 1990-09-11 International Business Machines Corporation Real time data transformation and transmission overlapping device
DE3508048A1 (de) * 1985-03-07 1986-09-11 Standard Elektrik Lorenz Ag, 7000 Stuttgart Schnittstelleneinrichtung
US4803654A (en) * 1985-06-20 1989-02-07 General Datacomm Industries, Inc. Circular first-in, first out buffer system for generating input and output addresses for read/write memory independently
US4748588A (en) * 1985-12-18 1988-05-31 International Business Machines Corp. Fast data synchronizer
JPS62208153A (ja) * 1986-03-08 1987-09-12 Nec Corp 入出力バツフア装置
US4860193A (en) * 1986-05-22 1989-08-22 International Business Machines Corporation System for efficiently transferring data between a high speed channel and a low speed I/O device
US4847812A (en) * 1986-09-18 1989-07-11 Advanced Micro Devices FIFO memory device including circuit for generating flag signals
US4995005A (en) * 1986-09-18 1991-02-19 Advanced Micro Devices, Inc. Memory device which can function as two separate memories or a single memory
US5012441A (en) * 1986-11-24 1991-04-30 Zoran Corporation Apparatus for addressing memory with data word and data block reversal capability
US4868737A (en) * 1986-12-22 1989-09-19 Tandberg Data A/S Method and arrangement in which capacity of a related storage medium is checked when buffering data
US5630032A (en) * 1987-04-07 1997-05-13 Minolta Camera Kabushiki Kaisha Image generating apparatus having a memory for storing data and method of using same
EP0293517B1 (de) * 1987-06-02 1992-11-25 Deutsche ITT Industries GmbH Steuerprozessor
CA1286421C (en) * 1987-10-14 1991-07-16 Martin Claude Lefebvre Message fifo buffer controller
CA1286420C (en) * 1987-10-14 1991-07-16 Youssef Alfred Geadah Fifo buffer controller
US5121479A (en) * 1988-01-27 1992-06-09 Storage Technology Corporation Early start mode data transfer apparatus
WO1989007296A1 (en) * 1988-01-27 1989-08-10 Storage Technology Corporation An early start mode method and apparatus
AU614338B2 (en) * 1988-01-27 1991-08-29 Storage Technology Corporation An early start mode method & apparatus
JP2562473B2 (ja) * 1988-02-19 1996-12-11 株式会社日立製作所 磁気テープサブシステムのデータ書き込み制御方法
JPH0218620A (ja) * 1988-07-07 1990-01-22 Toshiba Corp 情報処理装置
US4918651A (en) * 1988-07-18 1990-04-17 Western Digital Corporation Method and disk controller architecture for zero latency data read
DE68929288T2 (de) * 1988-12-19 2001-11-15 Nec Corp., Tokio/Tokyo Datenübertragungsvorrichtung
IT1228110B (it) * 1988-12-21 1991-05-28 Telettra Spa M Sistema di controllo di sorgente variabile mediante retroazione del modo di funzionamento e circuito relativo
US5168568A (en) * 1989-02-06 1992-12-01 Compaq Computer Corporation Delaying arbitration of bus access in digital computers
US5121346A (en) * 1989-03-31 1992-06-09 Sgs-Thomson Microelectronics, Inc. Difference comparison between two asynchronous pointers and a programmable value
US5267191A (en) * 1989-04-03 1993-11-30 Ncr Corporation FIFO memory system
CA2036388A1 (en) * 1989-07-14 1991-01-15 Daniel M. Esbensen Variable capacity cache memory
US5226141A (en) * 1989-07-14 1993-07-06 Touch Technologies, Inc. Variable capacity cache memory
US5347637A (en) * 1989-08-08 1994-09-13 Cray Research, Inc. Modular input/output system for supercomputers
US5606716A (en) * 1989-10-18 1997-02-25 Asahi Kogaku Kogyo Kabushiki Kaisha Device for detecting the connectivity of a monitor and inhibiting a data reproducing operation
US5056010A (en) * 1989-10-30 1991-10-08 Industrial Technology Research Institute Pointer based DMA controller
US5179661A (en) * 1989-10-30 1993-01-12 Hayes Microcomputer Products, Inc. Method and apparatus for serial data flow control
US5363486A (en) * 1989-11-13 1994-11-08 Zenith Data Systems Corporation Variable size queue circuit for buffering data transfers from a processor to a memory
US5729708A (en) * 1989-12-04 1998-03-17 Canon Kabushiki Kaisha Portable data buffer apparatus with manually controlled reception/transmission
US5687396A (en) * 1989-12-04 1997-11-11 Canon Kabushiki Kaisha Data buffer apparatus with interrupted transmission/reception
KR940002905B1 (en) * 1989-12-15 1994-04-07 Ibm Apparatus for conditioning priority arbitration in buffered direct memory addressing
JP2794052B2 (ja) * 1990-03-29 1998-09-03 株式会社アドバンテスト 磁気ディスク装置の制御装置
DE69131527T2 (de) * 1990-04-23 2000-04-27 Matsushita Electric Industrial Co., Ltd. Datenübertragungssystem und -Verfahren
US5455913A (en) * 1990-05-14 1995-10-03 At&T Global Information Solutions Company System and method for transferring data between independent busses
US5249271A (en) * 1990-06-04 1993-09-28 Emulex Corporation Buffer memory data flow controller
JPH077975B2 (ja) * 1990-08-20 1995-01-30 インターナショナル・ビジネス・マシーンズ・コーポレイション データ伝送を制御するためのシステムおよび方法
EP0557452A4 (en) * 1990-11-13 1993-12-22 Wangtek, Inc. System and method of controlling data transfer rate in a magnetic tape drive
EP0489504B1 (en) * 1990-11-30 1997-03-05 International Business Machines Corporation Bidirectional FIFO buffer for interfacing between two buses
JP3386823B2 (ja) * 1991-03-28 2003-03-17 株式会社日立製作所 ファイルの管理方法及び装置
US5469398A (en) * 1991-09-10 1995-11-21 Silicon Systems, Inc. Selectable width, brustable FIFO
US5388217A (en) * 1991-12-13 1995-02-07 Cray Research, Inc. Distributing system for multi-processor input and output using channel adapters
CA2080210C (en) * 1992-01-02 1998-10-27 Nader Amini Bidirectional data storage facility for bus interface unit
US5412782A (en) * 1992-07-02 1995-05-02 3Com Corporation Programmed I/O ethernet adapter with early interrupts for accelerating data transfer
US5434872A (en) * 1992-07-28 1995-07-18 3Com Corporation Apparatus for automatic initiation of data transmission
TW276312B (ja) * 1992-10-20 1996-05-21 Cirrlis Logic Inc
KR950006332B1 (ko) * 1992-11-19 1995-06-14 삼성전자주식회사 메모리 데이터의 고속 억세스 회로
US5623607A (en) * 1993-10-05 1997-04-22 Hitachi, Ltd. Data transfer control method for controlling transfer of data through a buffer without causing the buffer to become empty or overflow
US5706443A (en) * 1994-05-11 1998-01-06 International Business Machines Corporation Method and apparatus for enabling pipelining of buffered data
US5673396A (en) * 1994-12-16 1997-09-30 Motorola, Inc. Adjustable depth/width FIFO buffer for variable width data transfers
US5664230A (en) * 1995-05-26 1997-09-02 Texas Instruments Incorporated Data processing with adaptable external burst memory access
US5761531A (en) * 1995-06-30 1998-06-02 Fujitsu Limited Input/output control apparatus and method for transfering track data from cache module to channel unit during the staging of the data track from device adapter
JP3736855B2 (ja) * 1995-07-10 2006-01-18 ジーリンクス インコーポレイテッド フィールドプログラマブル・ゲートアレイ及びインテリジェント・メモリを含んでいるシステム
US5838994A (en) * 1996-01-11 1998-11-17 Cisco Technology, Inc. Method and apparatus for the dynamic allocation of buffers in a digital communications network
US6038620A (en) * 1996-09-09 2000-03-14 International Business Machines Corporation Method and system for optimal high speed match in a high performance controller which ensures an input/output interface stays ahead of a host interface
US5974482A (en) * 1996-09-20 1999-10-26 Honeywell Inc. Single port first-in-first-out (FIFO) device having overwrite protection and diagnostic capabilities
US6073205A (en) * 1997-07-10 2000-06-06 National Instruments Corporation System and method of write posting in a universal serial bus system
US5987530A (en) * 1997-07-10 1999-11-16 National Instruments Coporation Method for caching data and generating only one read request to read the requested data and additional data in universal serial bus system
US5884101A (en) * 1998-04-17 1999-03-16 I-Cube, Inc. Apparatus for detecting data buffer faults
US7272298B1 (en) 1998-05-06 2007-09-18 Burst.Com, Inc. System and method for time-shifted program viewing
US6233389B1 (en) * 1998-07-30 2001-05-15 Tivo, Inc. Multimedia time warping system
US8577205B2 (en) * 1998-07-30 2013-11-05 Tivo Inc. Digital video recording system
US8380041B2 (en) * 1998-07-30 2013-02-19 Tivo Inc. Transportable digital video recorder system
US7558472B2 (en) 2000-08-22 2009-07-07 Tivo Inc. Multimedia signal processing system
US6308228B1 (en) * 1998-11-23 2001-10-23 Duke University System and method of adaptive message pipelining
US6233629B1 (en) * 1999-02-05 2001-05-15 Broadcom Corporation Self-adjusting elasticity data buffer with preload value
US6381661B1 (en) * 1999-05-28 2002-04-30 3Com Corporation High throughput UART to DSP interface having Dual transmit and receive FIFO buffers to support data transfer between a host computer and an attached modem
US6636909B1 (en) * 2000-07-05 2003-10-21 Sun Microsystems, Inc. Adaptive throttling for fiber channel disks
ATE302969T1 (de) 2000-08-17 2005-09-15 Texas Instruments Inc Unterhaltung einer entfernten warteschlange unter benutzung von zwei zählern in der verschiebesteuerung mit hubs und ports
US6993605B2 (en) 2001-02-28 2006-01-31 Sharp Laboratories Of America, Inc. Adaptive run-time data transfer optimization
US20070230921A1 (en) * 2001-04-05 2007-10-04 Barton James M Multimedia time warping system
US7477649B2 (en) * 2002-07-17 2009-01-13 Lsi Corporation Active FIFO threshold adjustment
US7230929B2 (en) * 2002-07-22 2007-06-12 Qlogic, Corporation Method and system for dynamically assigning domain identification in a multi-module fibre channel switch
US7397768B1 (en) 2002-09-11 2008-07-08 Qlogic, Corporation Zone management in a multi-module fibre channel switch
US6886141B1 (en) * 2002-10-07 2005-04-26 Qlogic Corporation Method and system for reducing congestion in computer networks
US7620059B2 (en) * 2003-07-16 2009-11-17 Qlogic, Corporation Method and apparatus for accelerating receive-modify-send frames in a fibre channel network
US7453802B2 (en) * 2003-07-16 2008-11-18 Qlogic, Corporation Method and apparatus for detecting and removing orphaned primitives in a fibre channel network
US7471635B2 (en) * 2003-07-16 2008-12-30 Qlogic, Corporation Method and apparatus for test pattern generation
US7525910B2 (en) * 2003-07-16 2009-04-28 Qlogic, Corporation Method and system for non-disruptive data capture in networks
US7463646B2 (en) * 2003-07-16 2008-12-09 Qlogic Corporation Method and system for fibre channel arbitrated loop acceleration
US7447224B2 (en) * 2003-07-21 2008-11-04 Qlogic, Corporation Method and system for routing fibre channel frames
US7522522B2 (en) * 2003-07-21 2009-04-21 Qlogic, Corporation Method and system for reducing latency and congestion in fibre channel switches
US7525983B2 (en) * 2003-07-21 2009-04-28 Qlogic, Corporation Method and system for selecting virtual lanes in fibre channel switches
US7630384B2 (en) * 2003-07-21 2009-12-08 Qlogic, Corporation Method and system for distributing credit in fibre channel systems
US7684401B2 (en) * 2003-07-21 2010-03-23 Qlogic, Corporation Method and system for using extended fabric features with fibre channel switch elements
US7573909B2 (en) * 2003-07-21 2009-08-11 Qlogic, Corporation Method and system for programmable data dependant network routing
US7894348B2 (en) * 2003-07-21 2011-02-22 Qlogic, Corporation Method and system for congestion control in a fibre channel switch
US7406092B2 (en) * 2003-07-21 2008-07-29 Qlogic, Corporation Programmable pseudo virtual lanes for fibre channel systems
US7420982B2 (en) * 2003-07-21 2008-09-02 Qlogic, Corporation Method and system for keeping a fibre channel arbitrated loop open during frame gaps
US7792115B2 (en) 2003-07-21 2010-09-07 Qlogic, Corporation Method and system for routing and filtering network data packets in fibre channel systems
US7583597B2 (en) 2003-07-21 2009-09-01 Qlogic Corporation Method and system for improving bandwidth and reducing idles in fibre channel switches
US7522529B2 (en) 2003-07-21 2009-04-21 Qlogic, Corporation Method and system for detecting congestion and over subscription in a fibre channel network
US7477655B2 (en) * 2003-07-21 2009-01-13 Qlogic, Corporation Method and system for power control of fibre channel switches
US7512067B2 (en) * 2003-07-21 2009-03-31 Qlogic, Corporation Method and system for congestion control based on optimum bandwidth allocation in a fibre channel switch
US7580354B2 (en) * 2003-07-21 2009-08-25 Qlogic, Corporation Multi-speed cut through operation in fibre channel switches
US7646767B2 (en) * 2003-07-21 2010-01-12 Qlogic, Corporation Method and system for programmable data dependant network routing
US7466700B2 (en) 2003-07-21 2008-12-16 Qlogic, Corporation LUN based hard zoning in fibre channel switches
US7430175B2 (en) * 2003-07-21 2008-09-30 Qlogic, Corporation Method and system for managing traffic in fibre channel systems
US7558281B2 (en) * 2003-07-21 2009-07-07 Qlogic, Corporation Method and system for configuring fibre channel ports
KR20060066097A (ko) * 2003-08-20 2006-06-15 코닌클리케 필립스 일렉트로닉스 엔.브이. 동적 메모리 버퍼
FR2864320A1 (fr) * 2003-12-19 2005-06-24 St Microelectronics Sa Nouvelle architecture de memoire fifo et procede de gestion d'une telle memoire.
US7404017B2 (en) * 2004-01-16 2008-07-22 International Business Machines Corporation Method for managing data flow through a processing system
US7564789B2 (en) * 2004-02-05 2009-07-21 Qlogic, Corporation Method and system for reducing deadlock in fibre channel fabrics using virtual lanes
US7480293B2 (en) * 2004-02-05 2009-01-20 Qlogic, Corporation Method and system for preventing deadlock in fibre channel fabrics using frame priorities
US7340167B2 (en) 2004-04-23 2008-03-04 Qlogic, Corporation Fibre channel transparent switch for mixed switch fabrics
US7930377B2 (en) * 2004-04-23 2011-04-19 Qlogic, Corporation Method and system for using boot servers in networks
US8295299B2 (en) * 2004-10-01 2012-10-23 Qlogic, Corporation High speed fibre channel switch element
US7411958B2 (en) * 2004-10-01 2008-08-12 Qlogic, Corporation Method and system for transferring data directly between storage devices in a storage area network
US7593997B2 (en) 2004-10-01 2009-09-22 Qlogic, Corporation Method and system for LUN remapping in fibre channel networks
CN101077006A (zh) 2004-11-19 2007-11-21 Tivo股份有限公司 用于先前播放内容的安全传输的方法和设备
US7519058B2 (en) * 2005-01-18 2009-04-14 Qlogic, Corporation Address translation in fibre channel switches
EP1708080A1 (en) * 2005-03-31 2006-10-04 STMicroelectronics Pvt. Ltd Configurable length first-in first-out memory
US7548560B1 (en) 2006-02-27 2009-06-16 Qlogic, Corporation Method and system for checking frame-length in fibre channel frames
JP4893071B2 (ja) * 2006-03-31 2012-03-07 日本電気株式会社 バッファ回路、および、バッファ制御方法
JP2008092190A (ja) * 2006-09-29 2008-04-17 Fujitsu Ltd 遅延回路及びプロセッサ
US9336293B2 (en) * 2012-06-12 2016-05-10 Hanwha Techwin Co., Ltd. Data management apparatus and method for surveillance system
KR102003432B1 (ko) * 2012-06-12 2019-07-25 한화테크윈 주식회사 감시 시스템의 영상 관리 장치 및 방법
CN102929663B (zh) * 2012-10-15 2016-08-17 华为技术有限公司 一种现场可编程门阵列的加载方法、装置及系统

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3059221A (en) * 1956-12-03 1962-10-16 Rca Corp Information storage and transfer system
US3665416A (en) * 1969-10-09 1972-05-23 Mitsuo Hikosaka On-line real time data processing system
US3836891A (en) * 1973-07-05 1974-09-17 Bendix Corp Tape reader system with buffer memory
NL165859C (nl) * 1975-04-25 1981-05-15 Philips Nv Station voor informatie-overdracht.
JPS5247635A (en) * 1975-10-15 1977-04-15 Toshiba Corp Control method for transmitting informat ion
AT352449B (de) * 1977-01-21 1979-09-25 Schrack Elektrizitaets Ag E Einrichtung zur zeitlichen pufferung seriell einlangender bitfolgen in einem oder mehreren silospeichern
JPS607812B2 (ja) * 1977-07-11 1985-02-27 富士電機株式会社 デ−タバツフアリング装置

Also Published As

Publication number Publication date
JPS5591026A (en) 1980-07-10
IT1165427B (it) 1987-04-22
EP0013347A1 (fr) 1980-07-23
DE2965878D1 (en) 1983-08-18
EP0013347B1 (fr) 1983-07-13
IT7928122A0 (it) 1979-12-18
US4258418A (en) 1981-03-24
CA1124887A (en) 1982-06-01

Similar Documents

Publication Publication Date Title
JPS6318220B2 (ja)
US5884099A (en) Control circuit for a buffer memory to transfer data between systems operating at different speeds
US5832308A (en) Apparatus for controlling data transfer between external interfaces through buffer memory using a FIFO, an empty signal, and a full signal
US5134702A (en) Serial-to-parallel and parallel-to-serial converter
JP5764004B2 (ja) 共用データ・バスに対する階層的バッファ・システムのための方法、集積回路デバイス、およびプロセッサ・デバイス
US7352836B1 (en) System and method of cross-clock domain rate matching
JPS607306B2 (ja) 逐次記憶インタ−フエ−ス装置
JPH09214527A (ja) ネットワークインタフェースコントローラ
JPS625406A (ja) 状態装置
JPS6055848B2 (ja) 情報処理装置
US5842042A (en) Data transfer control method for controlling transfer of data through a buffer without causing the buffer to become empty or overflow
US6199132B1 (en) Communication link with isochronous and asynchronous priority modes
US5745731A (en) Dual channel FIFO circuit with a single ported SRAM
CN115586974A (zh) 内存控制器、系统、装置及电子设备
JPH06318189A (ja) 第１のプロセッサに対応する第１のフレームセットを第２のプロセッサに対応する第２のフレームセットへ同期させる方法およびコンピュータ装置
US5418744A (en) Data transfer apparatus
JP2597040B2 (ja) Ｆｉｆｏメモリ装置
JPH07114510A (ja) Ｆｉｆｏしきい値制御ｄｍａ制御方式
JPS6333185B2 (ja)
US6865654B2 (en) Device for interfacing asynchronous data using first-in-first-out
JPS6325737B2 (ja)
JPH0642227B2 (ja) デ−タ転送装置
JP4328223B2 (ja) データ送信装置およびデータ受信装置
JPS61251252A (ja) デ−タ転送処理方法
JPH048037A (ja) 多相データバス送信制御回路