JPS6320041B2 - - Google Patents
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- JPS6320041B2 JPS6320041B2 JP57211985A JP21198582A JPS6320041B2 JP S6320041 B2 JPS6320041 B2 JP S6320041B2 JP 57211985 A JP57211985 A JP 57211985A JP 21198582 A JP21198582 A JP 21198582A JP S6320041 B2 JPS6320041 B2 JP S6320041B2
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- H01—ELECTRIC ELEMENTS
- H01P—WAVEGUIDES; RESONATORS, LINES, OR OTHER DEVICES OF THE WAVEGUIDE TYPE
- H01P1/00—Auxiliary devices
- H01P1/10—Auxiliary devices for switching or interrupting
- H01P1/15—Auxiliary devices for switching or interrupting by semiconductor devices
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- Transceivers (AREA)
- Waveguide Switches, Polarizers, And Phase Shifters (AREA)
Description
【発明の詳細な説明】
この発明は半導体基板に構成したFETを用い
て送、受信系のマイクロ波を制御する送受切換ス
イツチの高性能化に関するものである。まず、従
来の送受切換スイツチについて図により説明す
る。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to improving the performance of a transmitting/receiving switch that controls microwaves in a transmitting and receiving system using FETs formed on a semiconductor substrate. First, a conventional transmission/reception selector switch will be explained with reference to the drawings.
第1図は従来の送受切換スイツチの構成の一例
を示す。 FIG. 1 shows an example of the configuration of a conventional transmission/reception changeover switch.
図中、1は半導体基板、2は地導体、3は地導
体2と共に構成されるマイクロストリツプ線路の
主線路、4aは同じく第1の副線路、4bは同じ
く第2の副線路、5aは第1のFET、5bは第
2のFET、6aは第1のFET5a構成する第1
のドレイン電極、7aは同じく第1のソース電
極、8aは同じく第1のゲート電極、6bは第2
のFET5bを構成する第2のドレイン電極、7
bは同じく第2のソース電極、8bは同じく第2
のゲート電極、9a,9bはそれぞれ第1のゲー
ト電極8a及び第2のゲート電極8bにバイアス
電圧を印加するためのマイクロストリツプ線路か
ら成るバイアス回路である。 In the figure, 1 is a semiconductor substrate, 2 is a ground conductor, 3 is a main line of a microstrip line configured together with the ground conductor 2, 4a is a first sub-line, 4b is a second sub-line, and 5a is the first FET, 5b is the second FET, and 6a is the first FET constituting the first FET5a.
7a is the same first source electrode, 8a is the first gate electrode, and 6b is the second
A second drain electrode 7 constituting FET 5b of
b is the second source electrode, and 8b is the second source electrode.
The gate electrodes 9a and 9b are bias circuits composed of microstrip lines for applying bias voltages to the first gate electrode 8a and the second gate electrode 8b, respectively.
従来の送受切換スイツチは、主線路3の先端部
両側に第1の副線路4a及び第2の副線路4bの
先端を対向させ配置し、かつ対向する主線路3と
第1の副線路4aとの間に第1のFET5aをま
た同じく主線路3と第2の副線路4bとの間に第
2のFET5bをそれぞれ配置し、第1のFET5
aを構成する第1のドレイン電極6aは主線路3
との接続端子の役目を成し、同じく第1のソース
電極7aは第1の副線路4aとの接続端子の役目
を成し、併せて第1のドレイン電極6aと第1の
ソース電極7aとの間に第1のFET5aを構成
する第1のゲート電極8aを形成し、第2の
FET5bを構成する第2のドレイン電極6bは
主線路3との接続端子の役目を成し、同じく第2
のソース電極7bは第2の副線路4bとの接続端
子の役目を成し、併せて第2のドレイン電極6b
と第2のソース電極7bとの間に第2のFET5
bを構成する第2のゲート電極8bを形成してい
る。 In the conventional transmission/reception switch, the tips of the first sub-line 4a and the second sub-line 4b are arranged opposite to each other on both sides of the tip of the main line 3, and the main line 3 and the first sub-line 4a are opposed to each other. A first FET 5a is arranged between the main line 3 and the second sub-line 4b, and a second FET 5b is arranged between the main line 3 and the second sub-line 4b.
The first drain electrode 6a constituting the main line 3
Similarly, the first source electrode 7a serves as a connection terminal with the first sub-line 4a, and the first drain electrode 6a and the first source electrode 7a also serve as a connection terminal with the first sub-line 4a. A first gate electrode 8a constituting the first FET 5a is formed between
The second drain electrode 6b constituting the FET 5b serves as a connection terminal with the main line 3, and also serves as a second drain electrode 6b.
The source electrode 7b serves as a connection terminal with the second sub-line 4b, and the second drain electrode 6b also serves as a connection terminal with the second sub-line 4b.
and the second source electrode 7b.
A second gate electrode 8b constituting the second gate electrode 8b is formed.
ここで、主線路3はアンテナ系の一部、第1の
副線路4aは送信系の一部、第2の副線路4bは
受信系の一部をそれぞれ構成しているものとす
る。 Here, it is assumed that the main line 3 constitutes a part of the antenna system, the first sub-line 4a constitutes a part of the transmitting system, and the second sub-line 4b constitutes a part of the receiving system.
第2図は一般的なFETの特性説明に用いる図
で、ゲート電極のバイアスを変えた時のドレイン
電極とソース電極間の電圧、電流特性である。図
中、10,11はそれぞれゲート電極のバイアス
を零、ピンチオフ状態とした時の特性曲線A,B
である。説明の都合上、ここではドレイン電極と
ソース電極との間の電圧をVDS、電流をIDSとす
る。この場合、ドレイン電極とソース電極との間
の抵抗RDSは、RDS=VDS/IDSで示される。 Figure 2 is a diagram used to explain the characteristics of a typical FET, and shows the voltage and current characteristics between the drain electrode and the source electrode when the bias of the gate electrode is changed. In the figure, 10 and 11 are characteristic curves A and B when the bias of the gate electrode is zero and in the pinch-off state, respectively.
It is. For convenience of explanation, the voltage between the drain electrode and the source electrode is assumed to be V DS and the current is assumed to be I DS here. In this case, the resistance R DS between the drain electrode and the source electrode is expressed as R DS =V DS /I DS .
第3図は従来の送受切換スイツチも含めた一般
的なFETを用いたスイツチ部の構成例を示す。
図中、1は半導体基板、2は地導体、3a,3b
は地導体2と共に構成されるマイクロストリツプ
線路の伝送線路、5はFET、6はFET5のドレ
イン電極、7はFETのソース電極、8はFET5
のゲート電極、9はゲート8にバイアス電圧を印
加するためのマイクロストリツプ線路から成るバ
イアス回路である。 FIG. 3 shows an example of the configuration of a switch section using a general FET, including a conventional transmission/reception changeover switch.
In the figure, 1 is a semiconductor substrate, 2 is a ground conductor, 3a, 3b
is a transmission line of a microstrip line configured with ground conductor 2, 5 is FET, 6 is the drain electrode of FET 5, 7 is the source electrode of FET, 8 is FET 5
9 is a bias circuit consisting of a microstrip line for applying a bias voltage to the gate 8.
従来の一般的なFETを用いたスイツチ部は、
ドレイン電極6とソース電極7との間をインター
デイジタル構成とし、このインターデイジタル構
成内にゲート電極8を折り曲げ構成で形成してい
る。 The switch part using conventional general FET is
An interdigital structure is formed between the drain electrode 6 and the source electrode 7, and a gate electrode 8 is formed in a bent structure within this interdigital structure.
以下、これらの図を用いて従来の送受切換スイ
ツチの動作について説明する。 The operation of the conventional transmission/reception changeover switch will be explained below using these figures.
今、第1図において主線路3にマイクロ波を印
加した場合を考える。第1のゲート電極8aにバ
イアス回路9aを介して零電圧を印加し、第2の
ゲート電極8bにバイアス回路9bを介してピン
チオフ電圧を印加すると、第2図の特性曲線A1
0及び特性曲線11から判るように、第1のドレ
イン電極6aと第1のソース電極7aとの間の抵
抗は小さな値を示し、第2のドレイン電極6bと
第2のソース電極7bとの間の抵抗は大きな値を
示す。 Now, consider the case where microwaves are applied to the main line 3 in FIG. When a zero voltage is applied to the first gate electrode 8a via the bias circuit 9a and a pinch-off voltage is applied to the second gate electrode 8b via the bias circuit 9b, the characteristic curve A1 in FIG.
0 and the characteristic curve 11, the resistance between the first drain electrode 6a and the first source electrode 7a shows a small value, and the resistance between the second drain electrode 6b and the second source electrode 7b shows a small value. shows a large resistance.
このため、主線路3と第1の副線路4aとの間
のマイクロ波は導通状態と成り、主線路3と第2
の副線路4bとの間のマイクロ波はしや断状態と
成る。 Therefore, the microwave between the main line 3 and the first sub-line 4a becomes conductive, and the main line 3 and the second sub-line 4a become conductive.
The microwave communication between the sub line 4b and the sub line 4b is cut off.
一方、第1のゲート電極8aと第2のゲート電
極8bの印加電圧条件を逆にすると、同様に主線
路3と第1の副線路4aとの間はしや断状態に成
り、主線路3と第2の副線路4bとの間は導通状
態と成る。 On the other hand, when the voltage conditions applied to the first gate electrode 8a and the second gate electrode 8b are reversed, the main line 3 and the first sub-line 4a are similarly disconnected, and the main line 3 A conductive state is established between the line and the second sub-line 4b.
このように、第1のゲート電極8a及び第2の
ゲート電極8bへのバイアス条件を変えることに
より、主線路3と第1の副線路4a間及び主線路
3と第2の副線路4b間すなわちアンテナ系と送
信系間及びアンテナ系と受信系間をON/OFFす
る送受切換スイツチが実現出来ている。 In this way, by changing the bias conditions for the first gate electrode 8a and the second gate electrode 8b, the voltage between the main line 3 and the first sub-line 4a and between the main line 3 and the second sub-line 4b, i.e. A transmit/receive switch that turns ON/OFF between the antenna system and the transmitting system and between the antenna system and the receiving system has been realized.
しかし、従来の送受切換スイツチには次に示す
欠点が観られる。それは、しや断状態側の耐電力
特性を向上させようとすると導通状態側の損失特
性が劣化することである。従来の送受切換スイツ
チではしや断状態での耐電力特性を向上させるた
め、すなわち第2図の特性曲線B11に示す
FETの破壊電圧VBを大きくするために第1の
FET5a、第2のFET5bを構成している半導
体基板1の材質を変えていた。この場合第2図の
特性曲線A10に示すFETの未飽和電流IFが低下
し、導通状態での損失特性の劣化をまねいてい
た。 However, the following drawbacks are observed in the conventional transmission/reception selector switch. The reason is that when an attempt is made to improve the power durability characteristics in the disconnected state, the loss characteristics in the conductive state deteriorate. In order to improve the power durability of the conventional transmitting/receiving selector switch in the power-off state, that is, as shown in the characteristic curve B11 in Fig. 2.
In order to increase the breakdown voltage V B of the FET, the first
The material of the semiconductor substrate 1 forming the FET 5a and the second FET 5b was changed. In this case, the unsaturated current I F of the FET shown by the characteristic curve A10 in FIG. 2 decreased, leading to deterioration of the loss characteristics in the conductive state.
一方、従来の送受切換スイツチでは、第1の
FET5a及び第2のFET5bの構成を第3図に
示す構成すなわちゲート電極8の幅(折り曲げ部
の全長を指す。)を折り曲げ構成で広くして形成
し、IFを増加させ導通状態における損失特性を改
善していた。しかし、この構成では、半導体基板
1の材質でVBを大きくし、IFの低下をまねいてい
るため、必要なIFを実現するためには折り曲げ構
成のゲート電極8の幅が広く成り過ぎる。 On the other hand, in the conventional transmission/reception switch, the first
The configuration of the FET 5a and the second FET 5b is shown in FIG. 3, that is, the width of the gate electrode 8 (referring to the total length of the bent part) is increased in the bent configuration, and the I F is increased to increase the loss characteristics in the conductive state. was improving. However, in this configuration, the material of the semiconductor substrate 1 increases V B and causes a decrease in IF , so the width of the gate electrode 8 in the bent configuration becomes too wide in order to achieve the necessary IF . .
この場合、FET5はバイアス回路9の影響を
受け、損失特性の改善に限界があつた。 In this case, the FET 5 was influenced by the bias circuit 9, and there was a limit to the improvement of loss characteristics.
このように、従来の送受切換スイツチでは、導
通状態での損失特性としや断状態での耐電力特性
の両方を十分に良くすることは困難であり、通常
損失特性の悪い状態で構成されており、アンテナ
系と送信系間のマイクロ波送信系電力による発熱
も増大しているという問題があつた。 In this way, it is difficult for conventional transmit/receive selector switches to have sufficiently good loss characteristics in the conductive state and power durability characteristics in the welded state, and they are usually configured with poor loss characteristics. There was also a problem in that heat generation due to the power of the microwave transmission system between the antenna system and the transmission system was also increasing.
この発明は上記問題を解決するため、受信系を
制御するFETはFETの2個直列とし、送信系が
機能している時の損失特性と耐電力特性を改善す
ることを目的としたものである。 In order to solve the above problem, this invention uses two FETs connected in series to control the receiving system, and aims to improve the loss characteristics and power resistance characteristics when the transmitting system is functioning. .
以下、この発明の一実施例を図により詳述す
る。 Hereinafter, one embodiment of the present invention will be described in detail with reference to the drawings.
第4図は、この発明の実施例における送受切換
スイツチの構成を示す。 FIG. 4 shows the configuration of a transmission/reception changeover switch in an embodiment of the present invention.
図中、1は半導体基板、2は地導体、3は地導
体2と共に構成されるマイクロストリツプ線路の
主線路、4aは同じく第1の副線路、4bは同じ
く第2の副線路、5aは第1のFET、5bは第
2のFET、5cは第3のFET、6aは第1の
FET5aを構成する第1のドレイン電極、7a
は同じく第1のソース電極、8aは同じく第1の
ゲート電極、6bは第2のFET5bを構成する
第2のドレイン電極、7bは同じく第2のソース
電極、8bは同じく第2のゲート電極、6cは第
3のFET5cを構成する第3のドレイン電極、
7cは同じく第3のソース電極、8cは同じく第
2のゲート電極、9a,9bはそれぞれ第1のゲ
ート電極8a及び第2のゲート電極8bと第3の
ゲート電極8cにバイアス電圧を印加するための
マイクロストリツプ線路から成るバイアス回路で
ある。 In the figure, 1 is a semiconductor substrate, 2 is a ground conductor, 3 is a main line of a microstrip line configured together with the ground conductor 2, 4a is a first sub-line, 4b is a second sub-line, and 5a is the first FET, 5b is the second FET, 5c is the third FET, and 6a is the first FET.
First drain electrode 7a forming FET 5a
is the same first source electrode, 8a is the first gate electrode, 6b is the second drain electrode constituting the second FET 5b, 7b is the second source electrode, 8b is the second gate electrode, 6c is the third drain electrode constituting the third FET 5c,
7c is also a third source electrode, 8c is a second gate electrode, and 9a and 9b are for applying a bias voltage to the first gate electrode 8a, second gate electrode 8b, and third gate electrode 8c, respectively. This is a bias circuit consisting of microstrip lines.
ここで、主線路3はアンテナ系の一部、第1の
副線路4aは送信系の一部、第2の副線路4bは
受信系の一部をそれぞれ構成しているものとす
る。 Here, it is assumed that the main line 3 constitutes a part of the antenna system, the first sub-line 4a constitutes a part of the transmitting system, and the second sub-line 4b constitutes a part of the receiving system.
この発明による送受切換スイツチでは受信系の
一部を構成している第2の副線路4bと第2の
FET5bの間に第3のFET5cを形成し、第2
のFET5bを構成する第2のソース電極7bと
第3のFET5cを構成する第3のドレイン電極
6cを共通接続端子として形成し、第3のFET
5cを構成する第3のソース電極7cは第2の副
線路4bとの接続端子の役目を成し、併せて第3
のドレイン電極6cと第3のソース電極7cとの
間に第3のFET5cを構成する第3のゲート電
極8cを形成している。 In the transmission/reception changeover switch according to the present invention, the second sub-line 4b and the second
A third FET5c is formed between FET5b, and a second
The second source electrode 7b constituting the FET5b and the third drain electrode 6c constituting the third FET5c are formed as common connection terminals, and the third FET
The third source electrode 7c constituting the line 5c serves as a connection terminal with the second subline 4b, and also serves as a connection terminal with the second subline 4b.
A third gate electrode 8c constituting the third FET 5c is formed between the drain electrode 6c and the third source electrode 7c.
以下、これらの図を用いて、この発明の送受切
換スイツチの動作について説明する。 The operation of the transmission/reception selector switch of the present invention will be described below with reference to these figures.
まず、第1のゲート電極8aにバイアス回路9
aを介して零電圧を印加し、第2のゲート電極8
bと第3のゲート電極8cにバイアス回路9bを
介してピンチオフ電圧を印加すると、第2図から
判るように第1のドレイン電極6aと第1のソー
ス電極7aとの間すなわち主線路3と第1の副線
路4aとの間は導通状態と成り、第2のドレイン
電極6bと第3のソース電極8cとの間すなわち
主線路3と第2の副線路4bとの間はしや断状態
となる。いいかえると、アンテナ系と送信系がマ
イクロ波的に接続され、アンテナ系と受信系がマ
イクロ波的に切り離される。 First, a bias circuit 9 is connected to the first gate electrode 8a.
Applying zero voltage through a, the second gate electrode 8
When a pinch-off voltage is applied to the third gate electrode 8c and the third gate electrode 8c through the bias circuit 9b, as can be seen from FIG. A conductive state is established between the first sub line 4a and a disconnected state between the second drain electrode 6b and the third source electrode 8c, that is, between the main line 3 and the second sub line 4b. Become. In other words, the antenna system and the transmitting system are connected using microwaves, and the antenna system and receiving system are separated using microwaves.
一方、第1のゲート電極8a、第2のゲート電
極8b及び第3のゲート電極8cの印加条件を逆
にすると、同様に主線路3と第1の副線路4aと
の間すなわちアンテナ系と送信系がしや断状態と
成り、主線路3と第2の副線路4bとの間すなわ
ちアンテナ系と受信系が導通状態と成る。 On the other hand, if the application conditions of the first gate electrode 8a, the second gate electrode 8b, and the third gate electrode 8c are reversed, the connection between the main line 3 and the first sub-line 4a, that is, between the antenna system and the transmission The system becomes disconnected, and conduction occurs between the main line 3 and the second sub-line 4b, that is, the antenna system and the receiving system.
このため、第1のゲート電極8a、第2のゲー
ト電極8b及び第3のゲート電極8cへのバイア
ス条件を変えることにより、アンテナ系と送信系
間及びアンテナ系と受信系間をON/OFFする従
来の送受切換スイツチと同等の機能を有する。 Therefore, by changing the bias conditions for the first gate electrode 8a, the second gate electrode 8b, and the third gate electrode 8c, the connections between the antenna system and the transmitting system and between the antenna system and the receiving system can be turned on and off. It has the same function as a conventional transmit/receive switch.
次にこの発明による送受切換スイツチの損失特
性/耐電力特性を向上する理由について説明す
る。 Next, the reason for improving the loss characteristics/power resistance characteristics of the transmission/reception selector switch according to the present invention will be explained.
まず耐電力特性について述べる。一般に送受切
換スイツチでは送信系のみから大きなマイクロ波
電力が印加され、第2図に示した特性曲線B11
の破壊電圧が問題と成るのは主線路3と第2の副
線路4bとの間である。 First, we will discuss the power resistance characteristics. Generally, in a transmission/reception switch, large microwave power is applied only from the transmission system, and the characteristic curve B11 shown in Fig. 2
It is between the main line 3 and the second sub-line 4b that the breakdown voltage becomes a problem.
この場合すなわち主線路3と第2の副線路4b
との間をしや断状態とした場合、第2図の特性曲
線B11のFETを2個直列としているため、主
線路3と第2の副線路4bとの間すなわち第2の
ドレイン電極6bと第3のソース電極7cとの間
には、マイクロ波で生じる電圧が2×VBまで許
容されている。 In this case, the main line 3 and the second sub line 4b
When the connection between the main line 3 and the second sub-line 4b, that is, the second drain electrode 6b and A voltage generated by microwaves is allowed up to 2×V B between the third source electrode 7c and the third source electrode 7c.
したがつて、この発明による送受切換スイツチ
は従来の送受切換スイツチに比較し、FETを構
成している半導体基板1の材質が同一でも4倍の
マイクロ波送信系電力が印加出来る。 Therefore, the transmission/reception switching switch according to the present invention can apply four times as much microwave transmission system power as the conventional transmission/reception switching switch even if the material of the semiconductor substrate 1 constituting the FET is the same.
次に損失特性について述べる。この発明による
送受切換スイツチでは上記のように大幅に耐電力
特性を向上しているため、半導体基板1の材質も
第2図に示した特性曲線A10の未飽和電流IFを
増加させる方向に変えられる。この場合、第1の
FET5a、第2のFET5b及び第3のFET5c
を第3図の構成とすることの効果も増大する。そ
れは、FETのIFがある程度大きな値であり、折り
曲げ構成によるゲート電極8の幅もバイアス回路
9の影響を受けない程度の増加で必要なIFが実現
出来るからである。 Next, we will discuss the loss characteristics. Since the transmitting/receiving selector switch according to the present invention has significantly improved power resistance characteristics as described above, the material of the semiconductor substrate 1 has also been changed in the direction of increasing the unsaturated current I F of the characteristic curve A10 shown in FIG. It will be done. In this case, the first
FET5a, second FET5b and third FET5c
The effect of having the configuration shown in FIG. 3 also increases. This is because the I F of the FET is a relatively large value, and the necessary I F can be achieved by increasing the width of the gate electrode 8 due to the folded configuration to such an extent that it is not affected by the bias circuit 9.
これにより、この発明による送受切換スイツチ
は従来の送受切換スイツチに比較して、耐電力特
性を同一と想定した場合、主線路3と第1の副線
路4aとの間の損失が1/3倍に、主線路3と第2
の副線路4bとの間の損失が2/3倍に成つている。 As a result, the transmission/reception switching switch according to the present invention has 1/3 times the loss between the main line 3 and the first sub-line 4a compared to the conventional transmission/reception switching switch, assuming the same power resistance characteristics. , the main line 3 and the 2nd line
The loss between the line and the sub line 4b is 2/3 times as large.
このため、アンテナ系と送信系との間のマイク
ロ波送信系電力による発熱も減少している。 Therefore, heat generated by microwave transmission system power between the antenna system and the transmission system is also reduced.
このように、この発明による送受切換スイツチ
では、耐圧の問題と成る受信系に接続される
FET部を2個直列のFETで構成しているため、
耐電力特性/損失特性を改善している。 In this way, in the transmitting/receiving switch according to the present invention, the transmitting/receiving switch according to the present invention has a
Since the FET section is composed of two FETs in series,
Improved power resistance/loss characteristics.
なお、以上はFETの各電極が平行関係を保ち
構成されている送受切換スイツチについて説明し
たが、この発明はこれに限らずFETの各電極が
不平行で構成された送受切換スイツチに用いても
良い。 Although the above description has been given to a transmit/receive switch in which the FET electrodes are arranged in parallel, the present invention is not limited to this, and can also be applied to a transmit/receive switch in which the FET electrodes are arranged in a non-parallel manner. good.
以上のように、この発明による送受切換スイツ
チでは受信系に接続されるFET部を2個直列の
FETで構成しているため、耐電力特性/損失特
性の改善に効果がある。 As described above, in the transmitting/receiving selector switch according to the present invention, two FET sections connected to the receiving system are connected in series.
Since it is composed of FETs, it is effective in improving power durability and loss characteristics.
第1図は従来の送受切換スイツチの構成を示す
斜視図、第2図は一般的なFETの説明に用いる
FETの静特性を示す図、第3図は従来の送受切
換スイツチのスイツチ部の構成を示す斜視図、第
4図はこの発明の一実施例による送受切換スイツ
チの構成を示す斜視図である。
図中、1は半導体基板、2は地導体、3は主線
路、4a,4bは第1、第2の副線路、5a,5
b,5cは第1、第2及び第3のFET、6a,
6b,6cは第1、第2及び第3のドレイン電
極、7a,7b,7cは第1、第2及び第3のソ
ース電極、8a,8b,8cは第1、第2及び第
3のゲート電極、9a,9bはバイアス回路であ
る。なお、図中同一あるいは相当部分には同一符
号を付して示してある。
Figure 1 is a perspective view showing the configuration of a conventional transmission/reception switch, and Figure 2 is used to explain a general FET.
FIG. 3 is a perspective view showing the configuration of a switch section of a conventional transmission/reception selector switch, and FIG. 4 is a perspective view showing the configuration of a transmitter/receiver selector switch according to an embodiment of the present invention. In the figure, 1 is a semiconductor substrate, 2 is a ground conductor, 3 is a main line, 4a, 4b are first and second sub lines, 5a, 5
b, 5c are the first, second and third FETs, 6a,
6b, 6c are first, second and third drain electrodes; 7a, 7b, 7c are first, second and third source electrodes; 8a, 8b, 8c are first, second and third gates. Electrodes 9a and 9b are bias circuits. It should be noted that the same or corresponding parts in the figures are indicated by the same reference numerals.
Claims (1)
路から成る主線路の先端部両側に、同じくマイク
ロストリツプ線路から成る第1及び第2の副線路
の先端を対向させ配置し、かつ対向する主線路と
第1の副線路との間及び主線路と第2の副線路と
の間に上記半導体基板に構成したFETを接続し、
併せて主線路はアンテナ系の一部、第1の副線路
は送信系の一部、第2の副線路は受信系の一部を
それぞれ構成して成る送受切換スイツチにおい
て、主線路と第1の副線路との間に接続される
FETはドレイン電極とソース電極を接続端子と
するFET1個で構成し、主線路と第2の副線路と
の間に接続されるFETはドレイン電極とソース
電極を接続端子とするFETを2個直列接続して
構成し、各FETのゲート電極にはそれぞれバイ
アス電圧を印加する手段を具備した事を特徴とす
る送受切換スイツチ。 2 上記FETのドレイン電極とソース電極との
間をインターデイジタル構成とし、上記インター
デイジタル構成内に上記FETのゲート電極を折
り曲げ構成で形成した事を特徴とする特許請求の
範囲第1項記載の送受切換スイツチ。[Scope of Claims] 1. Tips of first and second sub-lines, also made of microstrip lines, are arranged opposite to each other on both sides of the tip of a main line made of microstrip lines formed on a semiconductor substrate. , and connecting the FET configured on the semiconductor substrate between the opposing main line and the first sub-line and between the main line and the second sub-line,
In addition, in a transmitting/receiving switch in which the main line constitutes a part of the antenna system, the first sub line constitutes a part of the transmitting system, and the second sub line constitutes a part of the receiving system, the main line and the first sub line constitute a part of the receiving system. connected between the sub-line of
The FET consists of one FET with a drain electrode and a source electrode as connection terminals, and the FET connected between the main line and the second sub-line consists of two FETs connected in series with a drain electrode and a source electrode as connection terminals. A transmitting/receiving switch characterized in that it is configured by connecting the FETs and is equipped with means for applying a bias voltage to the gate electrode of each FET. 2. The transmitter/receiver according to claim 1, wherein an interdigital configuration is formed between the drain electrode and source electrode of the FET, and the gate electrode of the FET is formed in a bent configuration within the interdigital configuration. Changeover switch.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57211985A JPS59101901A (en) | 1982-12-02 | 1982-12-02 | Transmission and reception changeover switch |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57211985A JPS59101901A (en) | 1982-12-02 | 1982-12-02 | Transmission and reception changeover switch |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59101901A JPS59101901A (en) | 1984-06-12 |
| JPS6320041B2 true JPS6320041B2 (en) | 1988-04-26 |
Family
ID=16614975
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57211985A Granted JPS59101901A (en) | 1982-12-02 | 1982-12-02 | Transmission and reception changeover switch |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59101901A (en) |
-
1982
- 1982-12-02 JP JP57211985A patent/JPS59101901A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59101901A (en) | 1984-06-12 |
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