JPS6322380B2 - - Google Patents
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- Publication number
- JPS6322380B2 JPS6322380B2 JP58045403A JP4540383A JPS6322380B2 JP S6322380 B2 JPS6322380 B2 JP S6322380B2 JP 58045403 A JP58045403 A JP 58045403A JP 4540383 A JP4540383 A JP 4540383A JP S6322380 B2 JPS6322380 B2 JP S6322380B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- memory
- memories
- data stored
- address control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Monitoring And Testing Of Exchanges (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明は記憶回路の記憶データを変更する方式
に係り、特に記憶回路の記憶データの変更を回線
を断とすることなく短時間で行うことが出来る記
憶回路のデータ変更方式に関するものである。
に係り、特に記憶回路の記憶データの変更を回線
を断とすることなく短時間で行うことが出来る記
憶回路のデータ変更方式に関するものである。
(b) 従来技術と問題点
以下、従来の記憶回路の記憶データ変更方式を
時分割交換スイツチを例にとつて説明する。
時分割交換スイツチを例にとつて説明する。
第１図は従来例の時分割交換スイツチのブロツ
ク図、第２図はデータフレーム構成図である。
ク図、第２図はデータフレーム構成図である。
図中１，２はタイムスロツト交換ユニツト（以
下TSIと称す）、３はセレクタ（以下SELと称
す）、４，６はデータメモリ、５，７はアドレス
コントロールメモリ、８は制御器、９はデータ領
域、１０は空き領域を示す。
下TSIと称す）、３はセレクタ（以下SELと称
す）、４，６はデータメモリ、５，７はアドレス
コントロールメモリ、８は制御器、９はデータ領
域、１０は空き領域を示す。
TSI１，２は２重化構成で動作しており、SEL
３ではTSI１，２の出力信号Ｄ，Ｅのどちらかを
選択して信号Ｆとして出力している。
３ではTSI１，２の出力信号Ｄ，Ｅのどちらかを
選択して信号Ｆとして出力している。
アドレスコントロールメモリ５，７は、信号線
Ａより送られてきてデータメモリ４，６に記憶し
たデータを、読み出すアドレスを時間的に制御す
るもので、この大量のデータを読み出すアドレス
をアドレスコントロールデータとして記憶してい
る。このアドレスコントロールデータを更新する
必要が生ずると、信号線Ｂよりデータ更新命令と
更新するアドレスコントロールデータが制御器８
に送られてきて、制御器８の制御により、アドレ
スコントロールメモリ５，７に記憶したアドレス
コントロールデータを更新するが、これは第２図
に示すデータタイムスロツトの空領域１０で行
う。この為１つの空領域で変更を行なう数量に限
りがあり、アドレスコントロールデータの変更が
多数になつた場合は、数個の空領域を使用せねば
ならず、ある時間が必要で其の間は回線断となる
欠点がある。
Ａより送られてきてデータメモリ４，６に記憶し
たデータを、読み出すアドレスを時間的に制御す
るもので、この大量のデータを読み出すアドレス
をアドレスコントロールデータとして記憶してい
る。このアドレスコントロールデータを更新する
必要が生ずると、信号線Ｂよりデータ更新命令と
更新するアドレスコントロールデータが制御器８
に送られてきて、制御器８の制御により、アドレ
スコントロールメモリ５，７に記憶したアドレス
コントロールデータを更新するが、これは第２図
に示すデータタイムスロツトの空領域１０で行
う。この為１つの空領域で変更を行なう数量に限
りがあり、アドレスコントロールデータの変更が
多数になつた場合は、数個の空領域を使用せねば
ならず、ある時間が必要で其の間は回線断となる
欠点がある。
(c) 発明の目的
本発明の目的は上記の欠点をなくするために記
憶回路のデータの変更を、回線を断とすることな
く短時間で出来る記憶回路のデータ変更方式の提
供にある。
憶回路のデータの変更を、回線を断とすることな
く短時間で出来る記憶回路のデータ変更方式の提
供にある。
(d) 発明の構成
本発明は上記の目的を達成するために、二重化
され同一のデータを夫々記憶する第１、第２のメ
モリと、該第１、第２のメモリの読出出力を選択
出力する選択手段と、該第１、第２のメモリと該
選択手段とを制御すると共に、該第１、第２のメ
モリの記憶データの書込変更を行う制御手段とよ
りなる記憶回路において、該制御手段に前記第１
（又は第２）のメモリの記憶データを変更したい
旨の指示を受けた時、該制御手段は該第１（又は
第２）のメモリの動作を停止させ、前記選択手段
に該第２（又は第１）のメモリの出力を選択出力
させることにより変更前の記憶データの読出を可
能にしたまま、前記第１（又は第２）のメモリの
記憶データの書込変更を行うようにしたことを特
徴とする記憶回路の記憶データ変更方式を提供す
るものである。
され同一のデータを夫々記憶する第１、第２のメ
モリと、該第１、第２のメモリの読出出力を選択
出力する選択手段と、該第１、第２のメモリと該
選択手段とを制御すると共に、該第１、第２のメ
モリの記憶データの書込変更を行う制御手段とよ
りなる記憶回路において、該制御手段に前記第１
（又は第２）のメモリの記憶データを変更したい
旨の指示を受けた時、該制御手段は該第１（又は
第２）のメモリの動作を停止させ、前記選択手段
に該第２（又は第１）のメモリの出力を選択出力
させることにより変更前の記憶データの読出を可
能にしたまま、前記第１（又は第２）のメモリの
記憶データの書込変更を行うようにしたことを特
徴とする記憶回路の記憶データ変更方式を提供す
るものである。
(e) 発明の実施例
以下本発明の１実施例につき図に従つて詳細に
説明する。尚、ここにおいても、時分割交換スイ
ツチを例にとつて説明する。
説明する。尚、ここにおいても、時分割交換スイ
ツチを例にとつて説明する。
第３図は本発明の実施例の時分割交換スイツチ
のブロツク図である。
のブロツク図である。
図中第１図と同一機能のものは同一記号で示し
３′はセレクタ、９は制御器を示す。
３′はセレクタ、９は制御器を示す。
通常はTSI１とTSI２は２重化構成で動作して
おり、SEL３′ではTSI１，２の出力信号Ｄ，Ｅ
のどちらかを信号Ｆとして出力している。アドレ
スコントロールデータの変更が必要になると信号
線Ｂよりデータ更新命令と更新するアドレスコン
トロールデータが制御器９に送られてくる。する
と制御器９は、信号線Ｉを介し信号を、SEL３′
に出力し、信号Ｄを選択するようにさせ、又信号
線Ｇを介し信号を発し、TSI２の通常の動作を停
止し、アドレスコントロールデータの書き込みを
行なわせる。この書き込み所要時間は定まつてい
るので、書き込み完了した所定の時間になると信
号線Ｇ，Ｈ，Ｉを介し信号を発し、TSI２を通常
の動作とし、SEL３′は信号Ｅを選択するように
させ、変更後のアドレスコントロールデータにて
交換サービスをするようにし、TSI１の通常の動
作を停止させアドレスコントロールデータの書き
込み状態とし、信号線Ｃを介し、TSI２のアドレ
スコントロールメモリ７の変更後のアドレスコン
トロールデータを書き込ませる。書き込みの所要
時間は定まつているので書き込み完了した所定の
時間になると信号線Ｈより信号を発し、２重化構
成の動作をするようにさせる。
おり、SEL３′ではTSI１，２の出力信号Ｄ，Ｅ
のどちらかを信号Ｆとして出力している。アドレ
スコントロールデータの変更が必要になると信号
線Ｂよりデータ更新命令と更新するアドレスコン
トロールデータが制御器９に送られてくる。する
と制御器９は、信号線Ｉを介し信号を、SEL３′
に出力し、信号Ｄを選択するようにさせ、又信号
線Ｇを介し信号を発し、TSI２の通常の動作を停
止し、アドレスコントロールデータの書き込みを
行なわせる。この書き込み所要時間は定まつてい
るので、書き込み完了した所定の時間になると信
号線Ｇ，Ｈ，Ｉを介し信号を発し、TSI２を通常
の動作とし、SEL３′は信号Ｅを選択するように
させ、変更後のアドレスコントロールデータにて
交換サービスをするようにし、TSI１の通常の動
作を停止させアドレスコントロールデータの書き
込み状態とし、信号線Ｃを介し、TSI２のアドレ
スコントロールメモリ７の変更後のアドレスコン
トロールデータを書き込ませる。書き込みの所要
時間は定まつているので書き込み完了した所定の
時間になると信号線Ｈより信号を発し、２重化構
成の動作をするようにさせる。
このようにすることにより回線を断することな
くしかもアドレスコントロールデータの変更を１
瞬に行なうことが出来る。
くしかもアドレスコントロールデータの変更を１
瞬に行なうことが出来る。
(f) 発明の効果
以上詳細に説明せる如く本発明によれば記憶回
路のデータの変更を回線を断とすることなく１瞬
に行なうことが出来る効果がある。
路のデータの変更を回線を断とすることなく１瞬
に行なうことが出来る効果がある。
第１図は従来例の時分割交換スイツチのブロツ
ク図、第２図はデータフレーム構成図、第３図は
本発明の実施例の時分割交換スイツチのブロツク
図である。 図中１，２はタイムスロツト変換ユニツト、
３，３′はセレクタ、４，６はデータメモリ、５，
７はアドレスコントロールメモリ、８，９は制御
器を示す。
ク図、第２図はデータフレーム構成図、第３図は
本発明の実施例の時分割交換スイツチのブロツク
図である。 図中１，２はタイムスロツト変換ユニツト、
３，３′はセレクタ、４，６はデータメモリ、５，
７はアドレスコントロールメモリ、８，９は制御
器を示す。
Claims (1)
- 【特許請求の範囲】 １ 二重化され同一のデータを夫々記憶する第
１、第２のメモリと、該第１、第２のメモリの読
出出力を選択出力する選択手段と、該第１、第２
のメモリと該選択手段とを制御すると共に、該第
１、第２のメモリの記憶データの書込変更を行う
制御手段とよりなる記憶回路において、 該制御手段に前記第１（又は第２）のメモリの
記憶データを変更したい旨の指示を受けた時、該
制御手段は該第１（又は第２）のメモリの動作を
停止させ、前記選択手段に該第２（又は第１）の
メモリの出力を選択出力させることにより変更前
の記憶データの読出を可能にしたまま、前記第１
（又は第２）のメモリの記憶データの書込変更を
行うようにしたことを特徴とする記憶回路の記憶
データ変更方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58045403A JPS59171093A (ja) | 1983-03-18 | 1983-03-18 | 記憶回路の記憶デ−タ変更方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58045403A JPS59171093A (ja) | 1983-03-18 | 1983-03-18 | 記憶回路の記憶デ−タ変更方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59171093A JPS59171093A (ja) | 1984-09-27 |
| JPS6322380B2 true JPS6322380B2 (ja) | 1988-05-11 |
Family
ID=12718283
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58045403A Granted JPS59171093A (ja) | 1983-03-18 | 1983-03-18 | 記憶回路の記憶デ−タ変更方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59171093A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61205096A (ja) * | 1985-03-08 | 1986-09-11 | Nippon Telegr & Teleph Corp <Ntt> | 時分割交換方式 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52153633A (en) * | 1976-06-16 | 1977-12-20 | Toshiba Corp | Memory correcting system |
-
1983
- 1983-03-18 JP JP58045403A patent/JPS59171093A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59171093A (ja) | 1984-09-27 |
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