JPS6322385B2 - - Google Patents
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- Publication number
- JPS6322385B2 JPS6322385B2 JP58053602A JP5360283A JPS6322385B2 JP S6322385 B2 JPS6322385 B2 JP S6322385B2 JP 58053602 A JP58053602 A JP 58053602A JP 5360283 A JP5360283 A JP 5360283A JP S6322385 B2 JPS6322385 B2 JP S6322385B2
- Authority
- JP
- Japan
- Prior art keywords
- loop
- storage section
- information storage
- boot
- bits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/14—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明は電子計算装置又はその端末機等の記憶
装置に用いられる磁気バブルメモリ素子に関する
ものである。
装置に用いられる磁気バブルメモリ素子に関する
ものである。
(2) 技術の背景
磁気バブルを利用して情報の蓄積、論理演算等
を行なう磁気バブル利用装置は不揮発生、高記憶
密度、低消費電力、小型軽量である等種々の特徴
をもち、さらには機械的要素を全く含まない固体
素子であることから非常に高い信頼性を有し、従
つて大容量メモリとして今後によせる期待は非常
に大きい。
を行なう磁気バブル利用装置は不揮発生、高記憶
密度、低消費電力、小型軽量である等種々の特徴
をもち、さらには機械的要素を全く含まない固体
素子であることから非常に高い信頼性を有し、従
つて大容量メモリとして今後によせる期待は非常
に大きい。
(3) 従来技術と問題点
第１図は従来の奇数・偶数方式のバブルメモリ
チツプ例えば1Mビツトチツプの構成を示す図で
ある。同図において、Ａは偶数ブロツク、Ｂは奇
数ブロツク、１，１′はバブル発生器、２は偶数
ブロツクのマイナーループ、３は奇数ブロツクの
マイナーループ、４，４′は書き込みメジヤー転
送路、５は書込みゲートを形成するスワツプゲー
ト、６は読出しゲートを形成するレプリケートゲ
ート、７，７′は検出器、８，８′は読み出しメジ
ヤー転送路、９，９′は不良ループ情報記憶部を
形成するブートループ、１０はブートループ用の
書込みゲートを形成するスワツプゲート、１１は
ブートループ用の読出しゲートを形成するレプリ
ケートゲートをそれぞれ示している。
チツプ例えば1Mビツトチツプの構成を示す図で
ある。同図において、Ａは偶数ブロツク、Ｂは奇
数ブロツク、１，１′はバブル発生器、２は偶数
ブロツクのマイナーループ、３は奇数ブロツクの
マイナーループ、４，４′は書き込みメジヤー転
送路、５は書込みゲートを形成するスワツプゲー
ト、６は読出しゲートを形成するレプリケートゲ
ート、７，７′は検出器、８，８′は読み出しメジ
ヤー転送路、９，９′は不良ループ情報記憶部を
形成するブートループ、１０はブートループ用の
書込みゲートを形成するスワツプゲート、１１は
ブートループ用の読出しゲートを形成するレプリ
ケートゲートをそれぞれ示している。
この奇数・偶数方式の磁気バブルメモリ素子
は、２つの情報記憶部を形成するマイナーループ
群２、３にそれぞれバブル発生器１，１′、書き
込みメジヤー転送路４，４′、読み出しメジヤー
転送路８，８′、検出器６，６′が接続されてお
り、ブートループ９，９′は１つづつ各ブロツク
に接続され、バブル発生器１，１′、書き込みメ
ジヤー転送路４，４′及び検出器７，７′はマイナ
ーループ用と共用している。このような方式をさ
らに高密度の例えば、4Mビツトチツプに適用し
ようとすると、素子面積の増大とか、また第２図
に示す如くチツプ面積を有効に使用するため検出
器７を１個に減らした場合にはブートループ用読
み出し転送路８が、読み出し用導体８ａと交差す
るため、読み出し用導体８ａを流れる電流によ
り、読み出し転送路８を転送中のバブルが影響を
受け、その動作に誤動作を生じ特性劣化が起る等
の問題があつた。
は、２つの情報記憶部を形成するマイナーループ
群２、３にそれぞれバブル発生器１，１′、書き
込みメジヤー転送路４，４′、読み出しメジヤー
転送路８，８′、検出器６，６′が接続されてお
り、ブートループ９，９′は１つづつ各ブロツク
に接続され、バブル発生器１，１′、書き込みメ
ジヤー転送路４，４′及び検出器７，７′はマイナ
ーループ用と共用している。このような方式をさ
らに高密度の例えば、4Mビツトチツプに適用し
ようとすると、素子面積の増大とか、また第２図
に示す如くチツプ面積を有効に使用するため検出
器７を１個に減らした場合にはブートループ用読
み出し転送路８が、読み出し用導体８ａと交差す
るため、読み出し用導体８ａを流れる電流によ
り、読み出し転送路８を転送中のバブルが影響を
受け、その動作に誤動作を生じ特性劣化が起る等
の問題があつた。
(4) 発明の目的
本発明は上記従来の問題点に鑑み、素子面積の
増加を抑え且つ特性の劣化のない大容量の磁気バ
ブルメモリ素子を提供することを目的とするもの
である。
増加を抑え且つ特性の劣化のない大容量の磁気バ
ブルメモリ素子を提供することを目的とするもの
である。
(5) 発明の構成
そしてこの目的は本発明によれば、複数のマイ
ナーループによつて形成される情報記憶部とは別
個に少なくとも１つの不良ループ情報記憶部を具
備し、該不良ループ情報記憶部に不良ループ情報
を書き込むための磁気バブル発生器、書き込みメ
ジヤー転送路、書き込みゲートおよび不良ループ
情報を読み出すための読み出しゲート、読み出し
メジヤー転送路とを具備し、不良ループ情報の検
出を前記情報記憶部の検出部と共用するように構
成し、且つ前記不良ループ情報用バブル発生器か
ら不良ループ情報記憶部につながつた前記書込み
ゲートまでのビツト数と、前記不良ループ情報記
憶部につながつた読出しゲートから検出器までの
ビツト数との和が、前記情報記憶部用バブル発生
器から前記情報記憶部につながつた書込みゲート
までのビツト数と前記情報記憶部につながつた読
出しゲートから前記検出部までのビツト数との和
に等しいことを特徴とする磁気バブルメモリ素子
を提供することによつて達成される。
ナーループによつて形成される情報記憶部とは別
個に少なくとも１つの不良ループ情報記憶部を具
備し、該不良ループ情報記憶部に不良ループ情報
を書き込むための磁気バブル発生器、書き込みメ
ジヤー転送路、書き込みゲートおよび不良ループ
情報を読み出すための読み出しゲート、読み出し
メジヤー転送路とを具備し、不良ループ情報の検
出を前記情報記憶部の検出部と共用するように構
成し、且つ前記不良ループ情報用バブル発生器か
ら不良ループ情報記憶部につながつた前記書込み
ゲートまでのビツト数と、前記不良ループ情報記
憶部につながつた読出しゲートから検出器までの
ビツト数との和が、前記情報記憶部用バブル発生
器から前記情報記憶部につながつた書込みゲート
までのビツト数と前記情報記憶部につながつた読
出しゲートから前記検出部までのビツト数との和
に等しいことを特徴とする磁気バブルメモリ素子
を提供することによつて達成される。
(6) 発明の実施例
以下本発明実施例を図面によつて詳述する。
第３図は本発明による磁気バブルメモリ素子を
説明するための図である。同図において、２０は
偶数ブロツクの情報記憶部としてのマイナールー
プ、２１は奇数ブロツクの情報記憶部としてのマ
イナーループ、２２，２２′はマイナーループ用
バブル発生器、２３，２３′はマイナーループ用
書き込みメジヤー転送路、２４，２４′はマイナ
ーループ用スワツプゲート、２５，２５′はマイ
ナーループ用レプリケートゲート、２６，２６′
はマイナーループ用読み出しメジヤー転送路、２
７は検出器、２８，２８′は不良ループ情報記憶
部としてのブートループ、２９，２９′はブート
ループ用バブル発生器、３０，３０′はブートル
ープ用書き込みメジヤー転送路、３１，３１′は
ブートループ用スワツプゲート、３２，３２′は
ブートループ用レプリケートゲート、３３，３
３′はブートループ用読み出しメジヤー転送路を
それぞれ示している。
説明するための図である。同図において、２０は
偶数ブロツクの情報記憶部としてのマイナールー
プ、２１は奇数ブロツクの情報記憶部としてのマ
イナーループ、２２，２２′はマイナーループ用
バブル発生器、２３，２３′はマイナーループ用
書き込みメジヤー転送路、２４，２４′はマイナ
ーループ用スワツプゲート、２５，２５′はマイ
ナーループ用レプリケートゲート、２６，２６′
はマイナーループ用読み出しメジヤー転送路、２
７は検出器、２８，２８′は不良ループ情報記憶
部としてのブートループ、２９，２９′はブート
ループ用バブル発生器、３０，３０′はブートル
ープ用書き込みメジヤー転送路、３１，３１′は
ブートループ用スワツプゲート、３２，３２′は
ブートループ用レプリケートゲート、３３，３
３′はブートループ用読み出しメジヤー転送路を
それぞれ示している。
本実施例は図に示す如く、偶数ブロツクのマイ
ナーループ２０と奇数ブロツクのマイナーループ
２１とを並べて配置し、その右上方に検出器２７
と、その左側の余白部分にブートループ２８，２
８′を２本配置し、それぞれのブートループにバ
ブル発生器２９，２９′、メジヤー転送路３０，
３０′，３３，３３′を設け、ブートループ２８，
２８′の情報はマイナーループ２０，２１の検出
器２７を共用して読み出される構成になつてい
る。
ナーループ２０と奇数ブロツクのマイナーループ
２１とを並べて配置し、その右上方に検出器２７
と、その左側の余白部分にブートループ２８，２
８′を２本配置し、それぞれのブートループにバ
ブル発生器２９，２９′、メジヤー転送路３０，
３０′，３３，３３′を設け、ブートループ２８，
２８′の情報はマイナーループ２０，２１の検出
器２７を共用して読み出される構成になつてい
る。
このように構成された本実施例は、ブートルー
プ２８，２８′用のレプリケートゲート３２，３
２′の導体パターンはメジヤー転送路３３，３
３′と交差しないように配置できるため、特性劣
化がなく、さらに素子の余白部にブートループ２
８，２８′を配置したため素子面積の増大を抑え
ることができる。
プ２８，２８′用のレプリケートゲート３２，３
２′の導体パターンはメジヤー転送路３３，３
３′と交差しないように配置できるため、特性劣
化がなく、さらに素子の余白部にブートループ２
８，２８′を配置したため素子面積の増大を抑え
ることができる。
なおビツト構成において、偶数ブロツクのバブ
ル発生器２２からスワツプゲート２４までのビツ
ト数をｎ・奇数ブロツクのバブル発生器２２′か
らスワツプゲート２４′までのビツト数をｎ＋１
（又はｎ−１）とし、偶数ブロツクのレプリケー
トゲート２５から検出器２７までのビツト数を
ｍ、奇数ブロツクのレプリケートゲート２５′か
ら検出器２７までのビツト数をｍ−１（又はｍ＋
１）とすることにより、偶数・奇数ブロツクの転
送路の長さは偶数ブロツクが（ｎ＋ｍ）、奇数ブ
ロツクが（ｎ＋１）＋（ｍ−１）で両者等しく且つ
マイナーループ２０，２１の位置が１ビツトずれ
ていることでバブル発生器２２，２２′は偶数・
奇数ブロツクに交互に書き込み、検出器２７は偶
数・奇数ブロツクから交互に情報を読み出すこと
ができる。このことは従来の奇数・偶数方式と同
様である。
ル発生器２２からスワツプゲート２４までのビツ
ト数をｎ・奇数ブロツクのバブル発生器２２′か
らスワツプゲート２４′までのビツト数をｎ＋１
（又はｎ−１）とし、偶数ブロツクのレプリケー
トゲート２５から検出器２７までのビツト数を
ｍ、奇数ブロツクのレプリケートゲート２５′か
ら検出器２７までのビツト数をｍ−１（又はｍ＋
１）とすることにより、偶数・奇数ブロツクの転
送路の長さは偶数ブロツクが（ｎ＋ｍ）、奇数ブ
ロツクが（ｎ＋１）＋（ｍ−１）で両者等しく且つ
マイナーループ２０，２１の位置が１ビツトずれ
ていることでバブル発生器２２，２２′は偶数・
奇数ブロツクに交互に書き込み、検出器２７は偶
数・奇数ブロツクから交互に情報を読み出すこと
ができる。このことは従来の奇数・偶数方式と同
様である。
また２個のブートループ２８，２８′において
もバブル発生器２９，２９′からスワツプゲート
３１，３１′までのビツト数をそれぞれｎ＋２、
ｎ＋３とし、レプリケートゲート３２，３２′か
らスワツプゲート検出器２７までのビツト数をそ
れぞれｍ−２、ｍ−３として、各転送路の和をマ
イナーループの場合と同様にｎ＋ｍとし、ブート
ループ２８と２８′の位置を１ビツトずらすこと
により、バブル発生器２９，２９′はブートルー
プ２８，２８′に交互に書き込みを行ない、検出
器２７は交互に情報を読み出すことができ、第１
図に示した従来の構成と互換性を保つことができ
る。
もバブル発生器２９，２９′からスワツプゲート
３１，３１′までのビツト数をそれぞれｎ＋２、
ｎ＋３とし、レプリケートゲート３２，３２′か
らスワツプゲート検出器２７までのビツト数をそ
れぞれｍ−２、ｍ−３として、各転送路の和をマ
イナーループの場合と同様にｎ＋ｍとし、ブート
ループ２８と２８′の位置を１ビツトずらすこと
により、バブル発生器２９，２９′はブートルー
プ２８，２８′に交互に書き込みを行ない、検出
器２７は交互に情報を読み出すことができ、第１
図に示した従来の構成と互換性を保つことができ
る。
第４図乃至第６図は本発明を4Mビツト素子に
応用した実際例を説明するための図であり、第４
図は概略図、第５図はその1Mビツトブロツク、
第６図はバブル転送路のパターンをそれぞれ示
す。
応用した実際例を説明するための図であり、第４
図は概略図、第５図はその1Mビツトブロツク、
第６図はバブル転送路のパターンをそれぞれ示
す。
第４図の4Mビツト素子は１素子上に1Mビツト
ブロツクが４個〜形成されており各ブロツク
には偶数ブロツクのマイナーループ４０と奇数ブ
ロツクのマイナーループ４１とブートループ４２
とバブル発生器４３とが形成されている。
ブロツクが４個〜形成されており各ブロツク
には偶数ブロツクのマイナーループ４０と奇数ブ
ロツクのマイナーループ４１とブートループ４２
とバブル発生器４３とが形成されている。
第５図は第４図の素子の1Mビツトブロツクを
拡大して示した図であり、同図において、４０は
偶数ブロツクのマイナーループ、４１は奇数ブロ
ツクのマイナーループ、４２，４２′はブートル
ープ、４３はバブル検出器、４４はバブル検出器
のダミー、４５，４５′はバブル発生器用導体の
端子、４６，４６′はスワツプゲート用導体の端
子、４７，４７′はレプリケートゲート用導体の
端子、４８はブートループ用バブル発生器の導体
の端子、４９，４９′はブートループ用スワツプ
ゲートの導体の端子、５０，５０′はブートルー
プ用レプリケートゲートの導体の端子、５１はバ
ブル検出器の端子、５２はダミーの端子、５３は
バブル検出器とダミーの共通端子をそれぞれ示し
ている。
拡大して示した図であり、同図において、４０は
偶数ブロツクのマイナーループ、４１は奇数ブロ
ツクのマイナーループ、４２，４２′はブートル
ープ、４３はバブル検出器、４４はバブル検出器
のダミー、４５，４５′はバブル発生器用導体の
端子、４６，４６′はスワツプゲート用導体の端
子、４７，４７′はレプリケートゲート用導体の
端子、４８はブートループ用バブル発生器の導体
の端子、４９，４９′はブートループ用スワツプ
ゲートの導体の端子、５０，５０′はブートルー
プ用レプリケートゲートの導体の端子、５１はバ
ブル検出器の端子、５２はダミーの端子、５３は
バブル検出器とダミーの共通端子をそれぞれ示し
ている。
第６図の転送パターンはワイドギヤツプ型の転
送パターンであり、ａは4μmピツチでマイナール
ープに用いられ、ｂは8μmピツチでブートループ
に用いられている。
送パターンであり、ａは4μmピツチでマイナール
ープに用いられ、ｂは8μmピツチでブートループ
に用いられている。
この4Mビツト素子は第５図の如くブートルー
プ４２，４２′からバブル検出器４３までの転送
路５４，５４′とブートループのレプリケートゲ
ート用の導体５５とが交差せずに形成されている
ので、転送路５４，５４′を転送されるバブルは
導体５５を流れる電流の影響を受けることはな
い。なおマイナーループのレプリケートゲート用
導体５６が転送路５４，５４′と交差しているが、
これは、ブートループ読み出し中はマイナールー
プの読み出しは行なわれないので、転送路５４，
５４′を転送されるバブルには無関係である。
プ４２，４２′からバブル検出器４３までの転送
路５４，５４′とブートループのレプリケートゲ
ート用の導体５５とが交差せずに形成されている
ので、転送路５４，５４′を転送されるバブルは
導体５５を流れる電流の影響を受けることはな
い。なおマイナーループのレプリケートゲート用
導体５６が転送路５４，５４′と交差しているが、
これは、ブートループ読み出し中はマイナールー
プの読み出しは行なわれないので、転送路５４，
５４′を転送されるバブルには無関係である。
なお、また従来の奇数・偶数方式では、バブル
検出器とダミーとが隣接して形成されていたた
め、１ビツトおきにしか情報の読み取りができ
ず、そのため奇数・偶数ブロツクにそれぞれ１個
づつの検出器を必要としたが、本発明では第５図
の如くバブル検出器４３とダミー４４とを分離し
て配置し、バブル検出器４３を出たバブルはガー
ドレールによつて廃棄されるようになつているた
め、毎ビツトの読み出しが可能となり、検出器４
３は１個で奇数・偶数ブロツクの情報を交互に読
み出すことができるようになつている。
検出器とダミーとが隣接して形成されていたた
め、１ビツトおきにしか情報の読み取りができ
ず、そのため奇数・偶数ブロツクにそれぞれ１個
づつの検出器を必要としたが、本発明では第５図
の如くバブル検出器４３とダミー４４とを分離し
て配置し、バブル検出器４３を出たバブルはガー
ドレールによつて廃棄されるようになつているた
め、毎ビツトの読み出しが可能となり、検出器４
３は１個で奇数・偶数ブロツクの情報を交互に読
み出すことができるようになつている。
(7) 発明の効果
以上、詳細に説明したように本発明の磁気バブ
ルメモリ素子は、1Mビツト単位で必要な２本の
ブートループを１個所にまとめ新たにバブル発生
器、書き込み読み出し転送路をもうけ、検出器は
１個に減じ、情報読み出し用と共用することによ
り素子面積の増大を抑え、且つブートループ情報
読み出し特性劣化をなくして大容量メモリを実現
し得るといつた効果大なるものである。
ルメモリ素子は、1Mビツト単位で必要な２本の
ブートループを１個所にまとめ新たにバブル発生
器、書き込み読み出し転送路をもうけ、検出器は
１個に減じ、情報読み出し用と共用することによ
り素子面積の増大を抑え、且つブートループ情報
読み出し特性劣化をなくして大容量メモリを実現
し得るといつた効果大なるものである。
第１図及び第２図は従来の磁気バブルメモリ素
子を説明するための図、第３図は本発明による磁
気バブルメモリ素子を説明するための図、第４図
乃至第６図は本発明を4Mビツト素子に応用した
実際例を説明するための図である。 図面において、２０，２１はマイナーループ、
２２，２２′はマイナーループ用バブル発生器、
２３，２３′はマイナーループ用書き込みメジヤ
ー転送路、２４，２４′はマイナーループ用スワ
ツプゲート、２５，２５′はマイナーループ用レ
プリケートゲート、２６，２６′はマイナールー
プ用読み出しメジヤー転送路、２７は検出器、２
８，２８′はブートループ、２９，２９′はブート
ループ用バブル発生器、３０，３０′はブートル
ープ用書き込みメジヤー転送路、３１，３１′は
ブートループ用スワツプゲート、３２，３２′は
ブートループ用レプリケートゲート、３３，３
３′はブートループ用読み出しメジヤー転送路を
それぞれ示す。
子を説明するための図、第３図は本発明による磁
気バブルメモリ素子を説明するための図、第４図
乃至第６図は本発明を4Mビツト素子に応用した
実際例を説明するための図である。 図面において、２０，２１はマイナーループ、
２２，２２′はマイナーループ用バブル発生器、
２３，２３′はマイナーループ用書き込みメジヤ
ー転送路、２４，２４′はマイナーループ用スワ
ツプゲート、２５，２５′はマイナーループ用レ
プリケートゲート、２６，２６′はマイナールー
プ用読み出しメジヤー転送路、２７は検出器、２
８，２８′はブートループ、２９，２９′はブート
ループ用バブル発生器、３０，３０′はブートル
ープ用書き込みメジヤー転送路、３１，３１′は
ブートループ用スワツプゲート、３２，３２′は
ブートループ用レプリケートゲート、３３，３
３′はブートループ用読み出しメジヤー転送路を
それぞれ示す。
Claims (1)
- １ 複数のマイナーループによつて形成される情
報記憶部とは別個に少なくとも１つの不良ループ
情報記憶部を具備し、該不良ループ情報記憶部に
不良ループ情報を書き込むための磁気バブル発生
器、書き込みメジヤー転送路、書き込みゲートお
よび不良ループ情報を読み出すための読出しゲー
ト、読み出しメジヤー転送路とを具備し、不良ル
ープ情報の検出を前記情報記憶部の検出部と共用
するように構成し、且つ、前記不良ループ情報用
バブル発生器から不良ループ情報記憶部につなが
つた前記書込みゲートまでのビツト数と、前記不
良ループ情報記憶部につながつた読出しゲートか
ら検出器までのビツト数との和が、前記情報記憶
部用バブル発生器から前記情報記憶部につながつ
た書込みゲートまでのビツト数と前記情報記憶部
につながつた読出しゲートから前記検出部までの
ビツト数との和に等しいことを特徴とする磁気バ
ブルメモリ素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58053602A JPS59180879A (ja) | 1983-03-31 | 1983-03-31 | 磁気バブルメモリ素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58053602A JPS59180879A (ja) | 1983-03-31 | 1983-03-31 | 磁気バブルメモリ素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59180879A JPS59180879A (ja) | 1984-10-15 |
| JPS6322385B2 true JPS6322385B2 (ja) | 1988-05-11 |
Family
ID=12947426
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58053602A Granted JPS59180879A (ja) | 1983-03-31 | 1983-03-31 | 磁気バブルメモリ素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59180879A (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS559787A (en) * | 1978-09-04 | 1980-01-23 | Iseki Agricult Mach | Threshing depth regulater in combined harvester |
| JPS55125593A (en) * | 1979-03-19 | 1980-09-27 | Nec Corp | Magnetic bubble memory element |
| JPS55135388A (en) * | 1979-04-09 | 1980-10-22 | Nec Corp | Magnetic bubble memory element |
| JPS55135389A (en) * | 1979-04-09 | 1980-10-22 | Nec Corp | Magnetic bubble memory element |
-
1983
- 1983-03-31 JP JP58053602A patent/JPS59180879A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59180879A (ja) | 1984-10-15 |
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