JPS6324598B2 - - Google Patents
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- Publication number
- JPS6324598B2 JPS6324598B2 JP15552881A JP15552881A JPS6324598B2 JP S6324598 B2 JPS6324598 B2 JP S6324598B2 JP 15552881 A JP15552881 A JP 15552881A JP 15552881 A JP15552881 A JP 15552881A JP S6324598 B2 JPS6324598 B2 JP S6324598B2
- Authority
- JP
- Japan
- Prior art keywords
- line control
- signal
- line
- memory
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Exchange Systems With Centralized Control (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Description
【発明の詳細な説明】
本発明はメモリ読出信号の初期インヒビツト方
式、さらに詳しく言えば、蓄積プログラム制御式
電子交換機の信号分配装置から送出される回線制
御信号を一旦回線制御メモリに記憶させ、これを
シーケンシヤルに繰返し読出して回線対応部に送
出して回線制御を行なう方式において、回線制御
メモリからの読出信号の初期インヒビツト方式に
関する。
式、さらに詳しく言えば、蓄積プログラム制御式
電子交換機の信号分配装置から送出される回線制
御信号を一旦回線制御メモリに記憶させ、これを
シーケンシヤルに繰返し読出して回線対応部に送
出して回線制御を行なう方式において、回線制御
メモリからの読出信号の初期インヒビツト方式に
関する。
蓄積プログラム制御式電子交換機において、特
に時分割交換機において、加入者回線あるいは中
継回線を制御して信号の選定，送出，停止等を行
なう場合、加入者回路あるいはトランクは信号分
配装置からそれぞれ回線制御信号を受ける。この
回線制御信号は制御される回線が一定の制御を受
ける間、例えば呼出信号送出中、時分割的に与え
られる。
に時分割交換機において、加入者回線あるいは中
継回線を制御して信号の選定，送出，停止等を行
なう場合、加入者回路あるいはトランクは信号分
配装置からそれぞれ回線制御信号を受ける。この
回線制御信号は制御される回線が一定の制御を受
ける間、例えば呼出信号送出中、時分割的に与え
られる。
このような場合、信号分配装置から送られる回
線制御信号を一旦回線制御メモリに記憶し、これ
をシーケンシヤルに繰返して読出して回線対応部
（回線対応部の加入者回路、トランク）に与える
ようにすれば、信号分配装置は一定の制御信号を
上記メモリに書込むことにより制御信号が上記メ
モリから繰返して回線側に送出されることとなり
信号分配装置から制御信号をいちいち繰返し送出
する必要がなくなり、また、回線の制御を変更す
る場合、例えば加入者回線に送出していた呼出信
号を停止するような場合、信号分配装置は単に上
記メモリの制御しようとする回線対応のアドレス
の中の内容を書替えればすむので、回線制御の際
の信号分配装置の処理負荷が少くてすむので有利
である。
線制御信号を一旦回線制御メモリに記憶し、これ
をシーケンシヤルに繰返して読出して回線対応部
（回線対応部の加入者回路、トランク）に与える
ようにすれば、信号分配装置は一定の制御信号を
上記メモリに書込むことにより制御信号が上記メ
モリから繰返して回線側に送出されることとなり
信号分配装置から制御信号をいちいち繰返し送出
する必要がなくなり、また、回線の制御を変更す
る場合、例えば加入者回線に送出していた呼出信
号を停止するような場合、信号分配装置は単に上
記メモリの制御しようとする回線対応のアドレス
の中の内容を書替えればすむので、回線制御の際
の信号分配装置の処理負荷が少くてすむので有利
である。
上記の方式において、電子交換機の最初の起動
あるいは停電後の起動の際、電源投入時には、上
記回線制御メモリの内容は不安定であるので電源
投入と同時にそのときの回線制御メモリの内容に
より回線を制御すると不都合が起ることがある。
すなわち、回線の状態と上記メモリに記憶されて
いる回線制御信号が対応しないと、呼出信号を送
るべきでない通話状態にある回線（停電中に応答
があつたような場合）に呼出信号を送出するよう
な不都合がおこるおそれがある。
あるいは停電後の起動の際、電源投入時には、上
記回線制御メモリの内容は不安定であるので電源
投入と同時にそのときの回線制御メモリの内容に
より回線を制御すると不都合が起ることがある。
すなわち、回線の状態と上記メモリに記憶されて
いる回線制御信号が対応しないと、呼出信号を送
るべきでない通話状態にある回線（停電中に応答
があつたような場合）に呼出信号を送出するよう
な不都合がおこるおそれがある。
上記の信号分配装置から送出される回線制御信
号を一旦回線制御メモリに記憶し、これをシーケ
ンシヤルに繰返して読出して回線制御を行なう方
式においては、電源投入時に不都合な動作を行な
うことなく、正常に動作を開始させる何らかの手
段が必要である。
号を一旦回線制御メモリに記憶し、これをシーケ
ンシヤルに繰返して読出して回線制御を行なう方
式においては、電源投入時に不都合な動作を行な
うことなく、正常に動作を開始させる何らかの手
段が必要である。
本発明は、上記のような回線制御メモリに一旦
回線制御信号を記憶させ、これをシーケンシヤル
に繰返して読出して回線制御を行なう方式におい
て、電源投入時に上記の不都合を生ずることな
く、簡単な手段により電源投入により自動的に正
常に起動可能とすることを目的とするものであ
る。
回線制御信号を記憶させ、これをシーケンシヤル
に繰返して読出して回線制御を行なう方式におい
て、電源投入時に上記の不都合を生ずることな
く、簡単な手段により電源投入により自動的に正
常に起動可能とすることを目的とするものであ
る。
次に本発明の一実施例を図面について説明す
る。図は本発明の一実施例のブロツク図である。
図においてSPは電子交換機の回線対応部で、レ
ジスタREGおよび例えば加入者回路LC1〜LCoを
有し、例えばラインシエルフとして構成される。
CPは制御部で、SPRはシグナルプロセツサで信
号分配装置としても使用され、SDMは回線制御
メモリ、A.SELはアドレス・セレクタ、Ｔ―
CTRはタイム・スロツト・カウンタ、STは本発
明により設けられた起動手段であつて、フリツ
プ・フロツプFFとアンド・ゲートAGとを含む。
なお、図には電子交換機中の本発明の理解に必要
な部分のみを示す。
る。図は本発明の一実施例のブロツク図である。
図においてSPは電子交換機の回線対応部で、レ
ジスタREGおよび例えば加入者回路LC1〜LCoを
有し、例えばラインシエルフとして構成される。
CPは制御部で、SPRはシグナルプロセツサで信
号分配装置としても使用され、SDMは回線制御
メモリ、A.SELはアドレス・セレクタ、Ｔ―
CTRはタイム・スロツト・カウンタ、STは本発
明により設けられた起動手段であつて、フリツ
プ・フロツプFFとアンド・ゲートAGとを含む。
なお、図には電子交換機中の本発明の理解に必要
な部分のみを示す。
いま、図示の電子交換機において電源が投入さ
れたとする。投入とともに電源電圧Vccが立上る。
起動手段STにおいて、フリツプ・フロツプFFは
３個の入力端子Ｃ，Ｄ，Ｒと１個の出力端子Ｑを
有し、リセツト信号入力端子Ｒにリセツト入力が
なければ、クロツク入力端子Ｃの入力によりセツ
トされ、出力端子Ｑはそのときのデータ入力端子
Ｄに入力していた信号（“１”あるいは“０”）を
保持する。リセツト信号が入力端子Ｒに与えられ
るとフリツプ・フロツプFFはリセツトされ出力
端子Ｑの出力は“０”に保たれる。
れたとする。投入とともに電源電圧Vccが立上る。
起動手段STにおいて、フリツプ・フロツプFFは
３個の入力端子Ｃ，Ｄ，Ｒと１個の出力端子Ｑを
有し、リセツト信号入力端子Ｒにリセツト入力が
なければ、クロツク入力端子Ｃの入力によりセツ
トされ、出力端子Ｑはそのときのデータ入力端子
Ｄに入力していた信号（“１”あるいは“０”）を
保持する。リセツト信号が入力端子Ｒに与えられ
るとフリツプ・フロツプFFはリセツトされ出力
端子Ｑの出力は“０”に保たれる。
いま、電源が投入され電源電圧Vccが立上つた
とする。その電圧Vccは抵抗r2を経て入力“１”
としてフリツプフロツプFFのデータ入力端子Ｄ
に入力する。次に電圧Vccが抵抗r1を経て、コン
デンサC0のためにやや遅れて信号“１”として
クロツク入力端子Ｃに入力する。従つて、このと
き既にデータ入力端子Ｄには“１”が入力してい
るので、フリツプ・フロツプFFがクロツク入力
端子Ｃの入力“１”でセツトされると、出力端子
Ｑの出力は“１”に固定される。出力端子Ｑの出
力“１”はアンド・ゲートAGの否定入力端に入
力し、アンド・ゲートAGを非導通とする。これ
により、電源投入時、メモリ読出信号をインヒビ
ツトすることができる。
とする。その電圧Vccは抵抗r2を経て入力“１”
としてフリツプフロツプFFのデータ入力端子Ｄ
に入力する。次に電圧Vccが抵抗r1を経て、コン
デンサC0のためにやや遅れて信号“１”として
クロツク入力端子Ｃに入力する。従つて、このと
き既にデータ入力端子Ｄには“１”が入力してい
るので、フリツプ・フロツプFFがクロツク入力
端子Ｃの入力“１”でセツトされると、出力端子
Ｑの出力は“１”に固定される。出力端子Ｑの出
力“１”はアンド・ゲートAGの否定入力端に入
力し、アンド・ゲートAGを非導通とする。これ
により、電源投入時、メモリ読出信号をインヒビ
ツトすることができる。
一方電源の投入により、当該電子交換機は動作
を開始し、図示しない走査装置の動作により回線
の状態（加入者回路、トランクの状態）が走査さ
れその情報が信号受信装置を経て、主プロセツサ
に送られ、ここで処理されて回線をその状態に対
応して制御するための制御情報が作成される。こ
の制御情報は図示のシグナル・プロセツサSPR
に送られる。
を開始し、図示しない走査装置の動作により回線
の状態（加入者回路、トランクの状態）が走査さ
れその情報が信号受信装置を経て、主プロセツサ
に送られ、ここで処理されて回線をその状態に対
応して制御するための制御情報が作成される。こ
の制御情報は図示のシグナル・プロセツサSPR
に送られる。
シグナル・プロセツサSPRは、上記の制御情
報に基づき回線制御信号SDを作成し、これを回
線対応に、しかも回線対応の書込みアドレス情報
（W.A.）とともに、前記回線制御メモリSDMに
送り、また書込信号（W.E）を送る。
報に基づき回線制御信号SDを作成し、これを回
線対応に、しかも回線対応の書込みアドレス情報
（W.A.）とともに、前記回線制御メモリSDMに
送り、また書込信号（W.E）を送る。
書込サイクルにおいて、アドレス・セレクタ
A.SELは上記書込アドレス情報（W.A.）を選択
して回線制御メモリSDMのアドレス入力端子AD
に送る。
A.SELは上記書込アドレス情報（W.A.）を選択
して回線制御メモリSDMのアドレス入力端子AD
に送る。
回線制御メモリSDMは、書込信号（W.E.）を
受けて、情報入力端子Dinに送られた上記回線対
応の制御信号（SD）を、上記の回線対応のアド
レスに書込む。
受けて、情報入力端子Dinに送られた上記回線対
応の制御信号（SD）を、上記の回線対応のアド
レスに書込む。
タイム・スロツト・カウンタＴ―CTRは、該
当電子交換機の通話路制御のためのタイム・スロ
ツトに同期するパルスを計数し、その計数結果を
読出アドレスとして上記回線制御メモリSDMに
送出し、回線制御メモリSDMの全アドレスの数
に対応する数を計数したとき０に復帰する循環カ
ウンタである。このタイム・スロツト・カウンタ
Ｔ―CTRの計数出力が読出アドレス（R.W.）と
して、読出サイクルのとき、アドレス・セレクタ
A.SELにより選択されて回線制御メモリSDMの
アドレス入力端子ADに入力し、該アドレスの内
容が情報出力端子Dputに読出される。
当電子交換機の通話路制御のためのタイム・スロ
ツトに同期するパルスを計数し、その計数結果を
読出アドレスとして上記回線制御メモリSDMに
送出し、回線制御メモリSDMの全アドレスの数
に対応する数を計数したとき０に復帰する循環カ
ウンタである。このタイム・スロツト・カウンタ
Ｔ―CTRの計数出力が読出アドレス（R.W.）と
して、読出サイクルのとき、アドレス・セレクタ
A.SELにより選択されて回線制御メモリSDMの
アドレス入力端子ADに入力し、該アドレスの内
容が情報出力端子Dputに読出される。
このように、回線制御メモリSDMは、シーケ
ンシヤル（アドレス順に）繰返して読出され、読
出した回線制御信号は情報出力端子Dputから出力
する。
ンシヤル（アドレス順に）繰返して読出され、読
出した回線制御信号は情報出力端子Dputから出力
する。
しかし、電源投入時は、上記のように、アン
ド・ゲートAGは非導通であるから、情報出力端
子Dputから出力する回線制御情報は阻止され、回
線対応部SPには送られず、各回線は何等の制御
を受けず、接続が行なわれていない状態にある。
ド・ゲートAGは非導通であるから、情報出力端
子Dputから出力する回線制御情報は阻止され、回
線対応部SPには送られず、各回線は何等の制御
を受けず、接続が行なわれていない状態にある。
主プロセツサにおける処理が進み、回線制御メ
モリSDMに全回線に対する制御信号が書込まれ
ると、シグナルプロセツサSPRはこれを検知し
てリセツト信号（RES）をフリツプフロツプFF
のリセツト信号入力端子Ｒに送る。これによりフ
リツプフロツプFFはリセツトされ出力端子Ｑの
出力は“０”に固定され、従つてアンドゲート
AGは、その否定入力が“０”となるので導通
し、回線制御メモリSDMの出力端子Dputから出
力する回線制御信号は回線対応部SPに送られる
ようになる。
モリSDMに全回線に対する制御信号が書込まれ
ると、シグナルプロセツサSPRはこれを検知し
てリセツト信号（RES）をフリツプフロツプFF
のリセツト信号入力端子Ｒに送る。これによりフ
リツプフロツプFFはリセツトされ出力端子Ｑの
出力は“０”に固定され、従つてアンドゲート
AGは、その否定入力が“０”となるので導通
し、回線制御メモリSDMの出力端子Dputから出
力する回線制御信号は回線対応部SPに送られる
ようになる。
タイム・スロツト・カウンタＴ―CTRは読出
サイクルにおいてアドレス（R.A.）情報を送出
するとき、タイミング信号（TS）を送出する。
回線制御メモリSDMから読出され、出力端子
Dputから送出される回線制御信号は、回線対応部
SPのレジスタREGに送られるが、上記タイミン
グ信号（TS）は核レジスタREGに送られ、これ
を制御してそのとき送られた回線制御信号を格納
する。レジスタREGには、回線制御メモリSDM
から上記のようにして読出される回線制御信号が
順次に格納されるので、これを対応する回線（図
の場合加入者回路LC1〜LCo）に順次に送つて所
要の制御を行なう。
サイクルにおいてアドレス（R.A.）情報を送出
するとき、タイミング信号（TS）を送出する。
回線制御メモリSDMから読出され、出力端子
Dputから送出される回線制御信号は、回線対応部
SPのレジスタREGに送られるが、上記タイミン
グ信号（TS）は核レジスタREGに送られ、これ
を制御してそのとき送られた回線制御信号を格納
する。レジスタREGには、回線制御メモリSDM
から上記のようにして読出される回線制御信号が
順次に格納されるので、これを対応する回線（図
の場合加入者回路LC1〜LCo）に順次に送つて所
要の制御を行なう。
以上、本発明の一実施例について説明したが、
本発明は上記実施例に限られるものではなく、そ
の技術的範囲において種々の変形が可能である。
本発明は上記実施例に限られるものではなく、そ
の技術的範囲において種々の変形が可能である。
起動手段STにおいて、電源投入時にフリツ
プ・フロツプFFをセツトするには図示以外の手
段を使用することも可能であり、回線対応部SP
には加入者回路LC1〜LCoが示されているが、ト
ランク（通話トランクおよび信号トランク等の非
通話トランクを含む。）に対しても同様に実施し
得る。
プ・フロツプFFをセツトするには図示以外の手
段を使用することも可能であり、回線対応部SP
には加入者回路LC1〜LCoが示されているが、ト
ランク（通話トランクおよび信号トランク等の非
通話トランクを含む。）に対しても同様に実施し
得る。
以上説明したように、本発明によれば、蓄積プ
ログラム制御式電子交換機、特に時分割交換機に
おいて、信号分配装置から送出される回線制御信
号を一旦回線制御メモリに記憶し、これをシーケ
ンシヤルに繰返し読出して回線対応部に送出して
回線制御を行なう場合、電源投入時簡単な手段に
より、自動的に回線制御を正常に起動することが
できる効果がある。
ログラム制御式電子交換機、特に時分割交換機に
おいて、信号分配装置から送出される回線制御信
号を一旦回線制御メモリに記憶し、これをシーケ
ンシヤルに繰返し読出して回線対応部に送出して
回線制御を行なう場合、電源投入時簡単な手段に
より、自動的に回線制御を正常に起動することが
できる効果がある。
図は本発明の一実施例の接続構成を示すブロツ
ク図である。 SP……回線対応部、LC1〜LCo……加入者回
路、REG……レジスタ、CP……制御部、SPR…
…シグナル・プロセツサ、SDM……回線制御メ
モリ、A.SEL……アドレス・セレクタ、Ｔ―
CTR……タイム・スロツト・カウンタ、ST……
起動手段、FF……フリツプ・フロツプ、AG……
アンド・ゲート。
ク図である。 SP……回線対応部、LC1〜LCo……加入者回
路、REG……レジスタ、CP……制御部、SPR…
…シグナル・プロセツサ、SDM……回線制御メ
モリ、A.SEL……アドレス・セレクタ、Ｔ―
CTR……タイム・スロツト・カウンタ、ST……
起動手段、FF……フリツプ・フロツプ、AG……
アンド・ゲート。
Claims (1)
- １ 蓄積プログラム制御式電子交換機の信号分配
装置から送出される回線制御信号を一旦回線制御
メモリ記憶させ、これをシーケンシヤルに繰返し
読出して回線対応部に送出して回線制御を行なう
方式において、上記回線制御メモリからの読出信
号の導通を制御するためのアンド・ゲートと、電
源投入時セツトされその出力により上記アンド・
ゲートを非導通とし、かつ、全回線に対する回線
制御信号が上記回線制御メモリに書込まれたとき
リセツトされ、その出力により上記アンド・ゲー
トを導通させるフリツプフロツプを具備し、電源
投入時上記回線制御メモリから読出される不安定
な初期の回線制御信号をインヒビツトすることを
特徴とするメモリ読出信号の初期インヒビツト方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15552881A JPS5857887A (ja) | 1981-09-30 | 1981-09-30 | メモリ読出信号の初期インヒビツト方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15552881A JPS5857887A (ja) | 1981-09-30 | 1981-09-30 | メモリ読出信号の初期インヒビツト方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5857887A JPS5857887A (ja) | 1983-04-06 |
| JPS6324598B2 true JPS6324598B2 (ja) | 1988-05-21 |
Family
ID=15608035
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15552881A Granted JPS5857887A (ja) | 1981-09-30 | 1981-09-30 | メモリ読出信号の初期インヒビツト方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5857887A (ja) |
-
1981
- 1981-09-30 JP JP15552881A patent/JPS5857887A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5857887A (ja) | 1983-04-06 |
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