JPS6325360B2 - - Google Patents
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- JPS6325360B2 JPS6325360B2 JP54041325A JP4132579A JPS6325360B2 JP S6325360 B2 JPS6325360 B2 JP S6325360B2 JP 54041325 A JP54041325 A JP 54041325A JP 4132579 A JP4132579 A JP 4132579A JP S6325360 B2 JPS6325360 B2 JP S6325360B2
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Description
本発明は例えば電子楽器の音源部等に用いて好
適なデイジタル波形発生回路に関し、特にデイジ
タル波形発生回路の波形データとして正弦波以外
の波形データを扱う場合に生じる折り返し誤差を
防止するようにしたデイジタル波形発生回路に関
するものである。 一般にデイジタル波形を発生する方式には大別
してリードオンリイメモリ（以下ROMと云う）、
ランダムアクセスメモリ（以下RAMと云う）ま
たはシフトレジスタに入れた波形データを音階周
波数に対応したクロツクで連続的に読み出す可変
クロツク方式と、一定の周期毎に所定の率で変化
するアドレス信号をROMまたはRAMに与えて
波形データを読み出す固定クロツク方式とがあ
る。 この２つのデイジタル波形発生方式のうち固定
クロツク方式ではサンプリングクロツク周波数を
c、データサンプル数をＮとするとc／Ｎより大
きい発生周波数の場合にアドレスのスキツプが生
じ折り返し誤差を生じる可能性がある。この誤差
を生じないようにする為には発生周波数に応じて
その都度データを入れ換える方法もあるが高速転
送が必要であり、装置も複雑になる等の欠点があ
る。 本発明は斯る点に鑑み、簡単な構成で、迅速且
つ確実に折り返し誤差を防止できるデイジタル波
形発生回路を提供するものである。 以下本発明の一実施例を第１図ないし第５図に
基づいて説明する。 第１図は本発明に係るデイジタル波形発生回路
の基本的な回路構成を示すものである。第１図に
おいて、１は例えば鍵盤等に連結されたキーアサ
イナ（図示せず）に接続され、発生しようとする
信号波形の情報を受ける入力端子、２は発生しよ
うとする信号波形の周波数に応じて例えば４ビツ
トの情報の加数ｎ（正の整数）やチヤンネルおよ
びワードを設定するための定数設定回路である。 通常所望の周波数の信号波形を発生させたい場
合、その発生周波数をＦ、サンプリングクロツク
周波数をc、使用するアキユムレータの動作ビツ
ト数をＢとすると、これらと上記加数ｎとに次式
のような関係が成立する。 Ｆ＝nc／2B ……(1) 従つて上記(1)式よりサンプリングクロツク周波
数cとアキユムレータの動作ビツト数Ｂを一定と
すると発生周波数Ｆは加数ｎを変えることにより
可変できることが理解される。例えばサンプリン
グクロツク周波数cが50kHz、アキユムレータの
動作ビツト数Ｂが例えば第２図に示すようにD0
〜D19の20ビツトであるものとして0.04678Hzから
19.9998kHzの周波数Ｆを発生させたい場合、その
発生周波数にそれぞれ対応して１から419430の範
囲の加数ｎを定数設定回路２に設定すればよい。 このようにして決定される加数ｎは定数設定回
路２からRAM３に書込まれる。RAM３は上述
のアキユレムレータに相当するもので例えば256
×４ビツトの容量を有し、タイミング制御回路４
からのアドレス信号により上記４ビツトの情報を
同時に（並列に）書込んだり、読出したりするこ
とができ、４ビツトを１組として256組まで記憶
することが可能である。こゝではRAM３のメモ
リマツプは第３図に示すように成つており、複数
個のチヤンネル例えば16個のチヤンネルCH0〜
CH15に対し、各チヤンネルがそれぞれ16個のア
ドレスを占有するようにし、しかもその中で実際
に使用するのは１番目から10番目のアドレスとす
る。例えばチヤンネルCH0の場合はアドレス00か
ら09のみを使用し、残りの0Aから0Fのアドレス
は使用しないようにし、以下他のチヤンネルも同
様である。 更に各チヤンネルを所定個数のワード例えば５
個のワードW0〜W4にそれぞれ分割し、各ワード
を互いに隣接する２個のアドレスを割当てる。例
えばチヤンネルCH0の場合はワードW0にアドレ
ス00と01を割当て、ワードW1にアドレス02と03
を割当てる等である。そして各ワードが占有する
２個のアドレスのうち第１番目のアドレスに上述
したような加数を記憶させ、第２番目のアドレス
に上記加数が加算される被加数を記憶させる。例
えばチヤンネルCH0のワードW0の第１番目のア
ドレス00には加数０を記憶させ、第２番目のアド
レス01には被加数０を記憶させる。 このようにしてRAM３に配されるチヤンネル
やワードとサンプリングクロツク周波数との関係
を第４図に示す。すなわち、いまタイミング制御
回路４より発生されるサンプリングクロツク周波
数を50kHzとするそのサンプリング周期は第４図
Ａに示すように20μsとなるので、この20μsの１周
期内で第４図Ｂに示すように０〜15の16チヤンネ
ルの演算処理がなされるようになし、その時要す
る時間は１チヤンネル当り1.25μsである。更にこ
の各チヤンネルを上述したように５個のワードに
分割して処理する。この状態を第４図Ｃに示す
が、５個のワード０〜４はそれぞれ0.25μsで演算
処理される。 そして分割処理されるワード０〜４は第４図Ｄ
に示すようにそれぞれ４個のタイムスロツトすな
わちT1，T2，T3およびT4で順次処理され、その
時１タイムスロツトに要する処理時間は62.5ms
である。つまりRAM３はタイミング制御回路４
からのアドレス信号に応答して第１のタイムスロ
ツトT1で或るワードの前半のアドレスに記憶さ
れている加数を読出し、第２のタイムスロツト
T2でその空いたアドレスにそのワードの加数を
設定回路２から書込み、第３のタイムスロツト
T3でそのワードの後半のアドレスに記憶されて
いる被加数を読みだし、そして第４のタイムスロ
ツトT4で加算回路５で加算された加数と被加数
の結果を上記後半のアドレスに書込む。この動作
を第３図のチヤンネルCH0の第２番目のワード
W1について詳述すると、RAM３は第１のタイム
スロツトT1でアドレス02に記憶されている加数
１を読出し、第２のタイムスロツトT2でアドレ
ス02に加数１を書込み、そして第３のタイムスロ
ツトT3でアドレス03に記憶されている被加数１
を読出し、第４のタイムスロツトT4で加数１と
被加数１の加算結果をアドレス03に書込む。 このRAM３の読出し書込みの動作を表わす信
号Ｒ／Ｗとタイミング制御回路４からのアドレス
信号Adとのタイミング関係は第４図Ｅに示され
ている。すなわちRAM３はアドレス信号A0が
“０”の時Ｒ／Ｗ信号の“１”で加数の読出し、
“０”で加数を書込み、アドレス信号A0が“１”
の時Ｒ／Ｗ信号の“１”で被加数を読み出し、
“０”で加数と被加数の加算結果を書込む。 そしてRAM３は上述の動作を全てのチヤンネ
ルの各ワードに付いて同様に繰返し行う。 このようにしてRAM３により読出し書込みさ
れる被加数、加数はそれぞれ４ビツトの情報とし
てラツチ回路６および７にラツチされるが、これ
らのラツチ回路６および７はタイミング制御回路
４より１チヤンネル内の各ワードに対する被加
数、加数のうち上位の２個のワードの被加数、加
数をラツチするように成されている。すなわちチ
ヤンネルCH0の場合はワードW3，W4の被加数
３，４がラツチ回路６にラツチされ、ワードW3，
W4の加数３，４がラツチ回路７にラツチされる。 ラツチ回路６にラツチされた被加数は予め所定
の帯域制限された複数個の波形データが記憶され
ているROM８のアドレスを瞬時的に指定するた
めの第２図に示すようなアドレス信号A0〜A7と
して使用される。第２図からも明らかなようにこ
のアドレス信号A0〜A7はRAM３で扱われるD0
〜D19のビツト構成の上位のビツトにそれぞれ対
応するように成されている。上記ROM８には例
えば正弦波信号から高調波成分を含んだアナログ
信号を50KHzでサンプリングした８ビツト・256
ワードのデジタルデータが８通り記憶されている
ので、上記アドレス信号A0〜A7により上記256ワ
ードのアドレス指定を行う。一方ラツチ回路７に
ラツチされた加数は後述される折り返し誤差を防
止するためのプライオリテイエンコーダ９に供給
され、第２図に示されるようにこのプライオリテ
イエンコーダ９はラツチ回路７から供給される上
位８ビツトの加数データを３ビツトのアドレス信
号に変換し、上記ROM８に記憶された８種類の
波形データの選択を行う。ところで、固定クロツ
ク方式では上述の如くサンプリングクロツク周波
数c、データサンプル数をＮとするとc／Ｎより
大きい発生周波数の場合に、ROM８のアドレス
指定にスキツプを生じ、折り返し誤差を生じる可
能性がある。これを生じないようにするためには
ROM８の波形データを高調波を含む波形から正
弦波に近い波形に加数（３ビツト）に応じて切換
えれば良い（帯域制限）。そこでこの発明では所
定の帯域制限を施したデータバンクをROM８に
複数個（例えば８個）設け、これをプライオリテ
イエンコーダ９でバンク指定するようにする。 例えば第２図に示すようなD0〜D19のアキユレ
ータビツト構成で、サンプリングクロツク周波数
を50kHz、データサンプル数を128、データバン
ク数を８とした場合の各データバンクに対する周
波数範囲は次表の如く設定することができる。
適なデイジタル波形発生回路に関し、特にデイジ
タル波形発生回路の波形データとして正弦波以外
の波形データを扱う場合に生じる折り返し誤差を
防止するようにしたデイジタル波形発生回路に関
するものである。 一般にデイジタル波形を発生する方式には大別
してリードオンリイメモリ（以下ROMと云う）、
ランダムアクセスメモリ（以下RAMと云う）ま
たはシフトレジスタに入れた波形データを音階周
波数に対応したクロツクで連続的に読み出す可変
クロツク方式と、一定の周期毎に所定の率で変化
するアドレス信号をROMまたはRAMに与えて
波形データを読み出す固定クロツク方式とがあ
る。 この２つのデイジタル波形発生方式のうち固定
クロツク方式ではサンプリングクロツク周波数を
c、データサンプル数をＮとするとc／Ｎより大
きい発生周波数の場合にアドレスのスキツプが生
じ折り返し誤差を生じる可能性がある。この誤差
を生じないようにする為には発生周波数に応じて
その都度データを入れ換える方法もあるが高速転
送が必要であり、装置も複雑になる等の欠点があ
る。 本発明は斯る点に鑑み、簡単な構成で、迅速且
つ確実に折り返し誤差を防止できるデイジタル波
形発生回路を提供するものである。 以下本発明の一実施例を第１図ないし第５図に
基づいて説明する。 第１図は本発明に係るデイジタル波形発生回路
の基本的な回路構成を示すものである。第１図に
おいて、１は例えば鍵盤等に連結されたキーアサ
イナ（図示せず）に接続され、発生しようとする
信号波形の情報を受ける入力端子、２は発生しよ
うとする信号波形の周波数に応じて例えば４ビツ
トの情報の加数ｎ（正の整数）やチヤンネルおよ
びワードを設定するための定数設定回路である。 通常所望の周波数の信号波形を発生させたい場
合、その発生周波数をＦ、サンプリングクロツク
周波数をc、使用するアキユムレータの動作ビツ
ト数をＢとすると、これらと上記加数ｎとに次式
のような関係が成立する。 Ｆ＝nc／2B ……(1) 従つて上記(1)式よりサンプリングクロツク周波
数cとアキユムレータの動作ビツト数Ｂを一定と
すると発生周波数Ｆは加数ｎを変えることにより
可変できることが理解される。例えばサンプリン
グクロツク周波数cが50kHz、アキユムレータの
動作ビツト数Ｂが例えば第２図に示すようにD0
〜D19の20ビツトであるものとして0.04678Hzから
19.9998kHzの周波数Ｆを発生させたい場合、その
発生周波数にそれぞれ対応して１から419430の範
囲の加数ｎを定数設定回路２に設定すればよい。 このようにして決定される加数ｎは定数設定回
路２からRAM３に書込まれる。RAM３は上述
のアキユレムレータに相当するもので例えば256
×４ビツトの容量を有し、タイミング制御回路４
からのアドレス信号により上記４ビツトの情報を
同時に（並列に）書込んだり、読出したりするこ
とができ、４ビツトを１組として256組まで記憶
することが可能である。こゝではRAM３のメモ
リマツプは第３図に示すように成つており、複数
個のチヤンネル例えば16個のチヤンネルCH0〜
CH15に対し、各チヤンネルがそれぞれ16個のア
ドレスを占有するようにし、しかもその中で実際
に使用するのは１番目から10番目のアドレスとす
る。例えばチヤンネルCH0の場合はアドレス00か
ら09のみを使用し、残りの0Aから0Fのアドレス
は使用しないようにし、以下他のチヤンネルも同
様である。 更に各チヤンネルを所定個数のワード例えば５
個のワードW0〜W4にそれぞれ分割し、各ワード
を互いに隣接する２個のアドレスを割当てる。例
えばチヤンネルCH0の場合はワードW0にアドレ
ス00と01を割当て、ワードW1にアドレス02と03
を割当てる等である。そして各ワードが占有する
２個のアドレスのうち第１番目のアドレスに上述
したような加数を記憶させ、第２番目のアドレス
に上記加数が加算される被加数を記憶させる。例
えばチヤンネルCH0のワードW0の第１番目のア
ドレス00には加数０を記憶させ、第２番目のアド
レス01には被加数０を記憶させる。 このようにしてRAM３に配されるチヤンネル
やワードとサンプリングクロツク周波数との関係
を第４図に示す。すなわち、いまタイミング制御
回路４より発生されるサンプリングクロツク周波
数を50kHzとするそのサンプリング周期は第４図
Ａに示すように20μsとなるので、この20μsの１周
期内で第４図Ｂに示すように０〜15の16チヤンネ
ルの演算処理がなされるようになし、その時要す
る時間は１チヤンネル当り1.25μsである。更にこ
の各チヤンネルを上述したように５個のワードに
分割して処理する。この状態を第４図Ｃに示す
が、５個のワード０〜４はそれぞれ0.25μsで演算
処理される。 そして分割処理されるワード０〜４は第４図Ｄ
に示すようにそれぞれ４個のタイムスロツトすな
わちT1，T2，T3およびT4で順次処理され、その
時１タイムスロツトに要する処理時間は62.5ms
である。つまりRAM３はタイミング制御回路４
からのアドレス信号に応答して第１のタイムスロ
ツトT1で或るワードの前半のアドレスに記憶さ
れている加数を読出し、第２のタイムスロツト
T2でその空いたアドレスにそのワードの加数を
設定回路２から書込み、第３のタイムスロツト
T3でそのワードの後半のアドレスに記憶されて
いる被加数を読みだし、そして第４のタイムスロ
ツトT4で加算回路５で加算された加数と被加数
の結果を上記後半のアドレスに書込む。この動作
を第３図のチヤンネルCH0の第２番目のワード
W1について詳述すると、RAM３は第１のタイム
スロツトT1でアドレス02に記憶されている加数
１を読出し、第２のタイムスロツトT2でアドレ
ス02に加数１を書込み、そして第３のタイムスロ
ツトT3でアドレス03に記憶されている被加数１
を読出し、第４のタイムスロツトT4で加数１と
被加数１の加算結果をアドレス03に書込む。 このRAM３の読出し書込みの動作を表わす信
号Ｒ／Ｗとタイミング制御回路４からのアドレス
信号Adとのタイミング関係は第４図Ｅに示され
ている。すなわちRAM３はアドレス信号A0が
“０”の時Ｒ／Ｗ信号の“１”で加数の読出し、
“０”で加数を書込み、アドレス信号A0が“１”
の時Ｒ／Ｗ信号の“１”で被加数を読み出し、
“０”で加数と被加数の加算結果を書込む。 そしてRAM３は上述の動作を全てのチヤンネ
ルの各ワードに付いて同様に繰返し行う。 このようにしてRAM３により読出し書込みさ
れる被加数、加数はそれぞれ４ビツトの情報とし
てラツチ回路６および７にラツチされるが、これ
らのラツチ回路６および７はタイミング制御回路
４より１チヤンネル内の各ワードに対する被加
数、加数のうち上位の２個のワードの被加数、加
数をラツチするように成されている。すなわちチ
ヤンネルCH0の場合はワードW3，W4の被加数
３，４がラツチ回路６にラツチされ、ワードW3，
W4の加数３，４がラツチ回路７にラツチされる。 ラツチ回路６にラツチされた被加数は予め所定
の帯域制限された複数個の波形データが記憶され
ているROM８のアドレスを瞬時的に指定するた
めの第２図に示すようなアドレス信号A0〜A7と
して使用される。第２図からも明らかなようにこ
のアドレス信号A0〜A7はRAM３で扱われるD0
〜D19のビツト構成の上位のビツトにそれぞれ対
応するように成されている。上記ROM８には例
えば正弦波信号から高調波成分を含んだアナログ
信号を50KHzでサンプリングした８ビツト・256
ワードのデジタルデータが８通り記憶されている
ので、上記アドレス信号A0〜A7により上記256ワ
ードのアドレス指定を行う。一方ラツチ回路７に
ラツチされた加数は後述される折り返し誤差を防
止するためのプライオリテイエンコーダ９に供給
され、第２図に示されるようにこのプライオリテ
イエンコーダ９はラツチ回路７から供給される上
位８ビツトの加数データを３ビツトのアドレス信
号に変換し、上記ROM８に記憶された８種類の
波形データの選択を行う。ところで、固定クロツ
ク方式では上述の如くサンプリングクロツク周波
数c、データサンプル数をＮとするとc／Ｎより
大きい発生周波数の場合に、ROM８のアドレス
指定にスキツプを生じ、折り返し誤差を生じる可
能性がある。これを生じないようにするためには
ROM８の波形データを高調波を含む波形から正
弦波に近い波形に加数（３ビツト）に応じて切換
えれば良い（帯域制限）。そこでこの発明では所
定の帯域制限を施したデータバンクをROM８に
複数個（例えば８個）設け、これをプライオリテ
イエンコーダ９でバンク指定するようにする。 例えば第２図に示すようなD0〜D19のアキユレ
ータビツト構成で、サンプリングクロツク周波数
を50kHz、データサンプル数を128、データバン
ク数を８とした場合の各データバンクに対する周
波数範囲は次表の如く設定することができる。
【表】
従つてプライオリテイエンコーダ９はラツチ回
路７から供給される加数のうち“１”である最上
位ビツトがD12〜D18のいずれかによつてROM８
内の８個のデータバンクを１オクターブ毎に切換
える。こゝで折り返し誤差の生じるのは400Hz以
上であるが、データバンク０と１は音質に差を持
たせるために分けている。 つまりROM８はラツチ回路６の出力をアドレ
ス信号として所定のデータバンク内の波形データ
を瞬時的に読出し、発生周波数の高調波分が高く
なつてアドレスのスキツプが生じ折り返し誤差が
生じる恐れがあるとプライオリテイエンコーダ９
からのバンク指定信号により折り返し誤差の生じ
ない所望のデータバンクに切換えられ、そこのデ
ータバンク内の波形データを読出すように働く。 このようにしてROM８より読出された波形デ
ータは次段のラツチ回路１０で所定時間ラツチさ
れてタイミング制御回路４からのクロツク信号に
よりタイミングをとられた後外部回路へ送出され
る。 第５図は本発明に係るデイジタル波形発生回路
の具体的な回路構成を示すもので第１図と対応す
る部分には同一符号を付して説明する。 第５図において１１は発生周波数に応じて上記
(1)式で決定される加数ｎが設定されるゲート回
路、１２は１チヤンネル内の各ワードＷおよび複
数個のチヤンネルCHをそれぞれ４ビツトの情報
として設定するための比較器であつて、この比較
器１２は後述されるアドレスカウンタからのワー
ドアドレス信号、チヤンネルアドレス信号がそれ
ぞれ設定したワード、チヤンネルの情報と一致す
るとオア回路１３を介してゲート回路１１のゲー
トを開くように働く。この際比較器１２に上記ワ
ードおよびチヤンネルの情報が設定されると、そ
の状態が付勢信号ENで表わされ、これらのデー
タがゲート回路１１に入力されると、そのことが
応答信号RQで表わされる。ゲート回路１１、比
較器１２およびオア回路１３は第１図の定数設定
回路２に対応している。 RAM３は上述したような機能を有し端子WE
のレベルが“０”の時アドレス信号に対応した位
置にデータを書込み、端子OEが“０”の時記録
されているデータを読出すように働く。１４は例
えば4MHzのシステムクロツクを発生するための
発振器、１５は10進カウンタ、１６は16進（４ビ
ツト）カウンタであつて、カウンタ１５および１
６によりアドレスカウンタを構成する。カウンタ
１５の出力は１チヤンネル内の各ワード用アドレ
ス信号であり、カウンタ１６の出力は複数個のチ
ヤンネル例えば16チヤンネル用アドレス信号であ
る。 １７および１８はそれぞれアンド回路およびオ
ア回路であつて、比較器１２の出力と、カウンタ
１５の出力をインバータ１９で反転した出力とを
アンド回路１７で論理処理してその出力が“０”
のときオア回路１８を介してRAM３の端子WE
を０となしゲート回路１１からのデータすなわち
設定された加数ｎをRAM３に書込ませる。 ２０はRAM３の端子OEが“０”で読出され
る所定ワードに対応した加数をラツチするための
ラツチ回路、２１は次のタイムスロツトでRAM
３より読出される上記所定ワードの被加数とラツ
チ回路２０にラツチされている加数を加算するた
めの加算器、２２はキヤリセーブ用のＤ型フリツ
プフロツプ回路であつて、加算器２１の上位への
桁上げ信号はフリツプフロツプ回路２２を介して
再び加算器２１へ下位からの桁上げ信号として帰
還される。加算器２１、フリツプフロツプ回路２
２、ラツチ回路２０および２４は第１図の加算回
路５に対応している。２３はフリツプフロツプ２
２のクロツクパルスを作るためのナンド回路であ
つて、発振器１４およびカウンタ１５の出力を論
理処理して作る。 ２４は加算器２１で加算された結果をラツチす
るためのラツチ回路であつて例えばＤ型フリツプ
フロツプ回路が用いられる。ラツチ回路２４の結
果は複数個のラツチ回路２５，２６，２７および
２８に供給されると共に、読出したワードの被加
数のアドレス位置に書込れるべくRAM３に戻さ
れる。ラツチ回路２５および２６は第１図のラツ
チ回路８に対応し、ラツチ回路２７および２８は
第１図のラツチ回路９に対応している。従つてラ
ツチ回路２５および２６は被加数のデータを見て
おり、ラツチ回路２７および２８は加数のデータ
を見ている。 ２９はカウンタ１５のアドレス信号に応答して
ラツチ回路２５〜２８へ被加数、加数のデータを
取込むか否かのタイミングをとるためのデコーダ
であつて、こゝでは例えばラツチ回路２５は第３
図に示すRAM３のアドレス07に対応するアドレ
ス信号のときワードW3の被加数３を取込み、ラ
ツチ回路２６はアドレス09に対応するアドレス信
号のときワードW4の被加数４を取込み、ラツチ
回路２７はアドレス06に対応するアドレス信号の
ときワードW3の加数３を取込み、ラツチ回路２
８はアドレス08に対応するアドレス信号のときワ
ードW4の加数４を取込むように働く。すなわち
ラツチ回路２５と２６は奇数アドレスに対応する
アドレス信号のとき対応するワードの被加数をラ
ツチし、ラツチ回路２７と２８は偶数アドレスに
対応するアドレス信号のとき対応するワードの加
数をラツチするように働く。発振器１４、10進カ
ウンタ１５、16進カウンタ１６、デコーダ２９お
よびその他の論理ゲートが第１図のタイミング制
御回路４に対応している。 次に本発明に係るデイジタル波形発生回路の動
作を第３図および第４図参照しながら詳しく説明
する。 いまRAM３を第３図に示すようなメモリマツ
プで動作させるものとすると、先ずチヤンネル
CH0のワードW0の加数０がアドレスカウンタか
らのアドレス信号に応答してRAM３のアドレス
00から第４図Ｄに示すような第１のタイムスロツ
トT1で読出されてラツチ回路２０にラツチされ
る。そしてアドレスカウンタからのアドレス信号
と比較器１２に設定されているワードとチヤンネ
ルの情報が一致すると、すなわちこの場合チヤン
ネルCH0でワードW0の情報と一致すると第１図
Ｄの第２のタイムスロツトT2でワードW0の加数
０がゲート回路１１を通してRAM３のアドレス
00の位置に書込まれる。 次に第１図Ｄの第３のタイムスロツトT3でワ
ードW0の被加数０がRAM３のアドレス01より読
出されて加算器２１に供給される。加算器２１は
ラツチ回路２０にラツチされているワードW0の
加数０と続いて読み出されたワードW0の被加数
０を加算し、この結果を次段のラツチ回路２４に
ラツチする。ラツチ回路２４に記憶されている結
果は発振器１４からのタイミング信号により
RAM３のワードW0のアドレス01に再び書込まれ
る。この動作が順次チヤンネルCH0の各ワードに
付いて繰返される。 また、ラツチ回路２４の出力はラツチ回路２５
〜２８にも供給され、ラツチ回路２５および２６
はデコーダ２９でデコードされた上位ビツトのア
ドレス信号により各チヤンネルの上位のワードの
被加数をラツチする。第５図ではラツチ回路２５
はワードW3の被加数３をラツチし、ラツチ回路
２６はワードW4の被加数４をラツチする場合を
示している。一方ラツチ回路２７および２８は各
ワードの加数を見ており、デコーダ２９からのア
ドレス信号により各チヤンネルの上位のワードの
加数をラツチする。第５図ではラツチ回路２７は
ワードW3の加数をラツチし、ラツチ回路２８は
ワードW4の加数４をラツチする場合を示してい
る。 ラツチ回路２５および２６の出力はROM８の
複数個のデータバンクに予め記憶されている波形
データを読み出すための瞬時アドレスとして順次
ROM８に供給され、一方ラツチ回路２７および
２８の出力はROM８の各データバンクを指定す
るための信号を作るためプライオリテイエンコー
ダ９に供給される。プライオリテイエンコーダ９
はラツチ回路２７および２８から供給される加数
のうち“１”である最上位ビツトが例えば上記表
のD12〜D18のいずれであるかによつてROM８の
データバンクを切換え折り返し誤差を生じないよ
うにする。 この結果ROM８からは指定されたデータバン
クの波形データが読み出され、次いでラツチ回路
１０でタイミングを取つて外部に送出される。 このようにして読出された波形データはＤ／Ａ
変換した後、アナログ式電圧制御増幅器
（VCA）、エンベロープ発生器（EG）等を用いて
処理してもよく、或いは全デイジタル化電子楽器
用として用いてもよい。 なおROM８に予め設定しておく波形データ
は、三角波、鋸歯状波等のほか、実際に録音した
楽器音の１周期分を量子化して用いることもでき
る。またこの波形データは正弦波のみとし、各チ
ヤンネル周波数をそれぞれ高調波周波数に設定し
て正弦波合成式の音源装置とすることもできる。
その場合には高調波に非調和性を含ませること
や、それぞれに独立のエンベロープを持たせるこ
とが可能で、より自然で多彩な音色が合成でき
る。 上述の如く本発明に係るデイジタル波形発生回
路によれば、予め所定の帯域制限された複数個の
波形データバンクを設け、発生周波数の高調成分
が高くなつてアドレスのスキツプが生じ折り返し
誤差が生じる恐れがあるとプライオリテイエンコ
ーダからのバンク指定信号により所望のデータに
切換えるように構成したので、迅速且つ確実に折
り返し誤差を防止することができ、構成も簡単と
なる。また本発明は折り返し誤差のみならず音域
に応じて音質を変えたい場合にも有用である。 更にプライオリテイエンコーダを使用したので
発生周波数のオクターブ検出とバンク切換えを容
易に行うことができ、しかもその切換速度は高速
の為多チヤンネル多重方式にも十分追従すること
ができる。 なお、上述の実施例において波形データメモリ
用としてROMを用いた場合に付いて説明した
が、ROMの代りにRAMを用いその内容を別の
CPU制御等で時間的に変化させることにより発
生スペクトルの時間変化を作ることができる。ま
た上述の実施例では波形データの各バンクを同一
サイズとしているが、帯域制限されたバンクはデ
ータサンプル数を少くすることができる。 また波形発生器のチヤンネル数は演算速度を上
げることが可能ならば更に増加することができ、
しかも各チヤンネルの周波数設定は低速でインタ
フエースできるのでマイクロプロセツサ等を用い
たジエネレータアサイナすなわち波形発生器に周
波数を割当てる回路の設計が可能となる。
路７から供給される加数のうち“１”である最上
位ビツトがD12〜D18のいずれかによつてROM８
内の８個のデータバンクを１オクターブ毎に切換
える。こゝで折り返し誤差の生じるのは400Hz以
上であるが、データバンク０と１は音質に差を持
たせるために分けている。 つまりROM８はラツチ回路６の出力をアドレ
ス信号として所定のデータバンク内の波形データ
を瞬時的に読出し、発生周波数の高調波分が高く
なつてアドレスのスキツプが生じ折り返し誤差が
生じる恐れがあるとプライオリテイエンコーダ９
からのバンク指定信号により折り返し誤差の生じ
ない所望のデータバンクに切換えられ、そこのデ
ータバンク内の波形データを読出すように働く。 このようにしてROM８より読出された波形デ
ータは次段のラツチ回路１０で所定時間ラツチさ
れてタイミング制御回路４からのクロツク信号に
よりタイミングをとられた後外部回路へ送出され
る。 第５図は本発明に係るデイジタル波形発生回路
の具体的な回路構成を示すもので第１図と対応す
る部分には同一符号を付して説明する。 第５図において１１は発生周波数に応じて上記
(1)式で決定される加数ｎが設定されるゲート回
路、１２は１チヤンネル内の各ワードＷおよび複
数個のチヤンネルCHをそれぞれ４ビツトの情報
として設定するための比較器であつて、この比較
器１２は後述されるアドレスカウンタからのワー
ドアドレス信号、チヤンネルアドレス信号がそれ
ぞれ設定したワード、チヤンネルの情報と一致す
るとオア回路１３を介してゲート回路１１のゲー
トを開くように働く。この際比較器１２に上記ワ
ードおよびチヤンネルの情報が設定されると、そ
の状態が付勢信号ENで表わされ、これらのデー
タがゲート回路１１に入力されると、そのことが
応答信号RQで表わされる。ゲート回路１１、比
較器１２およびオア回路１３は第１図の定数設定
回路２に対応している。 RAM３は上述したような機能を有し端子WE
のレベルが“０”の時アドレス信号に対応した位
置にデータを書込み、端子OEが“０”の時記録
されているデータを読出すように働く。１４は例
えば4MHzのシステムクロツクを発生するための
発振器、１５は10進カウンタ、１６は16進（４ビ
ツト）カウンタであつて、カウンタ１５および１
６によりアドレスカウンタを構成する。カウンタ
１５の出力は１チヤンネル内の各ワード用アドレ
ス信号であり、カウンタ１６の出力は複数個のチ
ヤンネル例えば16チヤンネル用アドレス信号であ
る。 １７および１８はそれぞれアンド回路およびオ
ア回路であつて、比較器１２の出力と、カウンタ
１５の出力をインバータ１９で反転した出力とを
アンド回路１７で論理処理してその出力が“０”
のときオア回路１８を介してRAM３の端子WE
を０となしゲート回路１１からのデータすなわち
設定された加数ｎをRAM３に書込ませる。 ２０はRAM３の端子OEが“０”で読出され
る所定ワードに対応した加数をラツチするための
ラツチ回路、２１は次のタイムスロツトでRAM
３より読出される上記所定ワードの被加数とラツ
チ回路２０にラツチされている加数を加算するた
めの加算器、２２はキヤリセーブ用のＤ型フリツ
プフロツプ回路であつて、加算器２１の上位への
桁上げ信号はフリツプフロツプ回路２２を介して
再び加算器２１へ下位からの桁上げ信号として帰
還される。加算器２１、フリツプフロツプ回路２
２、ラツチ回路２０および２４は第１図の加算回
路５に対応している。２３はフリツプフロツプ２
２のクロツクパルスを作るためのナンド回路であ
つて、発振器１４およびカウンタ１５の出力を論
理処理して作る。 ２４は加算器２１で加算された結果をラツチす
るためのラツチ回路であつて例えばＤ型フリツプ
フロツプ回路が用いられる。ラツチ回路２４の結
果は複数個のラツチ回路２５，２６，２７および
２８に供給されると共に、読出したワードの被加
数のアドレス位置に書込れるべくRAM３に戻さ
れる。ラツチ回路２５および２６は第１図のラツ
チ回路８に対応し、ラツチ回路２７および２８は
第１図のラツチ回路９に対応している。従つてラ
ツチ回路２５および２６は被加数のデータを見て
おり、ラツチ回路２７および２８は加数のデータ
を見ている。 ２９はカウンタ１５のアドレス信号に応答して
ラツチ回路２５〜２８へ被加数、加数のデータを
取込むか否かのタイミングをとるためのデコーダ
であつて、こゝでは例えばラツチ回路２５は第３
図に示すRAM３のアドレス07に対応するアドレ
ス信号のときワードW3の被加数３を取込み、ラ
ツチ回路２６はアドレス09に対応するアドレス信
号のときワードW4の被加数４を取込み、ラツチ
回路２７はアドレス06に対応するアドレス信号の
ときワードW3の加数３を取込み、ラツチ回路２
８はアドレス08に対応するアドレス信号のときワ
ードW4の加数４を取込むように働く。すなわち
ラツチ回路２５と２６は奇数アドレスに対応する
アドレス信号のとき対応するワードの被加数をラ
ツチし、ラツチ回路２７と２８は偶数アドレスに
対応するアドレス信号のとき対応するワードの加
数をラツチするように働く。発振器１４、10進カ
ウンタ１５、16進カウンタ１６、デコーダ２９お
よびその他の論理ゲートが第１図のタイミング制
御回路４に対応している。 次に本発明に係るデイジタル波形発生回路の動
作を第３図および第４図参照しながら詳しく説明
する。 いまRAM３を第３図に示すようなメモリマツ
プで動作させるものとすると、先ずチヤンネル
CH0のワードW0の加数０がアドレスカウンタか
らのアドレス信号に応答してRAM３のアドレス
00から第４図Ｄに示すような第１のタイムスロツ
トT1で読出されてラツチ回路２０にラツチされ
る。そしてアドレスカウンタからのアドレス信号
と比較器１２に設定されているワードとチヤンネ
ルの情報が一致すると、すなわちこの場合チヤン
ネルCH0でワードW0の情報と一致すると第１図
Ｄの第２のタイムスロツトT2でワードW0の加数
０がゲート回路１１を通してRAM３のアドレス
00の位置に書込まれる。 次に第１図Ｄの第３のタイムスロツトT3でワ
ードW0の被加数０がRAM３のアドレス01より読
出されて加算器２１に供給される。加算器２１は
ラツチ回路２０にラツチされているワードW0の
加数０と続いて読み出されたワードW0の被加数
０を加算し、この結果を次段のラツチ回路２４に
ラツチする。ラツチ回路２４に記憶されている結
果は発振器１４からのタイミング信号により
RAM３のワードW0のアドレス01に再び書込まれ
る。この動作が順次チヤンネルCH0の各ワードに
付いて繰返される。 また、ラツチ回路２４の出力はラツチ回路２５
〜２８にも供給され、ラツチ回路２５および２６
はデコーダ２９でデコードされた上位ビツトのア
ドレス信号により各チヤンネルの上位のワードの
被加数をラツチする。第５図ではラツチ回路２５
はワードW3の被加数３をラツチし、ラツチ回路
２６はワードW4の被加数４をラツチする場合を
示している。一方ラツチ回路２７および２８は各
ワードの加数を見ており、デコーダ２９からのア
ドレス信号により各チヤンネルの上位のワードの
加数をラツチする。第５図ではラツチ回路２７は
ワードW3の加数をラツチし、ラツチ回路２８は
ワードW4の加数４をラツチする場合を示してい
る。 ラツチ回路２５および２６の出力はROM８の
複数個のデータバンクに予め記憶されている波形
データを読み出すための瞬時アドレスとして順次
ROM８に供給され、一方ラツチ回路２７および
２８の出力はROM８の各データバンクを指定す
るための信号を作るためプライオリテイエンコー
ダ９に供給される。プライオリテイエンコーダ９
はラツチ回路２７および２８から供給される加数
のうち“１”である最上位ビツトが例えば上記表
のD12〜D18のいずれであるかによつてROM８の
データバンクを切換え折り返し誤差を生じないよ
うにする。 この結果ROM８からは指定されたデータバン
クの波形データが読み出され、次いでラツチ回路
１０でタイミングを取つて外部に送出される。 このようにして読出された波形データはＤ／Ａ
変換した後、アナログ式電圧制御増幅器
（VCA）、エンベロープ発生器（EG）等を用いて
処理してもよく、或いは全デイジタル化電子楽器
用として用いてもよい。 なおROM８に予め設定しておく波形データ
は、三角波、鋸歯状波等のほか、実際に録音した
楽器音の１周期分を量子化して用いることもでき
る。またこの波形データは正弦波のみとし、各チ
ヤンネル周波数をそれぞれ高調波周波数に設定し
て正弦波合成式の音源装置とすることもできる。
その場合には高調波に非調和性を含ませること
や、それぞれに独立のエンベロープを持たせるこ
とが可能で、より自然で多彩な音色が合成でき
る。 上述の如く本発明に係るデイジタル波形発生回
路によれば、予め所定の帯域制限された複数個の
波形データバンクを設け、発生周波数の高調成分
が高くなつてアドレスのスキツプが生じ折り返し
誤差が生じる恐れがあるとプライオリテイエンコ
ーダからのバンク指定信号により所望のデータに
切換えるように構成したので、迅速且つ確実に折
り返し誤差を防止することができ、構成も簡単と
なる。また本発明は折り返し誤差のみならず音域
に応じて音質を変えたい場合にも有用である。 更にプライオリテイエンコーダを使用したので
発生周波数のオクターブ検出とバンク切換えを容
易に行うことができ、しかもその切換速度は高速
の為多チヤンネル多重方式にも十分追従すること
ができる。 なお、上述の実施例において波形データメモリ
用としてROMを用いた場合に付いて説明した
が、ROMの代りにRAMを用いその内容を別の
CPU制御等で時間的に変化させることにより発
生スペクトルの時間変化を作ることができる。ま
た上述の実施例では波形データの各バンクを同一
サイズとしているが、帯域制限されたバンクはデ
ータサンプル数を少くすることができる。 また波形発生器のチヤンネル数は演算速度を上
げることが可能ならば更に増加することができ、
しかも各チヤンネルの周波数設定は低速でインタ
フエースできるのでマイクロプロセツサ等を用い
たジエネレータアサイナすなわち波形発生器に周
波数を割当てる回路の設計が可能となる。
第１図〜第５図は本発明の一実施例を示すもの
で、第１図はその基本的な構成を示すブロツク
図、第２図〜第４図はその動作説明に供するため
の略線図、第５図はその具体的な回路構成を示す
ブロツク図である。 ２は定数設定回路、３はランダムアクセスメモ
リ（RAM）、４はタイミング制御回路、５は加
算回路、６，７，１０はラツチ回路、８はリード
オンリイメモリ（ROM）、９はプライオリテイ
エンコーダである。
で、第１図はその基本的な構成を示すブロツク
図、第２図〜第４図はその動作説明に供するため
の略線図、第５図はその具体的な回路構成を示す
ブロツク図である。 ２は定数設定回路、３はランダムアクセスメモ
リ（RAM）、４はタイミング制御回路、５は加
算回路、６，７，１０はラツチ回路、８はリード
オンリイメモリ（ROM）、９はプライオリテイ
エンコーダである。
Claims (1)
- 【特許請求の範囲】 １ タイミング制御手段の第１のタイムスロツト
で前半のアドレスに記憶されている周波数設定用
の加数を読出し、第２のタイムスロツトでその空
いたアドレスに加数を周波数設定手段から書込
み、第３のタイムスロツトで後半のアドレスに記
憶されている被加数を読出し、第４のタイムスロ
ツトで読出された上記加数と被加数を加算してそ
の加算結果を上記後半のアドレスに書込むように
なされた第１のメモリと、 所定の帯域制限された複数の波形データバンク
を有する第２のメモリと、 上記第１のメモリから読出された加数及び被加
数をラツチするラツチ手段とを備え、 上記ラツチ手段の加数を判別して所定の周波数
範囲毎に上記第２のメモリの高調波含有次数が異
なる複数の波形データバンクを切換えると共に被
加数により上記第２のメモリのアドレスを指定し
て波形データを読出すようにしたことを特徴とす
るデイジタル波形発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4132579A JPS55134899A (en) | 1979-04-05 | 1979-04-05 | Digital waveform gneration circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4132579A JPS55134899A (en) | 1979-04-05 | 1979-04-05 | Digital waveform gneration circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55134899A JPS55134899A (en) | 1980-10-21 |
| JPS6325360B2 true JPS6325360B2 (ja) | 1988-05-25 |
Family
ID=12605362
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4132579A Granted JPS55134899A (en) | 1979-04-05 | 1979-04-05 | Digital waveform gneration circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55134899A (ja) |
-
1979
- 1979-04-05 JP JP4132579A patent/JPS55134899A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55134899A (en) | 1980-10-21 |
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