JPS6328544B2 - - Google Patents
Info
- Publication number
- JPS6328544B2 JPS6328544B2 JP56214879A JP21487981A JPS6328544B2 JP S6328544 B2 JPS6328544 B2 JP S6328544B2 JP 56214879 A JP56214879 A JP 56214879A JP 21487981 A JP21487981 A JP 21487981A JP S6328544 B2 JPS6328544 B2 JP S6328544B2
- Authority
- JP
- Japan
- Prior art keywords
- frequency signals
- frequency
- circuit
- modulated
- duration
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000001514 detection method Methods 0.000 claims description 20
- 238000000034 method Methods 0.000 claims description 3
- 230000002045 lasting effect Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 3
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L27/00—Modulated-carrier systems
- H04L27/26—Systems using multi-frequency codes
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Selective Calling Equipment (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Description
本発明は、複数の変調周波数信号によつて予め
定めた持続期間ずつ順次的に変調された搬送波を
受信し、その変調周波数の順次的な組合せによつ
て情報が表わされており、遠隔制御のために好適
に実施されることができる受信方式に関する。
このような搬送波の受信に当つては、搬送波の
復調後に得られる変調周波数信号を各持続期間毎
に順次的に検出する必要がある。ノイズなどによ
つて変調周波数信号の持続期間が変化した場合に
は、その変調周波数信号の検出時刻において誤検
出を生じる。
本発明の目的は、複数の順次的な変調周波数信
号を正確に検出することができる受信方式を提供
することである。
第1図は本発明の一実施例のブロツク図であ
る。送信器1からは、第2図1で示される変調周
波数信号p1〜p6によつて変調された搬送波が
送出される。この搬送波は、受信器2のフロント
エンド回路3において受信されて復調され、増幅
回路4によつて増幅され、フイルタ5〜8に共通
に与えられる。フイルタ5〜8からの出力は、処
理回路9に与えられる。増幅回路4から導出され
る信号は、第2図1に示される波形を有する。変
調周波数信号p1〜p6の持続期間W1〜W6は
正常時において等しいけれども、ノイズ受信時な
どの異常時においては相互に異なる現象が生じる
ことがある。これらの変調周波数信号p1〜p6
のうち、最初と最後の変調周波数信号P1,P6
は受信器2に備えられた負荷10を制御するため
に用いられる。残余の第1複数(この実施例では
4)の変調周波数信号p2〜p5は、単一または
複数の受信器2のうちの1つを特定してアドレス
指定するために用いられる。これらの変調周波数
信号p1〜p6は第1表に示される周波数1〜
4を有する。
The present invention receives a carrier wave that is sequentially modulated by a plurality of modulated frequency signals for predetermined durations, and represents information by a sequential combination of the modulated frequencies. The present invention relates to a reception method that can be suitably implemented. In receiving such a carrier wave, it is necessary to sequentially detect the modulated frequency signal obtained after demodulating the carrier wave for each duration. If the duration of the modulated frequency signal changes due to noise or the like, an erroneous detection occurs at the detection time of the modulated frequency signal. It is an object of the present invention to provide a receiving scheme capable of accurately detecting multiple sequential modulated frequency signals. FIG. 1 is a block diagram of one embodiment of the present invention. From the transmitter 1, a carrier wave modulated by the modulation frequency signals p1 to p6 shown in FIG. 2 is sent out. This carrier wave is received and demodulated by the front end circuit 3 of the receiver 2, amplified by the amplifier circuit 4, and commonly applied to filters 5-8. Outputs from filters 5 to 8 are provided to processing circuit 9. The signal derived from the amplifier circuit 4 has the waveform shown in FIG. Although the durations W1 to W6 of the modulated frequency signals p1 to p6 are equal during normal times, different phenomena may occur during abnormal times such as during noise reception. These modulation frequency signals p1 to p6
Among them, the first and last modulation frequency signals P1, P6
is used to control the load 10 provided in the receiver 2. The remaining first plurality (four in this example) of modulated frequency signals p2-p5 are used to identify and address one of the receiver or receivers 2. These modulation frequency signals p1 to p6 have frequencies 1 to 1 shown in Table 1.
It has 4.
【表】
フイルタ5〜8は、変調周波数信号p1〜p6
が有する周波数1〜4に対応した遮断周波数
をそれぞれ有する。たとえば増幅回路4から周波
数1を有する変調周波数信号p1が導出された
とき、遮断周波数1を有するフイルタ5は、そ
の変調周波数信号p1を通過し、残余のフイルタ
6〜8はその変調周波数信号p1を通過しない。
処理回路9は、各持続期間W1〜W6毎に、第
2複数(この実施例では3)回だけ、変調周波数
信号p1〜p6の検出を順次的に行なう。各持続
期間W1〜W6毎の対応する周波数検出時刻は第
2図2、第2図3および第2図4にそれぞれ示さ
れているとおりである。たとえば周波数1を有
する変調周波数信号p1の持続期間W1中におい
ては、処理回路9は第2図2〜4にそれぞれ示さ
れるように、順次的な時刻t1a,t1b,t1
cにおいて、周波数の検出を行なう。同様にし
て、処理回路9は、持続期間W2において順次的
な時刻t2a,t2b,t2cで、周波数の検出
を行なう。他の持続期間W3〜W6においても同
様な周波数の検出が行なわれる。
シフトレジスタ11は、処理回路9からの出力
を受信し、各持続期間W1〜W6毎の対応する周
波数検出時刻の検出結果をストアする。
受信機2を特定するためのアドレスを設定する
ために、ピンボードなどの設定回路12が設けら
れる。この設定回路12からの出力は、アドレス
入力回路13に与えられ、メモリ14にストアさ
れる。こうしてメモリ14には、受信機2を特定
するアドレスを表わす信号が変調周波数信号p2
〜p5に対応してストアされている。
第2表は、第2図2に示された周波数検出時刻
におけるシフトレジスタ11のストア内容を示
す。[Table] Filters 5 to 8 receive modulation frequency signals p1 to p6.
have cut-off frequencies corresponding to frequencies 1 to 4, respectively. For example, when a modulation frequency signal p1 having a frequency of 1 is derived from the amplifier circuit 4, the filter 5 having a cutoff frequency of 1 passes the modulation frequency signal p1, and the remaining filters 6 to 8 pass the modulation frequency signal p1. Don't pass. The processing circuit 9 sequentially detects the modulated frequency signals p1 to p6 a second plurality (three in this embodiment) of each duration period W1 to W6. The corresponding frequency detection times for each duration period W1 to W6 are as shown in FIG. 2, FIG. 2, and FIG. 2, respectively. For example, during the duration W1 of the modulated frequency signal p1 having a frequency of 1, the processing circuit 9 operates at successive times t1a, t1b, t1, as shown in FIGS. 2-4, respectively.
In c, frequency detection is performed. Similarly, the processing circuit 9 performs frequency detection at sequential times t2a, t2b, and t2c during the duration W2. Similar frequency detection is performed during other duration periods W3 to W6. The shift register 11 receives the output from the processing circuit 9 and stores the detection results of the corresponding frequency detection times for each duration period W1 to W6. A setting circuit 12 such as a pin board is provided to set an address for specifying the receiver 2. The output from the setting circuit 12 is given to the address input circuit 13 and stored in the memory 14. In this way, in the memory 14, a signal representing an address specifying the receiver 2 is stored as a modulated frequency signal p2.
- It is stored corresponding to p5. Table 2 shows the contents stored in the shift register 11 at the frequency detection time shown in FIG.
【表】
この第2表では、各時刻t1a,t2a,…,
t6aにおいて検出された周波数は、対応する欄
に〇印を付けて示されている。時刻t3aでは、
ノイズの悪影響によつて周波数3を検出すべき
ところ誤つて周波数2を検出したものと想定す
る。
シフトレジスタ11からは、各時刻t1a,t
2a,…,t6aにおいて変調周波数1〜4
を表わす信号が比較器15に導出される。メモリ
14からは、このシフトレジスタ11からの出力
に同期して時刻t2a〜t5aにおいて受信機2
を特定するアドレスを表わす信号が導出される。
第2図3で示される各時刻t1b,t2b,…
t6bにおいて変調周波数信号の周波数を検出
し、これによつてシフトレジスタ11は第3表に
示される検出結果を比較回路15に与える。[Table] In this second table, each time t1a, t2a,...,
The frequency detected at t6a is indicated by a circle in the corresponding column. At time t3a,
It is assumed that frequency 2 was mistakenly detected when frequency 3 should have been detected due to the adverse effect of noise. From the shift register 11, each time t1a, t
Modulation frequencies 1 to 4 at 2a, ..., t6a
A signal representing . The memory 14 outputs data to the receiver 2 at times t2a to t5a in synchronization with the output from the shift register 11.
A signal is derived representing an address specifying the . Each time t1b, t2b,... shown in FIG.
At t6b, the frequency of the modulation frequency signal is detected, whereby the shift register 11 provides the detection results shown in Table 3 to the comparison circuit 15.
【表】
第2図4で示される時刻t1c,t2c,…,
t6cにおいてもまた、処理回路9は変調周波数
信号p1〜p6を検出し、その検出結果は第3表
のように得られたものと想定する。
比較回路15は、受信器2をアドレス指定する
変調周波数信号p2〜p5に対応するシフトレジ
スタ11からの出力とメモリ14からの出力とを
比較し、各持続期間W2〜W5毎の第2図2で示
される時刻での検出結果の組合せと、メモリ14
から導出される予め定めた組合せ出力とを比較
し、一致しているときにはその出力がカウンタ1
6に導出される。同様にして、比較回路15は第
2図3に示される時刻における検出結果の組合
せ、および第2図4に示される時刻における検出
結果のもう1つの組合せとを、メモリ14から導
出される予め定めた組合せとそれぞれ比較する。
これらのシフトレジスタ11から導出される第2
複数個(この実施例では3)の組合せとメモリ1
4から導出される予め定めた組合せとが比較され
た結果、一致した回数がカウンタ16にストアさ
れることになる。出力回路17はカウンタ16の
計数値が、第2複数以下の予め定めた値以上であ
るとき、メモリ14から導出される予め定めた組
合せに対応した変調周波数信号p2〜p5が送信
されて受信器2がアドレス指定されたものとして
識別し、これによつて負荷10を変調周波数信号
p1,p6に対応した動作状態とする。受信器2
がアドレス指定されたものとして識別されるカウ
ンタ16の計数値、すなわち第2複数以下の前記
予め定めた値はたとえば2であつてもよい。第2
図2の時刻t1a〜t6aにおいて第2表のよう
に誤つて周波数検出を行なつても、第2図3およ
び第2図4の時刻t1b〜t6b,t1c〜t6
cにおいて第3表のように、2回以上、正しく周
波数検出が行なわれた場合には、受信器2が特定
されたものとして識別し、負荷10が制御され
る。このようにして第2図2で示される時刻にお
いて第2表に示される検出結果が得られても、受
信器2が誤動作することはない。
以上のように本発明によれば、予め定めた期間
ずつ持続する第1複数の変調周波数信号の検出を
各持続期間中に第2複数回順次的に行ない、各持
続期間毎の対応する検出結果の第2複数個の組合
せを個別的に予め定めた組合せと比較し、比較の
結果一致した回数が第2複数以下の予め定めた値
以上であるとき、前記予め定めた組合せが送信さ
れたものとして識別するようにしたので、変調周
波数信号のノイズなどによる誤検出が避けられ
る。[Table] Time t1c, t2c,..., shown in Figure 2 4
Also at t6c, it is assumed that the processing circuit 9 detects the modulation frequency signals p1 to p6, and the detection results are obtained as shown in Table 3. A comparator circuit 15 compares the output from the shift register 11 and the output from the memory 14 corresponding to the modulated frequency signals p2-p5 addressing the receiver 2, and compares the output from the memory 14 with the output from the memory 14 for each duration W2-W5. The combination of detection results at the time indicated by and the memory 14
The output is compared with a predetermined combination output derived from
6. Similarly, the comparison circuit 15 compares the combination of detection results at the times shown in FIG. 2 and another combination of detection results at the times shown in FIG. Compare each combination.
The second shift register derived from these shift registers 11
Combination of multiple (3 in this example) and memory 1
As a result of comparison with a predetermined combination derived from 4, the number of times there is a match is stored in the counter 16. When the count value of the counter 16 is equal to or greater than a predetermined value equal to or lower than the second plurality, the output circuit 17 transmits modulated frequency signals p2 to p5 corresponding to a predetermined combination derived from the memory 14 to the receiver. 2 is identified as being addressed, thereby placing the load 10 in an operating state corresponding to the modulated frequency signals p1, p6. Receiver 2
The count value of the counter 16 which is identified as having been addressed, ie the predetermined value below the second plurality, may be, for example, two. Second
Even if the frequency is erroneously detected as shown in Table 2 at times t1a to t6a in FIG.
As shown in Table 3 in c, if frequency detection is performed correctly twice or more, the receiver 2 is identified as having been specified, and the load 10 is controlled. In this way, even if the detection results shown in Table 2 are obtained at the times shown in FIG. 2, the receiver 2 will not malfunction. As described above, according to the present invention, detection of a first plurality of modulated frequency signals lasting for each predetermined period is sequentially performed a second plurality of times during each duration period, and corresponding detection results for each duration period are performed. A second plurality of combinations are compared with an individually predetermined combination, and when the number of times the comparison results in a match is equal to or greater than a predetermined value equal to or less than the second plurality, the predetermined combination is transmitted. Since the identification is made as follows, erroneous detection due to noise in the modulated frequency signal can be avoided.
第1図は本発明の一実施例のブロツク図、第2
図はその動作を説明するための図である。
1…送信器、2…受信器、3…フロントエンド
回路、4…増幅回路、5〜8…フイルタ、9…処
理回路、10…負荷、11…シフトレジスタ、1
2…設定回路、13…アドレス入力回路、14…
メモリ、15…比較回路、16…カウンタ、17
…出力回路。
FIG. 1 is a block diagram of one embodiment of the present invention, and FIG.
The figure is a diagram for explaining the operation. DESCRIPTION OF SYMBOLS 1... Transmitter, 2... Receiver, 3... Front-end circuit, 4... Amplifying circuit, 5-8... Filter, 9... Processing circuit, 10... Load, 11... Shift register, 1
2...Setting circuit, 13...Address input circuit, 14...
Memory, 15... Comparison circuit, 16... Counter, 17
...Output circuit.
Claims (1)
周波数信号の順次的な組合せを受信する受信方式
において、 前記各持続期間中に第2複数回の変調周波数信
号の検出を順次的に行ない、各持続期間毎の対応
する検出結果の第2複数個の組合せを予め定めた
組合せと個別的に比較し、比較の結果、一致した
回数が第2複数以下の予め定めた値以上であると
き、前記予め定めた組合せが送信されたものとし
て識別することを特徴とする受信方式。[Claims] 1. A reception method for receiving sequential combinations of a first plurality of modulated frequency signals lasting for each predetermined period, comprising detecting a second plurality of modulated frequency signals during each of the duration periods. sequentially compare a second plurality of combinations of corresponding detection results for each duration period with a predetermined combination, and as a result of the comparison, the number of times of matching is equal to or less than a predetermined value of the second plurality; When the above is the case, the reception method is characterized in that the predetermined combination is identified as having been transmitted.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56214879A JPS58117755A (en) | 1981-12-31 | 1981-12-31 | Reception system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56214879A JPS58117755A (en) | 1981-12-31 | 1981-12-31 | Reception system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58117755A JPS58117755A (en) | 1983-07-13 |
| JPS6328544B2 true JPS6328544B2 (en) | 1988-06-08 |
Family
ID=16663075
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56214879A Granted JPS58117755A (en) | 1981-12-31 | 1981-12-31 | Reception system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58117755A (en) |
-
1981
- 1981-12-31 JP JP56214879A patent/JPS58117755A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58117755A (en) | 1983-07-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4387371A (en) | Data transmission systems | |
| JPH0580181B2 (en) | ||
| US5864588A (en) | Communications device | |
| KR950005064B1 (en) | Circuit device for video recorder | |
| US20030164751A1 (en) | System for the transmission of data from a data carrier to a station by means of one or at least one other auxiliary carrier signal | |
| JPS6328544B2 (en) | ||
| JPS5847398A (en) | Remote control signal regenerating circuit | |
| US6442215B1 (en) | Data carrier with at least two demodulation stages having different sensitivities for modulated carrier signals with different modulation intensities | |
| JPH02260090A (en) | Article discriminating system | |
| US4890112A (en) | Time multiplexed radar link | |
| JPH0117336B2 (en) | ||
| JP3306393B2 (en) | Interface circuit | |
| US5202678A (en) | Recognition unit | |
| JP2897688B2 (en) | Identification signal transmission method | |
| JPH0213981B2 (en) | ||
| JPS637517B2 (en) | ||
| JPS58117757A (en) | Reception system | |
| JPH01147938A (en) | Communication equipment | |
| JPS61195045A (en) | Circuit for demodulating supervisory control signal | |
| JPH0131336B2 (en) | ||
| JPS58204644A (en) | Optical network monitor | |
| JPS637516B2 (en) | ||
| JP2756114B2 (en) | Digital tape recorder | |
| JPH053931B2 (en) | ||
| JPS63211944A (en) | Supervisory control circuit for digital recovery repeater |