JPS633395B2

JPS633395B2 -

Info

Publication number: JPS633395B2
Application number: JP54121365A
Authority: JP
Inventors: Masumi Nakao
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1979-09-20
Filing date: 1979-09-20
Publication date: 1988-01-23
Also published as: JPS5647988A; US4389714A

Description

【発明の詳細な説明】本発明は半導体記憶装置、特に１トランジスタ
メモリのチツプ構成及び、その回路に関するもの
である。

半導体記憶装置は大容量化に伴い、１トランジ
スタメモリの採用が進んでいる。

第１図に１トランジスタメモリの回路図を示
す。ここでＤは情報をデイジツトセンスアンプ
や、Ｉ／Ｏバスとメモリセルに送受するデイジツ
ト線、Ｃは情報を電荷として保持するキヤパシ
タ、ＴはこのキヤパシタＣの一端子で通常定電位
が印加される。Ｑはデイジツト線とキヤパシタＣ
との電荷の出し入れを制御するスイツチングトラ
ンジスタ、ＡはスイツチングトランジスタＱを制
御するアドレス線である。

第２図にメモリセルの一例としてデイジツト線
を拡散層、アドレス線を金属配線層で形成したメ
モリセル２ビツトの上面図を示す。ここで２１は
デイジツト線を形成する拡散層、２２はキヤパシ
タの一端子を形成する第１層目の多結晶シリコ
ン、２３はアドレス線を形成する金属配線層、２
４は金属配線層２３と第２層目の多結晶シリコン
２６との接触部であるコンタクト、２５はキヤパ
シタ間の絶縁層、２６はスイツチングトランジス
タのゲートを形成する第２層目の多結晶シリコン
である。

第３図にメモリセルの断面図を示す。３１は
金属配線層、３２はコンタクト部、３３は各層の
絶縁膜や、ゲート膜を形成するシリコンの酸化
膜、３４は第２層目の多結晶シリコン、３５は第
１層目の多結晶シリコン、３６はキヤパシタの電
荷を保持する側の一端子を形成する反転層又は拡
散層、３７はデイジツト線の一部であり、スイツ
チングトランジスタのドレインを形成する拡散
層、３８はスイツチングトランジスタのチヤンネ
ル部、３９はシリコン基板である。

第４図に１トランジスタメモリを使用したメモ
リセルアレイ部とその周辺の回路図の一例を示
す。以後８ビツトで説明する。ここでMCは第１
図で示したメモリセル１ビツト、V_DDは電源を示
す。以後すべてＮチヤンネルを例に説明するがＰ
チヤンネルでも同様の説明が成立する。Ａ０，
０，Ａ１，１，Ａ２，２は、アドレス入力信
号が入力する増幅器（これをアドレスインバータ
ーと言う。ここでは図示しない。）の出力線で、
Ａ０は第１番目のアドレス入力信号と同相のパル
ス、０は逆相のパルス、Ａ１，１は第２番目
のアドレス入力信号とそれぞれ同相、逆相、Ａ
２，２は第３番目のアドレス入力信号とそれぞ
れ同相、逆相のパルスである。Ｘは行選択に使用
されるアドレスインバーターの出力線（本例では
Ａ０，０，Ａ１，１）で一行を選択し、その
アドレス線Ａを駆動して、メモリセルMCに書き
込み、読み出しを行う行デコーダで、通常は
NOR回路からNAND回路が用いられる。MRは
リフアレンスセルで、デイジツトセンスアンプ
SAにリフアレンス電位を与える。ARはリフア
レンスセルMRの動作を行うリフアレンスアドレ
ス線、XRはアドレスインバータ出力線（本例で
はＡ０，０のみ）により、同一デイジツトセン
スアンプSAに接続された２本のデイジツト線Ｄ，
Ｄのうち行デコーダＸで選択されたメモリセル
MCが属さない側のデイジツト線に属するフアレ
ンスセルMRのリフアレンスアドレス線を選択す
るリフアレンスデコーダである。SAはリフアレ
ンスセルMRとメモリセルMCによるデイジツト
線の微少電位差を増巾するデイジツトセンスアン
プで通常は差動増巾器である。Ｙは列選択のアド
レスインバータの出力線（本例では、Ａ２，
２）により一列を選択する列デコーダである。Ｓ
は選択された列デコーダの出力AY（これを以後
列アドレス線と言う）によりその列のデイジツト
線とＩ／ＯバスＩ／Ｏを電気的に接続するスイツ
チング回路である。Ｉ／Ｏは入出力回路（ここで
は図示しない。）とスイツチング回路Ｓを接続す
るＩ／Ｏバスで、入出力を分離する場合もあり、
必ずしも１本ではない。PDは読み出しや、書き
込みの前にデイジツト線をプリチヤージトランジ
スタT_Pによりある電位に充電するデイジツトプ
リチヤージパルス線である。

第５図にリフアレンスセルMRを示す。ここで
Ｑ，Ｃ，Ｔ，Ｄは第１図のメモリセルと同様であ
るが、キヤパシタＣの容量値はメモリセルのそれ
に比らべ、1/2〜1/3になる。RTは読み出し及び
書き込みの前にリセツトトランジスタＲを駆動し
て、キヤパシタの電位をある電位（本例ではグラ
ンド電位）に充電するリセツトパルス線である。

第６図及び第７図にデイジツトセンスアンプ
SAの２種類の型（スタチツク型、ダイナミツク
型）の１例をそれぞれ示す。

第６図のデイジツトセンスアンプは増巾開始前
にを高電位に充電し、増巾開始になると、
をグランド電位まで放電する。この回路はフリツ
プフロツプ型なので、Ｄ，の２本の入力（Ｑ
１，Ｑ２のドレイン）の微少電位差を増巾する。
Ｄ，のうち増巾開始直後低電位だつた端子は最
終的にグランド電位程度になるが、高電位の端子
もある程度電位が低下するため、この電位降下を
保障するため増巾開始後SE１を高電位にする。
従つて、このデイジツトセンスアンプは、SE１
が高電位になると、Ｑ３かＱ４のうちどちらかの
トランジスタはＤ，のうちどちらかが低電位に
なるため即ちそのソースが低電位になるため直流
電流を生じる。このデイジツトセンスアンプをス
タテイツクデイジツトセンスアンプと言う。

第７図のデイジツトセンスアンプはスタテイツ
クデイジツトセンスアンプにあるトランジスタＱ
３，Ｑ４のような負荷トランジスタがない。増巾
開始前には高電位に充電し、Ｄ，のプリチ
ヤージ電位をV_D（通常は電源電位）のトランジス
タの閾値電圧をVTとするとSE２はV_D＋V_T以上
にしておく。増巾開始でをグランド電位に放
電し、SE２をV_D−V_T程度にする。SE２とＱ１，
Ｑ２のドレイン電圧の電位差がVT以上になるま
でＱ５，Ｑ６は導通しないため、Ｑ１，Ｑ２によ
る増巾はＱ１，Ｑ２のドレインの節点容量のみで
行われデイジツト線Ｄ，の容量が作用しないた
め、高電位側の電位降下が少ない。且つ、Ｑ５，
Ｑ６のうち一方（Ｄ，のうち増巾開始直後低電
位であつた側）が導通状態になつた時点ではＱ
１，Ｑ２のドレインの節点電位に大きな差ができ
るため以後のＤ，のうち高電位側の電位降下は
少ない。

このように直流電流を消費しないデイジツトセ
ンスアンプをダイナミツクデイジツトセンスアン
プと言う。ダイナミツクデイジツトセンスアンプ
はデイジツト線を高電位には駆動できない。

第８図に行デコーダー回路Ｘの一例を示す。本
例はNOR型で４入力の場合で一行分を示す。

Ｄ４，Ｄ５，Ｄ６，Ｄ７はアドレスインバータ
の出力線のアドレス入力と正相、逆相の組のう
ち、一方が入力される。このアドレスインバータ
の出力線は動作開始まですべてグランド電位とす
る。PXはＤ３により節点Ｅ，ＦをVDD−VTの
電位まで動作開始前に充電しておく。端子RAは
グランド電位としておく。Ｘは通常電源VDD付
近の電位が印加される。動作開始直前にPXをグ
ランド電位にして、Ｄ３を閉じる。アドレスイン
バータが動作するとその出力線のうちどちらかが
高電位になるため、Ｄ４〜Ｄ７のうち１つでも高
電位の入力が印加されたトランジスタがあれば、
そのデコーダの節点Ｆはグランド電位になる。節
点Ｆが高電位のまま残るのは、Ｄ４〜Ｄ７のゲー
トがすべてグランド電位の行のみである。このよ
うにして一行が選択される。この後パルスRAを
グランド電位から高電位に上昇させると、選択さ
れたデコーダの出力Ａ、つまりアドレス線の電位
が上昇する。Ｃ１はＦの電位を上昇させるための
容量でブートストラツプと言う。

第９図にスイツチング回路Ｓの１例を示す。本
例は最も簡単な例で１トランジスタで構成されて
いる。

第４図の構成の場合メモリセルからの読み出し
やメモリのセルへの書き込みは以下のようにして
行われる。まず読み出し、書き込み以前にデイジ
ツト線をある一定電位（通常は電源VDDの電位）
まで充電し、リフアレンスセルMRをリセツトし
て、そのキヤパシタをグランド電位とする。アド
レス線、リフアレンスアドレス線が駆動される
前にプリチヤジパルスPDとリセツトパルスRT
はグランド状態にする。アドレス線、リフアレン
スアドレス線が駆動されると、リフアレンスセル
MRのキヤパシタとデイジツト線の容量、メモリ
セルMCのキヤパシタとデイジツト線の容量によ
り、夫々のデイジツト線Ｄ，の電位が変化す
る。デイジツトセンスアンプSAが受ける入力信
号値はＤ，の電位差で、これはデイジツト線の
容量をCd、メモリセルのキヤパシタの容量値を
Csとすると略 Cs／Cdに比例する。

この後、デイジツトセンスアンプSAを動作
させると、Ｄ，との差が広がり、増巾が行われ
る。メモリのセルMCの情報はデイジツトセンス
アンプSAが動作する前に破壊されるが、この時
再び書き込まれる。

以上の動作は同一アドレス線に接続されたメモ
リセルで同時に行われる。また、メモリセルMC
のキヤパシタに高電位が書き込まれていたとす
る。この電荷は基板へのリーク電流となつて失わ
れるため、その電位は次第に低下する。このため
ダイナミツクメモリはある一定時間毎に全メモリ
のセルを読み出してデイジツトセンスアンプSA
により再書き込みする必要がある。これをリフレ
ツシユと言う。一度にリフレツシユされるのは同
一アドレス線に接続されたメモリセルであり、全
メモリセルをリフレツシユするために要する読み
出し回数をリフレツシユサイクルと言い、これは
一度に駆動されないアドレス線の組の数である。
第４図ではリフレツシユサイクルは４サイクルで
ある。

リフレツシユが完了すると、列デコーダＹとそ
のスイツチング回路Ｓにより一列を選択し、Ｉ／
Ｏバスとその列のデイジツト線とを電気的に接続
する。この時点で読み出しを行うならＩ／Ｏバス
を出力回路に接続する。Ｉ／Ｏバスはある電位、
通常は高電位に充電しておく。もしこの時点、或
はそれ以後書き込みを行うには、Ｉ／Ｏバスを書
き込み用増巾回路の出力に接続し、Ｉ／Ｏバスを
書き込みデータにより高又は低電位に駆動する。
尚一度読み出しを行つた後、同一サイクル内で同
じ番地に書き込むことをリード・モデイフアイ・
ライトと言う。

以上のように、書き込みサイクルでも、リード
モデイフアイ・ライトでもデイジツトセンスアン
プが（メモリセルの情報により）増巾完了した以
後、デイジツト線へ書き込みを行うので、Ｉ／Ｏ
バスに接続されていないデイジツト線が低電位の
場合、書き込みに際して高電位を書くのはダイナ
ミツクデイジツトセンスアンプでは困難である。
大容量化に伴い、デイジツトセンスアンプの数が
増加すると、スタテイツクデイジツトセンスアン
プでは消費電力が増加するためダイナミツクデイ
ジツトセンスアンプにする必要がある。

ダイナミツクデイジツトセンスアンプの場合、
書き込みを行なうためには、従来の方法では、
Ｉ／Ｏバスを２本として、２本のデイジツト線
Ｄ，に接続する。

この２本のＩ／Ｏバスはデイジツトセンスアン
プが動作する以前はある電位に充電され、読み出
しや書き込みの際、夫々メモリセル情報、書き込
み情報により互に逆相となる。

第１１図、第１３図、第１５図に２本のＩ／Ｏ
バスを用いた従来の回路図を示す。

第１１図は列デコーダＹとそのスイツチング回
路ＳをデイジツトセンスアンプSAの両側に配置
したものである。ここでＹ／２は第１０図に示す
ように第８図の行デコーダを分割した型となる。
つまり、トランジスタＤ５とＤ６の間にデイジツ
トセンスアンプSAを配置する。ここでＩ／Ｏ、
Ｉ／Ｏは２本のＩ／Ｏバスを示し、他の記号は第
４図と同様である。

この回路では、第１０図に示すように、デコー
ダのドライバ部分（第１０図でＤ４〜Ｄ７以外の
部分）が２倍必要で、且つデコーダ部分をデイジ
ツト線（主として拡散層）が配線されるため、デ
イジツト線の容量Cdが増大してデイジツトセン
スアンプSAの入力信号が小さくなる。

更らに、Cdを減少させる目的や、リフレツシ
ユサイクルを減少させるため、アドレス線の数を
減少させると、（例えば65Kメモリでリフレツシ
ユサイクルを128サイクルにする場合）アドレス
方向に長くなる。このような場合、第１２図に示
すように、デイジツトセンスアンプを２列にする
レイアウトが行なわれる。第１２図でＭはメモリ
セルアレイDSはデイジツトセンスアンプの列を
示す。

このようにして、デイジツトセンスアンプを２
列にすると、第１１図の構成では列デコーダが２
列になり、第４図の構成より大きくなる。

第１３図はデイジツトセンスアンプSAの両側
にある２本のデイジツト線をデイジツトセンスア
ンプSAの一方に折り曲げて配置した構成を示す。
このような折り曲げ型ではメモリセルMCは第２
図のような拡散層をデイジツト線に使用するのは
困難で、金属配線層でデイジツト線、第２層目の
多結晶シリコンでアドレス線を形成することが多
い。第１４図でこのメモリセルの２ビツト分の上
面図を示す。

ここで１４１はキヤパシタＣの一端子を形成す
る第一層目の多結晶シリコン、１４２はデイジツ
ト線の一部でスイツチングトランジスタのドレイ
ンを形成する拡散層、１４３はテイジツト線を形
成する金属配線層Ｄとこの拡散層とのコンタク
ト、１４４はキヤパシタ部である反転層又は拡散
層である。

このような型のメモリセルは、メモリセル容量
Csが拡散層でデイジツト線を形成したメモリセ
ルより大きく、デイジツト線の容量もほぼ同じ位
であるが、アドレス線に多結晶シリコンを使用す
るため、その抵抗が増大し（多結晶シリコンの層
抵抗は金属配線層のそれより約1000倍大きい）。
行デコーダより遠い側のメモリセルの読み出しが
遅くなる。またデイジツト線容量Cdも折り曲げ
ないで、金属配線層を使用した場合よりは大きく
なる。

第１５図は列デコーダＹを一方に配置し、スイ
ツチング回路ＳをデイジツトセンスアンプSAの
両側に配置し、列デコーダＹの出力線AY、つま
り列アドレス線をメモリセルアレイ上を通つてこ
のスイツチング回路Ｓまで配線する構成を示す。
この場合メモリセルMCは第１４図のように、金
属配線層でデイジツト線と列アドレス線AYを、
多結晶シリコンでアドレス線を形成することも可
能であるが、読出し書き込みが遅れる点は改善で
きない。

又、デイジツト線を拡散層、アドレス線を金属
配線層で形成し、列アドレス線を多結晶シリコン
で形成したメモリセルがあるが、この２ビツト分
を第１６図に示す。ここで１６１はスイツチング
トランジスタのゲートを形成する。第２層目の多
結晶シリコン、１６２はキヤツパシタの一端子を
形成する。第１層目の多結晶シリコン、１６３は
アドレス線を形成する金属配線層Ａとスイツチン
グトランジスタのゲート形成する第２層目の多結
晶シリコンとのコンタクト、１６４は列アドレス
線を形成する第２層目の多結晶シリコンである。
AYとＤは層が異なるため接近できるが、重ねる
ことができないため、第２図のメモリセルよりキ
ヤパシタの容量Csが小さくなる。即ち、デイジ
ツトセンフアンプの入力信号値Cs／Cdが小さい。

このように、従来の構成では、Cs／Cdを大き
くして、回路の安定化を計ること、アドレス線の
抵抗を減少して回路の高速動作を計ること、ダイ
ナミツクデイジツトセンスアンプを採用して低消
費電力化、チツプを小さくして大容量化、低コス
ト化を計ることの両立は困難であつた。

本発明は従来のもののこのような欠点を除去
し、回路の動作が安定し、高速動作、かつ低消費
電力化、大容量化、低コスト化に適した１トラン
ジスタメモリを提供することにある。

本発明の半導体記憶装置は、それぞれ複数のメ
モリセルと接続して信号の伝達を行う複数の第１
及び第２のデイジツト線と、列デコーダにより前
記複数の第１のデイジツト線のうちの一つを選択
してＩ／Ｏバスに接続するスイツチング回路と、
それぞれ対応する前記第１及び第２のデイジツト
線と接続しこれら第１及び第２のデイジツト線の
差電圧を増幅して出力する複数のダイナミツクデ
イジツトセンスアンプと、それぞれ入力端を対応
する前記第１のデイジツト線と接続し出力端を対
応する前記第２のデイジツト線と接続して入力が
低電位では高電位を出力し、入力が高電位では、
低電位を出力するか又は出力抵抗が高抵抗となる
駆動回路とを有している。

以下、本発明を実施例について説明する。第１
７図は本発明の一実施例の回路図でWEは外部か
らの書き込み入力信号により増巾位相調整された
書き込み信号線で必ずしも一本とは限らない。

Ｗは駆動回路で書き込み信号線WEで動作を開
始する。第１８図と第１９図にその駆動回路の例
を示す。いずれもデイジツトセンスアンプも図示
している。

第１８図、第１９図ともトランジスタＱ１，Ｑ
２，Ｑ５，Ｑ６は、第７図で示したダイナミツク
デイジツトセンスアンプ、Ｄ，は、第１及び第
２のデイジツト線でＤがＩ／Ｏバスに接続されて
いるものとする。SE２，は、第１７図と同様
で、デイジツトセンスアンプを動作させるパルス
である。第１８図は入力が高電位で、低電位を出
力する駆動回路の例で、Ｑ７，Ｑ８，Ｑ９，Ｑ１
０，Ｃ２がこの部分を構成する。Ｑ７とＱ８はそ
のオン抵抗がＱ８の方が小さくなるようにし、
WSとＤがどちらも高電位でもその出力はグラン
ド電位程度となるようにする。パルスWS，WE
１は書き込みパルスである。書き込み以前に
WS，WE１ともグランド電位とする。書き込み
が始まり、デイジツト線ＤがＩ／Ｏバスにより駆
動され始めると、WS高電位とし、その出力節点
Ｑ９のゲートはＤと逆電位となる。Ｄが完全に決
定した以後、パルスWE１を高電位にすると、キ
ヤパシタＣ２により、Ｑ９のゲートの電位が高電
位ならＱ８はオフ状態のため、更に上昇し、Ｑ９
のオン抵抗が下がる。ここで、Ｄが高電位ではＱ
７は直流電流を生じるが、Ｑ７の負荷はＱ９のゲ
ート容量とＣ２の容量だけで小さいため、Ｑ７の
オン抵抗を大きくでき消費電力は小さくできる。
このように、を高電位に駆動するのはＱ９で行
われ、低電位に駆動するのはＱ１０を行なわれ
る。

第１９図はより簡単な構成の駆動回路で、入力
が高電位のとき出力抵抗がきわめて大きくなる駆
動回路の例を示す。

ここで、WP，WE２ともに、書き込み信号で
ある。ただし、書き込み以前にWPは高電位、
WE２は低電位にしておく。デイジツトセンスア
ンプが動作する以前にデイジツト線は高電位にプ
リチヤージされているため、Ｑ１２のゲートは高
電位となる。書き込みが始まり、デイジツト線Ｄ
がＩ／Ｏバスにより駆動され、その電位が決定し
たら、WPをグランド電位に放電する。Ｑ１２の
ゲートはデイジツト線Ｄと逆電位になる。この後
WE２を高電位にすれば、ギヤパシタＣ２により
Ｄが低電位ならＱ１２のゲートは更らに、高電位
となるが、Ｄが高電位ではＱ１２のゲートはグラ
ンド電位に保たれる。

このようにＤを高電位に駆動するのは、Ｑ１
１，Ｑ１２、低電位に駆動するのはトランジスタ
Ｑ６，Ｑ２である。入力即ちＤが高電位では、Ｑ
１１，Ｑ１２の出力抵抗は極めて大きくなる。

このように本発明によれば、Ｉ／Ｏバス、列デ
コーダ、スイツチング回路を２組にする必要がな
く、かつ、ダイナミツクデイジツトセンスアンプ
が使用でき、（勿論スタデイツクデイジツトセン
スアンプし使用してもよい。）デイジツト線を折
り曲げる必要もないため、アドレス線も金属配線
層を使用できるので、デイジツト線の容量も小さ
く、アドレス線の抵抗も小さく、且つ列アドレス
線をメモリセルアレイ上に配線することもないの
で、メモリセルのキヤパシタを大きくでき、
Cs／Cdが大きい。

したがつて、動作が安定で、高速動作、低消費
電力大容量化、低コスト化に適した１トランジス
タメモリが実現できる。

【図面の簡単な説明】

第１図は１トランジスタメモリのメモリセル１
ビツトの回路図、第２図は１トランジスタメモリ
のメモリセルのうち、デイジエツト線に拡散層、
アドレス線に金属配線層を用いた型の上面図、第
３図はトランジスタメモリのメモリセルの断面
図、第４図は１トランジスタメモリのメモリセル
アレイと周辺の構成のうち、Ｉ／Ｏバス一本の例
を示す構成図。第５図はリフアレンスセルの１ビ
ツトの回路図、第６図はスクチツクデイジツトセ
ンスアンプの一例を示す回路図、第７図はダイナ
ミツクデイジツトセンスアンプの一例を示す回路
図、第８図は行デコーダの一例を示す回路図、第
９図はスイツチング回路の一例を示す回路図、第
１０図は、第１１図で使用する列デコーダの回路
図、第１１図はメモリセルアレイとその周辺の構
成のうち、列デコーダとそのスイツチング回路と
デイジツト線をデイジツトセンスアンプの両側に
配置した例を示す構成図、第１２図はデイジツト
センスアンプを２列に配列した場合の構成図、第
１３図はメモリセルアレイとその周辺の構成のう
ちデイジツト線を折り曲げた例を示す構成図、第
１４図は第１３図で使用されるメモリセルで、金
属配線層でデイジツト線、多結晶シリコンでアド
レス線を形成する例を示す上面図、第１５図はメ
モリセルアレイとその周辺の構成のうち、列アド
レス線を延ばした例を示す構成図、第１６図は、
第１５図で使用されるメモリセルのうち、列アド
レス線を多結晶シリコンで形成する１例を示す上
面図、第１７図は本発明の一実施例でメモリセル
アレイとその周辺の構成図、第１８図は第１７図
で示した駆動回路のうち、入力高電位で低電位を
出力する駆動回路と、ダイナミツクデイジツトセ
ンスアンプの構成図、第１９図は、第１７図で示
した駆動回路の他の実施例で入力高電位で出力抵
抗が極めて大きくなる駆動回路と、ダイナミツク
デイジツトセンスアンプとを示す構成図、ここで、MCはメモリセル、MRはリフアレン
スセル、Ｘは行デコーダ、XRはリフアレンスデ
コーダ、TDはデイジツト線をプリチヤージする
トランジスタ、PDはデイジツト線をプリチヤー
ジするパルス線、Ｙは列デコーダ、Ｓはスイツチ
ング回路、Ａ０〜Ａ２，０〜２はアドレスイ
ンバータの出力線、Ｉ／ＯはＩ／Ｏバス、SAは
デイジツトセンスアンプ、Ｗは駆動回路、WEは
駆動回路Ｗを動作させる書き込み信号線である。

Claims

【特許請求の範囲】

１それぞれ複数のメモリメルと接続して信号の
伝達を行う複数の第１及び第２のデイジツト線
と、列デコーダにより前記複数の第１のデイジツ
ト線のうちの一つを選択してＩ／Ｏバスに接続す
るスイツチング回路と、それぞれ対応する前記第
１及び第２のデイジツト線と接続しこれら第１及
び第２のデイジツト線の差電圧を増幅して出力す
る複数のダイナミツクデイジツトセンスアンプ
と、それぞれ入力端を対応する前記第１のデイジ
ツト線と接続し出力端を対応する前記第２のデイ
ジツト線と接続して入力が低電位では高電位を出
力し、入力が高電位では、低電位を出力するか又
は出力抵抗が高抵抗となる駆動回路とを有するこ
とを特徴とする半導体記憶装置。