JPS6337416B2

JPS6337416B2 -

Info

Publication number: JPS6337416B2
Application number: JP55029984A
Authority: JP
Inventors: Yoshinari Nakasaki
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1980-03-10
Filing date: 1980-03-10
Publication date: 1988-07-25
Also published as: JPS56127986A

Description

【発明の詳細な説明】本発明はデータ処理システム特に記憶装置を複
数ブロツクに分割して管理する仮想記憶方式の計
算機に関する。更に詳細には機械語命令列が複数
ブロツクに分割された場合にブロツクの最後尾命
令から後続ブロツクに特別な命令によらず制御を
移す装置に関する。

記憶装置をページあるいはセグメントと呼ばれ
るブロツクに分割して管理される計算機が市販さ
れている。以下ではブロツクに分割されている一
例としてセグメント方式について述べる。

仮想記憶方式の計算機においては、プログラム
作成者が計算機の容量に制限されることなくプロ
グラムを作成できるという利点がある。一方、こ
の方式では、実行速度を悪化させないために、セ
グメント連想記憶とセグメントベース記憶を備
え、プログラムの局所性を利用して近い過去に参
照されたセグメントの実記憶装置上での位置を保
持することが一般的である。

この仮想記憶方式における実記憶装置への参照
に至る過程を簡単に説明する。

プログラムから実記憶装置を参照することは、
常にセグメント名とセグメント内での相対番地に
よつて行なわれる。セグメント名に対応するセグ
メントが実記憶装置上のどこに存在するかについ
ては、プログラム作成時ではなく、プログラムを
実行するときに決定される。このためプログラム
で参照するセグメントの実記憶装置でのアドレス
を示すためにセグメントベース記憶を備える。プ
ログラムはセグメント連想記憶に格納されたセグ
メント名と参照しようとするセグメント名との一
致を調べ、一致したセグメント名に対応するセグ
メントベース記憶によつて実記憶装置上に配置さ
れているセグメントのアドレスを知ることができ
る。

上記の場合は、あらかじめセグメント連想記憶
にプログラムで参照するセグメントが存在してい
た場合であり、参照するセグメントがセグメント
連想記憶に存在しない場合について説明する。最
初にセグメント連想記憶に存在しないことを示す
信号が仮想記憶制御部に送られる。この信号によ
り仮想記憶制御部は対象となつているセグメント
が格納されている場所を探し、実記憶装置上に配
置する。このときにセグメントが格納されたアド
レスが決定されセグメントベース記憶にこのアド
レスが格納される。同時にセグメントベースが格
納されたセグメント名がセグメント連想記憶に格
納される。以後、今格納されたセグメント名をプ
ログラムで参照する場合には、セグメントベース
記憶中のアドレスにより高速な実記憶装置への参
照が可能になる。

従来上記のような仮想記憶方式の計算機では、
セグメントに分割されたときに最後尾となつた非
分岐命令から次に続くセグメントの先頭命令に制
御を移すために最後尾命令に無条件分岐命令を付
加している。この分岐命令を実行することにより
次に続くセグメントの先頭命令に制御が移され
る。

このような無条件分岐命令はプログラム作成時
には予期できない命令であり、仮想記憶方式では
なく、全命令列を物理アドレス順に記憶装置に格
納する方式では不要である。しかし、仮想記憶方
式においてはこの本来不要な分岐命令を機械語命
令列に付加することは機械語命令列を格納する記
憶装置の利用効率を悪化させ計算機の性能を悪化
させる要因となる。特に分割されたセグメントの
境界にまたがつて繰り返し、命令列が実行される
ループを形成する場合には性能の低下が著しくな
る。これを避けるためにプログラマが記述したソ
ースプログラムを機械語命令に変換するコンパイ
ル時に、ループする命令列の途中でセグメントを
分割しない方式が考えられる。しかし、この方式
を実現するためには高度なコンパイル機能が必要
であり、十分な機能を提供することは困難であ
る。

さらにプログラマが予期できない命令を機械語
命令列に挿入することは機械語命令列の解釈を困
難にする要因となる。

本発明は仮想記憶方式における上記の問題点を
解決するものであり、複数セグメントに分割され
た命令列においてプログラマに予期しない命令が
機械語命令列中に挿入されないことを目的として
いる。

さらに、セグメントに分割することにより付加
される分岐命令を省き、機械語命令列を短くする
ことにより記憶装置を有効に利用することを目的
としている。

またさらに、繰り返し処理を行う命令列の途中
でセグメントに分割された場合でも処理性能を悪
化させないことを目的としている。

さらに繰り返し処理される命令の途中でセグメ
ントを分割しないようにするための高度な機能を
コンパイラに備える必要をなくすことを目的とし
ている。

本発明によれば記憶装置のアドレス空間が複数
セグメントに分割されている計算機において、一
部あるいは全てのセグメント名を記憶しかつセグ
メント名により連想可能なセグメント連想記憶
と、セグメント連想記憶に格納されたセグメント
に対応するセグメントの大きさを記憶する範囲記
憶と、分岐命令以外の命令でセグメントの範囲を
越えて実行することを検出する範囲検出装置と、
前記セグメントの次に続く命令コード用セグメン
トを記憶する後続セグメント記憶と、セグメント
内の最後尾の命令を実行してさらに次に続く命令
を実行する場合のアドレスと前記範囲記憶のセグ
メントの範囲とを前記範囲検出装置でセグメント
範囲外であることが検出されると後続セグメント
記憶の内容により後続セグメントを決定しこの後
続セグメントのアドレスを求め後続セグメント記
憶の処理を開始させる仮想記憶制御部を備える電
子計算機が得られる。

次に本発明の実施例について図面を参照して説
明する。

第１図は本発明を用いた仮想記憶方式の計算機
の一実施例を示すブロツク図である。第１図のブ
ロツク図においては、セグメントの最後尾命令と
して無条件分岐命令を備える必要をなくすための
構成と繰り返し処理対象となる命令列の途中でセ
グメントに分割された場合に高速処理可能にする
ための構成を同時に示している。最初に無条件分
岐命令を不要にする構成について説明し、次に、
繰り返し処理を高速にするために付加する構成要
素について説明する。

従来の仮想記憶方式の計算機で利用していた構
成要素としては、以下の要素を本発明においても
備える。記憶装置１には機械語命令列およびデー
タが格納されている。命令アドレスカウンタ２に
は処理中の命令あるいは、次に処理を行う命令の
アドレスが格納される。この命令アドレスは論理
アドレスである。

第２図は命令アドレスカウンタを説明する概念
図であり、図に示すようにセグメント名とセグメ
ント内の相対番地で示される。セグメント連想記
憶３には、記憶装置１に配置された一部あるいは
全てのセグメントのセグメント名が格納されてい
る。このセグメント連想記憶３はセグメント名を
入力としてセグメント連想記憶３内の複数セグメ
ント名との比較を行い、一致を調べる連想機能を
持つ。命令アドレスカウンタ２のセグメント名と
は信号線２０を介して連想される。セグメントベ
ース記憶７にはセグメント連想記憶３中のセグメ
ント名に対応してそのセグメントが記憶装置１に
配置されたときのセグメントベースアドレスが格
納されている。このセグメントベースアドレスは
信号線２２を介して仮想記憶制御部１４により設
定される。記憶装置１のアドレスを求めるために
セグメントベース記憶７の値と命令アドレスカウ
ンタ２の相対番地を加算する加算器１３を備え
る。

これらの記憶装置１、命令アドレスカウンタ
２、セグメント連想記憶３、セグメントベース記
憶７、加算器１３は従来の仮想記憶方式の計算機
での機能と同じである。記憶装置１は市販のラン
ダムアクセスメモリ（RAM）で構成され、命令
アドレスカウンタ２は、市販のレジスタと演算器
あるいはカウント機能付きレジスタで実現されて
いる。セグメント連想記憶３は複数語の一致を調
べることができる市販の連想メモリで構成され、
セグメントベース記憶７は市販の高速RAMで構
成される。また加算器１３は市販のアリスメテイ
ツクロジツクユニツト（ALU）で構成される。

本発明においては、セグメントの最後尾命令と
して無条件分岐命令を備える必要はなく、代わり
にプログラムのコンパイル時にセグメントの大き
さと後続セグメントの情報が与えられる。この後
続セグメント情報を格納するために後続セグメン
ト記憶５を備える。後続セグメント記憶５にはセ
グメント連想記憶３のセグメント名で示されるセ
グメントが命令列である場合に、次に続くセグメ
ント名が記憶される。セグメントの大きさに関す
る情報を格納するために範囲記憶４を備える。命
令アドレスカウンタ２の相対番地の内容がセグメ
ントの大きさ以上になることを検出するために相
対番地と、範囲記憶４の値を入力とする範囲検出
装置９を備える。

仮想記憶制御部１４では、命令列で参照対象と
なつたセグメントがセグメント連想記憶３に存在
しなかつた場合に従来例においても必要な、記憶
装置１へのセグメント配置、セグメント連想記憶
３及びセグメントベース記憶７への登録の他に次
の処理を行う。

処理対象セグメントがセグメント連想記憶３に
存在しないことが信号線２４の不一致信号によつ
て検出されると従来方式で示したように、セグメ
ント情報を信号線２１を介してセグメント連想記
憶３に登録する。同時に、範囲記憶４と後続セグ
メント記憶５への登録を行う。また範囲検出装置
９によりセグメントの範囲外を命令アドレスカウ
ンタ２で指示していることが検出されると、後続
セグメント記憶５の出力を信号線２６を介して命
令アドレスカウンタ２のセグメント名に設定す
る。同時に相対番地を０にする。この操作により
無条件命令によりセグメント範囲外を命令アドレ
スカウンタ２で指示する場合には、後続セグメン
トの先頭命令に制御が移ることになる。仮想記憶
制御部１４でのこれらの処理により、セグメント
の最後尾に無条件分岐命令を備えることなく、非
分岐命令から後続セグメントに制御を移すことが
できる。

仮想記憶制御部１４は、従来の計算機と同様フ
アームウエアあるいはシステムソフトウエアによ
つて実現されている。また範囲記憶４、後続セグ
メント記憶５は高速RAMで実現され、範囲検出
装置９は市販のコンパレータ素子で実現される。

以上の第１図に関する説明においてセグメント
の最後尾命令として無条件分岐命令を備える必要
をなくすための構成を示した。さらに続けて、第
１図により繰り返し処理を高速にするために付加
する構成要素に関する説明を行う。

後続アドレス記憶６には後続セグメントが記憶
装置１に配置されたときのアドレスが格納され
る。したがつてこの値は後続のセグメントに対応
するセグメントベース記憶７の値に一致する。前
記構成と後続アドレス記憶６を付加した構成につ
いて、非分岐命令による後続セグメントへの制御
の移動処理方式を以下に比較する。前記構成にお
いてはセグメントの範囲を越えると、最初に、後
続セグメント記憶５により後続のセグメント名を
求める。その後、後続セグメント名とセグメント
連想記憶３との一致を調べ対応するセグメントベ
ース記憶７と命令アドレスカウンタ２の相対番地
により後続セグメントの実行アドレスを求める。
一方後続アドレス記憶６を備える構成において
は、セグメントの範囲を越えると後続セグメント
名を参照することなく後続アドレス記憶６の内容
を次の命令のアドレスとして実行を続ける。これ
により後続セグメントへの制御の移動を高速に行
う。

後続アドレス記憶６への登録は、最初にセグメ
ント最後尾命令を実行して次のセグメントに制御
が移つたときに行われる。このとき後続セグメン
トがセグメント連想記憶３内に存在する場合と、
存在しない場合とがある。

セグメント連想記憶３内に存在しない場合に
は、従来方式と同様仮想記憶制御部１４によつて
記憶装置１に後続セグメントが配置され、セグメ
ントベースアドレスを決定する。このアドレス信
号線２２を介してセグメントベース記憶７に登録
すると同時に、後続アドレス記憶６に登録する。

セグメント連想記憶３内に存在する場合には対
応するセグメントベース記憶７の値を信号線２５
を介して後続アドレス記憶６に登録する。

後続アドレス記憶６に登録するいずれの場合に
おいても、後続セグメントをセグメント連想記憶
３で調べる以前の先行セグメントに対応する位置
に登録する必要がある。この先行セグメントのセ
グメント連想記憶３内の位置を保持し、先行セグ
メントに対応する後続アドレス記憶６の位置に後
続のセグメントベースアドレスを登録するために
先行セグメントアドレスレジスタ１２を備える。

さらにセグメントの最後尾の非無条件分岐命令
による最初の後続セグメントへの制御の移動と２
回目以降の制御の移動を区別し、２回目以降にお
いては後続アドレス記憶６が利用可能であること
を示す後続アドレスフラグ８を備える。これらの
フラグはセグメント連想記憶３の各セグメント名
に対応して備えられ、“０”のときには、後続ア
ドレス記憶６の対応する内容が利用できないこと
を示し、“１”のときには、利用できることを示
す。

後続アドレス記憶６は市販の高速RAMで実現
され先行セグメントアドレスレジスタには市販の
レジスタ素子で実現される。また、後続アドレス
フラグ８は市販のフリツプフロツプによつて実現
される。

後続アドレスフラグ８を利用する場合には、フ
ラグのクリアが問題になる。後続アドレスフラグ
８のフラグが“１”のときに、仮想記憶制御部１
４により後続セグメントの記憶装置１内での配置
が変えられると、セグメントベースアドレスが変
化し後続アドレス記憶６の対応する値は無効にな
るのでフラグは“０”にされる必要がある。

本実施例においては、仮想記憶制御部１４によ
りセグメント連想記憶３に登録されている任意の
セグメントの記憶装置１内での配置を変化させら
れると、後続アドレスフラグ８の全てがクリアさ
れる。

次にセグメントの最後尾の非無条件分岐命令か
ら後続セグメントの先頭命令に制御が移る処理に
ついて一例を示す。この例においては繰り返し処
理対象となる命令列を高速に処理する場合を含め
て説明する。

第３図は記憶装置１の中にセグメントが配置さ
れた結果を示す概念図である。セグメントＸはＡ
番地から格納され、そのセグメントサイズは4000
バイトである。番地はバイト単位で計数する。セ
グメントＹはＢ番地から格納され、そのセグメン
トサイズは3000バイトである。セグメントＸ，
Ｙ，Ｚには命令列が格納されており、セグメント
Ｘの次にはセグメントＹが続き、セグメントＹの
次にはセグメントＺが続いている。つまりセグメ
ントＸの最後尾の命令が分岐命令でなければ次に
続く命令はセグメントＹの先頭命令である。

第４図、第５図はセグメントＸの中の命令を実
行しているときの後続アドレスフラグ８、セグメ
ント連想記憶３、範囲記憶４、後続セグメント記
憶５、後続アドレス記憶６とセグメントベース記
憶７の状態を示す概略図である。第４図におい
て、セグメント連想記憶３の１番地にセグメント
名Ｘが格納されている。範囲記憶４の１番地には
セグメントＸのセグメントサイズである4000が格
納されている。次に後続セグメント記憶５の１番
地にはセグメントＸに続くセグメントＹが配置さ
れている。さらにセグメントベース記憶７の１番
地にはセグメントＸの開始番地であるＡ番地が格
納されている。後続アドレス記憶６の１番地の内
容は不定であり有効ではないとする。したがつて
後続アドレスフラグ８の１番地は０になつてい
る。実行対象がセグメントＸの最後尾命令とな
り、この最後尾命令は分岐命令ではない命令であ
る場合を以下に示す。この最後尾命令の実行を終
了すると命令アドレスカウンタ２が歩進させられ
る。この歩進結果を範囲検出装置９で範囲記憶４
の出力と比較すると命令アドレスカウンタ２がセ
グメントＸの範囲外であることが検出される。つ
まり命令アドレスカウンタ２の相対番地は歩進さ
れた結果セグメントＸの最後尾バイトの相対アド
レス3999に１が加えられ4000となる。一方命令ア
ドレスカウンタ２のセグメント名には現在実行し
ているセグメント名が格納されているのでセグメ
ントＸとなつている。このセグメントＸと信号線
２０を介してセグメント連想記憶３の内容との連
想を行うと、１番地のＸにより一致する。この１
番地のＸにより範囲記憶４の内容を参照するとセ
グメントＸのセグメントサイズ4000が得られる。
範囲検出装置９では、範囲記憶４の出力命令アドレスカウンタ２の
相対アドレスのときにセグメント範囲外であることを検出す
る。したがつてセグメント最後尾命令の次の命令
番地が歩進により命令アドレスカウンタ２に格納
されると範囲検出装置９では、 40004000 となることから範囲外であることが検出される。
この信号を信号線により仮想記憶制御部１４に出
力する。このときに先行セグメントアドレスレジ
スタ１２には現在セグメント連想記憶３内での一
致が認められる番地の値“１”が格納される。仮
想記憶制御部１４では後続アドレスフラグ８の１
番地を調べる。現在は１番地の内容が“０”であ
ることから後続アドレス記憶６には、有効な後続
セグメントアドレスが格納されていない。この場
合には後続セグメント記憶５の内容によつて次に
制御が移るセグメント名が指示される。

次に後続セグメント記憶５の１番地に格納され
ているセグメントＹが信号線２６を介して命令ア
ドレスカウンタ２のセグメント名として格納され
る。同時に命令アドレスカウンタ２の相対アドレ
ス部に“０”が格納される。この操作により命令
アドレスカウンタ２には次に実行すべき命令が格
納されているセグメントＹの先頭アドレスが格納
される。この後、信号線２０により、後続セグメ
ントＹがセグメント連想記憶３に有るか否かを調
べる。

近い過去においてセグメントＹが一度も参照さ
れていなければ、セグメントＹはセグメント連想
記憶３には格納されていない。その結果は信号線
２４により仮想記憶制御部１４に報告する。仮相
制御部１４は記憶装置１に格納されているセグメ
ントＹに関するセグメント情報を参照し信号線２
１を介してセグメント連想記憶３、範囲記憶４と
後続セグメント記憶５に格納する。この結果は、
第５図に示すようにセグメント連想記憶３にはセ
グメントＹのセグメント名が２番地に格納され、
範囲記憶４の２番地にはセグメントＹのセグメン
トサイズ3000が格納され、後続セグメント記憶５
の２番地にはセグメントＹに続くセグメントＺの
セグメント名が格納される。さらにセグメントＹ
が記憶装置１に配置されたとき、セグメントＹの
開始アドレスが決定する。本例においてはセグメ
ントＹは“Ｂ”番地から格納される。開始アドレ
ス“Ｂ”の値がセグメントベースアドレスとして
信号線２２を介してセグメントベース記憶７に格
納される。同時に先行セグメントアドレスレジス
タ１２の内容“１”で示される後続アドレス記憶
６の１番地に信号線２２を介してセグメントＹの
セグメントベースアドレスを格納する。さらに、
先行セグメントアドレスレジスタ１２の内容
“１”で示される後続アドレスフラグ８の１番地
の内容を“１”にする。これにより後続アドレス
記憶６の１番地のアドレスが有効であることが示
される。つまり第５図に示すようにセグメントＸ
に対応する後続アドレス記憶６の１番地にセグメ
ントＸに続くセグメントＹの開始番地Ｂが格納さ
れ、さらに後続アドレスフラグの１番地が１にセ
ツトされる。

セグメントＹの実行開始は命令アドレスカウン
タ２に指示される命令から行う。前記の状態でセ
グメントＸからセグメントＹに制御が移るときに
は、命令アドレスカウンタ２のセグメント名は
Ｙ、相対番地は“０”となつている。このセグメ
ント名をセグメント連想記憶３で調べると、第５
図に示すように２番地で一致が認められる。これ
に対応するセグメントベース記憶７は“Ｂ”を示
している。この“Ｂ”と命令アドレスカウンタ２
の相対番地“０”を加算器１３で加算した結果
“Ｂ”番地が得られ、“Ｂ”番地にあるセグメント
Ｙの先頭命令から実行が行われる。

セグメントＸに続くセグメントＹを後続セグメ
ント記憶５から読み出して信号線２６を介してセ
グメント連想記憶３の内容との一致を調べたとき
に一致が認められる場合がある。つまり近い過去
においてセグメントＹが一度以上参照された場合
である。このときには、一致が認められたセグメ
ント連想記憶３の位置に対応するセグメントベー
ス記憶７のセグメントベースアドレスが信号線２
５を介して後続アドレス記憶６の１番地に格納さ
れ、同時に後続アドレスフラグ８の１番地が
“１”にセツトされる。このときの各記憶、フラ
グの状態は第５図と同様である。また信号線２６
を介して命令アドレスカウンタ２のセグメント名
としてセグメントＹが格納され、相対番地には
“０”が格納される。

上記の過程を経て実行の制御がセグメントＹに
移る。セグメントＹに移つた後、分岐命令により
セグメントＸに再び制御が戻り、セグメントＸの
最後尾命令の実行を終了する場合について説明す
る。最後尾命令の実行を終了し命令アドレスカウ
ンタ２を歩進した結果セグメントの範囲外である
ことが範囲検出装置９によつて判明する。このと
きセグメントＸに対応する後続アドレスフラグ８
の１番地の内容は、第５図に示されるように
“１”となつている。このフラグが“１”の場合
には、後続アドレス記憶６の１番地の内容“Ｂ”
が次に実行する命令のアドレスとなる。

つまり最初にセグメントＸの最後尾命令からセ
グメントＹの先頭命令に制御が移る場合には、セ
グメント連想記憶３を用いた一致検査を２回行う
必要がある。最初は命令アドレスカウンタ２の中
のセグメントＸを用いて一致検査を行い１番地で
の一致を検出する。次に後続セグメント記憶５の
１番地の内容“セグメントＹ”が命令アドレスカ
ウンタ２に格納され、このセグメントＹを用いて
一致検査を行う。

セグメントＸの最後尾命令からセグメントＹの
先頭命令への制御の移動が２回目以降になると、
セグメント連想記憶３を用いた一致検査を１回行
えばよい。つまり、セグメントＸで一致検査を行
うと後続アドレス記憶６が有効であるので、後続
アドレス記憶６の出力を次に実行する命令のアド
レスとして処理を続行する。

第６図は分岐命令でセグメント間の制御を移動
させる場合と、本発明における第１回目のセグメ
ント間制御の移動と第２回目以降のセグメント間
の制御の移動とをそれぞれａ，ｂ，ｃのフローで
t₁，t₂，t₃，t₄のタイミングと共に示す。図にお
いて、ａは分岐命令、ｂは第１回目セグメント間
制御移行、ｃは第２回目以降のセグメント間制御
移行をそれぞれ示すフローチヤートである。第６
図ではセグメント連想記憶３に前もつて後続セグ
メントが登録されていた場合を示す。分岐命令と
第１回目のセグメント間の制御の移行とはt₁〜t₄
までの処理を必要とし処理速度は同じである。し
かし本発明における第２回目以降の制御の移行は
t₁，t₂の処理時間で実現され、高速に実行でき
る。

後続アドレス記憶６と後続アドレス記憶６の有
効性を示す後続アドレスフラグ８は第２回目以降
の処理を高速に行うために付加されたものであ
る。後続アドレス記憶６と後続アドレスフラグ８
が付加されない場合には、第２回目以降も第１回
目と同様の処理を行う。

これまでに示したように、本発明によれば記憶
装置を複数ブロツクに分割したことにより付加さ
れる分岐命令が機械語命令列中に不要になる。こ
れにより、機械語命令列が格納される記憶装置の
使用効率が改善される。また記憶装置がブロツク
に分割されているためにコンパイル時に計算機シ
ステムで生成される分岐命令をプログラム作成者
が考慮することなくソースプログラムと機械語命
令列とを対称させることができる。

後続アドレス記憶を付加することにより、ルー
プする命令列の途中でブロツク分割された場合
に、２回目以降のブロツク間の制御の移動を高速
に行うことができる。さらにコンパイラがプログ
ラムをブロツクに分割する際に、ループ途中の分
割による性能低下を考慮することなく分割でき
る。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロツク図、
第２図は命令アドレスカウンタを説明する概念
図、第３図は命令列が複数ブロツクに分割されて
いる記憶装置の記憶概念図、第４図、第５図はブ
ロツク間を制御が移動する場合の各記憶およびフ
ラグの内容を説明する概念図、第６図は処理の流
れを示すタイミングフローチヤートである。１……記憶装置、２……命令アドレスカウン
タ、３……セグメント連想記憶、４……範囲記
憶、５……後続セグメント記憶、６……後続アド
レス記憶、７……セグメントベース記憶、８……
後続アドレスフラグ、１４……仮想記憶制御部。

Claims

【特許請求の範囲】１記憶装置のアドレス空間が複数セグメントに
分割されている計算機において、一部あるいは全
部のセグメント名を記憶するとともに入力された
セグメント名に一致するものが記憶されているか
否かを検出するセグメント連想記憶手段と、前記
セグメント連想記憶手段に格納されたセグメント
に対応するセグメントの大きさを記憶する範囲記
憶手段と、分岐命令以外の命令で前記セグメント
の範囲を越えて次に続く命令を実行することを検
出する範囲検出手段と、前記セグメントの次に続
く命令コードセグメント名を記憶する後続セグメ
ント記憶手段と、セグメント内の最後尾の命令を
実行しさらに次に続く命令を実行する場合のアド
レスと前記範囲検出手段のセグメントの範囲を比
較する前記範囲検出手段で次に続く命令の格納場
所がそのセグメントの範囲外であることが検出さ
れると前記後続セグメント記憶手段の内容により
後続セグメントを決定しこの後続セグメントのア
ドレスを求め前記後続セグメント記憶手段の処理
を開始させる仮想記憶制御手段を備えたことを特
徴とする仮想記憶方式の計算機。２記憶装置のアドレス空間が複数セグメントに
分割されている計算機において、一部あるいは全
部のセグメント名を記憶するとともに入力された
セグメント名に一致するものが記憶されているか
否かを検出するセグメント連想記憶手段と、前記
セグメント連想記憶手段に格納されたセグメント
に対応するセグメントの大きさを記憶する範囲記
憶手段と、分岐命令以外の命令で前記セグメント
の範囲を越えて次に続く命令を実行することを検
出する範囲検出手段と、前記セグメントの次に続
く命令コード用セグメント名を記憶する後続セグ
メント記憶手段と、セグメント内の最後尾の命令
を実行しさらに続く命令を実行する場合のアドレ
スと前記範囲検出手段のセグメントの範囲を比較
する前記範囲検出手段で次に続く命令の格納場所
がそのセグメントの範囲外であることが検出され
ると前記後続セグメント記憶手段の内容により後
続セグメントを決定しこの後続セグメントのアド
レスを求め前記後続セグメント記憶手段の処理を
開始させる仮想記憶制御手段と、前記後続セグメ
ント記憶手段に対応した後続セグメントのアドレ
スを記憶する後続アドレス記憶手段と、前記後続
アドレス記憶が有効であるかを示す後続アドレス
フラグと、最初にセグメントの最後尾命令から後
続のセグメントに制御が移つたときに前記後続ア
ドレス記憶手段に後続アドレスを設定し前記後続
アドレスフラグを有効にする手段とを備え、前記
後続アドレスフラグが前記後続アドレスが有効で
あることを示すときにセグメントの最後尾命令か
ら後続セグメントへの制御の移動を前記後続アド
レス記憶手段によつて制御することを特徴とする
仮想記憶方式の計算機。