JPS6337511B2 - - Google Patents
Info
- Publication number
- JPS6337511B2 JPS6337511B2 JP56210866A JP21086681A JPS6337511B2 JP S6337511 B2 JPS6337511 B2 JP S6337511B2 JP 56210866 A JP56210866 A JP 56210866A JP 21086681 A JP21086681 A JP 21086681A JP S6337511 B2 JPS6337511 B2 JP S6337511B2
- Authority
- JP
- Japan
- Prior art keywords
- gate
- layer
- slope
- semi
- semiconductor layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
- H10D30/83—FETs having PN junction gate electrodes
Landscapes
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
- Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明は半導体装置、特にスイツチング特性の
オン抵抗が小さく、かつ高速応答特性を有する微
細加工技術を導入した多元半導体を材料とする電
界効果トランジスタ（以下FETと略称する）に
関するものである。
オン抵抗が小さく、かつ高速応答特性を有する微
細加工技術を導入した多元半導体を材料とする電
界効果トランジスタ（以下FETと略称する）に
関するものである。
(b) 技術の背景
近年高速の論理回路などを構成する必要上から
使用される能動装置を、キヤリヤ易動度が大なる
多元半導体、例えばガリウム砒素（GaAs）とか
ガリウムアルミニウム砒素（GaAlAs）などの材
料で作製する傾向が出て来ているが、こうした材
料を用いた半導体装置、特にFETの多くは第１
図に示すようにメサ型構造をなしたものであつ
た。ここで１は半絶縁性（以下SIと略称する）の
GaAsを材料とする半導体基板、２は例えばｎ型
のGaAsを材料とする活性層、Ｓ，Ｄ，Ｇはそれ
ぞれソース，ゲートおよびドレインの各電極、ま
たARは能動領域である。
使用される能動装置を、キヤリヤ易動度が大なる
多元半導体、例えばガリウム砒素（GaAs）とか
ガリウムアルミニウム砒素（GaAlAs）などの材
料で作製する傾向が出て来ているが、こうした材
料を用いた半導体装置、特にFETの多くは第１
図に示すようにメサ型構造をなしたものであつ
た。ここで１は半絶縁性（以下SIと略称する）の
GaAsを材料とする半導体基板、２は例えばｎ型
のGaAsを材料とする活性層、Ｓ，Ｄ，Ｇはそれ
ぞれソース，ゲートおよびドレインの各電極、ま
たARは能動領域である。
同図中で３として示した部分をＰ型のGaAsで
形成するならば当該FETは接合ゲート型FET（以
下JFETと呼ぶ）になり、この部分がなければシ
ヨツトキーバリヤ型FET（以下SBFETと呼ぶ）
となる。
形成するならば当該FETは接合ゲート型FET（以
下JFETと呼ぶ）になり、この部分がなければシ
ヨツトキーバリヤ型FET（以下SBFETと呼ぶ）
となる。
(c) 従来技術と問題点
これらFETが高速論理回路に用いられるもの
であるならば、高速応答性すなわち優れた高周波
特性が要求されると共に、オン抵抗が充分に低い
ことが必要条件とされるのであるが、そのために
は活性層２の不純物濃度、寸法（特に活性層２の
厚さｄ）などの制御に高い精密性が要求される。
ちなみに活性層厚さｄは多くの場合0.2〜0.3μｍ
程度に選ばれることが多い。
であるならば、高速応答性すなわち優れた高周波
特性が要求されると共に、オン抵抗が充分に低い
ことが必要条件とされるのであるが、そのために
は活性層２の不純物濃度、寸法（特に活性層２の
厚さｄ）などの制御に高い精密性が要求される。
ちなみに活性層厚さｄは多くの場合0.2〜0.3μｍ
程度に選ばれることが多い。
またオン抵抗を充分に低く押えかつ消費電力を
小さくするためにはＳ〜Ｇ間，Ｇ〜Ｄ間の距離ｌ
を小さくし、相互コンダクタンスGmを増すため
にゲート電極Ｇの長さGlを小さくし設定しなけ
ればならないが、上記従来の構造を採るかぎり、
ｌ，Glの寸法を2μ以下にすることは至難の業で
あつて、スイツチング特性の優れたFETを設計
製作する上で障害となつていた。
小さくするためにはＳ〜Ｇ間，Ｇ〜Ｄ間の距離ｌ
を小さくし、相互コンダクタンスGmを増すため
にゲート電極Ｇの長さGlを小さくし設定しなけ
ればならないが、上記従来の構造を採るかぎり、
ｌ，Glの寸法を2μ以下にすることは至難の業で
あつて、スイツチング特性の優れたFETを設計
製作する上で障害となつていた。
(d) 発明の目的
本発明は上記従来の欠点に鑑み、フオトリソグ
ラフイと各工程の寸法限界によつて素子寸法が影
響を受けない構造を用いることによつてスイツチ
ング特性の優れたしかも低いソース〜ドレイン間
電圧で動作するFETを提供することを目的とす
るものである。
ラフイと各工程の寸法限界によつて素子寸法が影
響を受けない構造を用いることによつてスイツチ
ング特性の優れたしかも低いソース〜ドレイン間
電圧で動作するFETを提供することを目的とす
るものである。
(e) 発明の構成
そしてこの目的は本発明によれば、半絶縁性半
導体基板１と、第１導電型の高不純物濃度半導体
層からなり、一斜面を有するゲート４と、該ゲー
トの該一斜面以外の表面を覆う半絶縁性半導体層
５と、該一斜面、該半導体基板１、及び該半絶縁
性半導体層５の表面に設けられた第２導電型の活
性層２と、該一斜面によつて二分される該活性層
２上に設けられたソース７Ｓおよびドレイン７Ｄ
電極直下の第２導電型の高不純物濃度半導体層６
Ｓ，６Ｄとを有することを特徴とする半導体装
置、及び、半絶縁性半導体基板上に一斜面を備
え、且つ第１導電型の高不純物濃度半導体層から
なる帯状のゲートを形成する工程と、該ゲートの
一斜面以外の表面を覆う半絶縁性半導体層を形成
する工程と、該ゲートの一斜面と、該半導体基板
と、該半絶縁性半導体層の表面に第２導電型の活
性層を形成する工程と、該ゲートの該一斜面の反
対側の斜め上方より、分子ビームエピタキシヤル
成長法によつて、ソース及びドレインとなる第２
導電型の高不純物濃度半導体層を形成する工程
と、同様に該斜め上方より、金属蒸着法によつて
該ソースとドレインに対する電極を形成する工程
とが含まれてなることを特徴とする半導体装置の
製造方法を提供することによつて達成される。
導体基板１と、第１導電型の高不純物濃度半導体
層からなり、一斜面を有するゲート４と、該ゲー
トの該一斜面以外の表面を覆う半絶縁性半導体層
５と、該一斜面、該半導体基板１、及び該半絶縁
性半導体層５の表面に設けられた第２導電型の活
性層２と、該一斜面によつて二分される該活性層
２上に設けられたソース７Ｓおよびドレイン７Ｄ
電極直下の第２導電型の高不純物濃度半導体層６
Ｓ，６Ｄとを有することを特徴とする半導体装
置、及び、半絶縁性半導体基板上に一斜面を備
え、且つ第１導電型の高不純物濃度半導体層から
なる帯状のゲートを形成する工程と、該ゲートの
一斜面以外の表面を覆う半絶縁性半導体層を形成
する工程と、該ゲートの一斜面と、該半導体基板
と、該半絶縁性半導体層の表面に第２導電型の活
性層を形成する工程と、該ゲートの該一斜面の反
対側の斜め上方より、分子ビームエピタキシヤル
成長法によつて、ソース及びドレインとなる第２
導電型の高不純物濃度半導体層を形成する工程
と、同様に該斜め上方より、金属蒸着法によつて
該ソースとドレインに対する電極を形成する工程
とが含まれてなることを特徴とする半導体装置の
製造方法を提供することによつて達成される。
(f) 発明の実施例
第２図は本発明に係る半導体装置すなわち
GaAsを主材料とするJFETの側面図、第３図は
その構造を示す斜視図で、第１図と同等部位には
同一符号を用いた。
GaAsを主材料とするJFETの側面図、第３図は
その構造を示す斜視図で、第１図と同等部位には
同一符号を用いた。
まず第２図において、４はSI―GaAs基板（以
下単に基板と呼ぶ）１上に配設されたＰ＋型
GaAs部位であつて、その形は梯形状をなしてお
り、該部位４は本発明のJFETのゲートとしての
役割を演ずる部分である。この部位４の不純物濃
度は１×1018程度の高濃度に設定されるがドープ
される不純物としては例えばベリリウム（Be）
が用いられる。そしてこの部位すなわちゲート４
はGaAlAsで構成してもよく、この場合には活性
層２と接する部分すなわち能動領域ARの右下の
面において、ヘテロ接合を形成するので、該接合
部が呈する電流〜電圧特性における順方向立ち上
がり電圧は高まるために、ゲート電圧の印加範囲
を広げることができる。しかし以下では説明の使
宜上、この部分の材料はＰ＋型GaAsとして説明
する。
下単に基板と呼ぶ）１上に配設されたＰ＋型
GaAs部位であつて、その形は梯形状をなしてお
り、該部位４は本発明のJFETのゲートとしての
役割を演ずる部分である。この部位４の不純物濃
度は１×1018程度の高濃度に設定されるがドープ
される不純物としては例えばベリリウム（Be）
が用いられる。そしてこの部位すなわちゲート４
はGaAlAsで構成してもよく、この場合には活性
層２と接する部分すなわち能動領域ARの右下の
面において、ヘテロ接合を形成するので、該接合
部が呈する電流〜電圧特性における順方向立ち上
がり電圧は高まるために、ゲート電圧の印加範囲
を広げることができる。しかし以下では説明の使
宜上、この部分の材料はＰ＋型GaAsとして説明
する。
この部位、すなわち、ゲート４の上部と右側の
斜面部分は第２図にみられるとおり、SI―GaAs
層５によつて覆われている。さらに、SI―GaAs
層５、ゲート４、及びゲート４に連なる基板１
（図中の左側Ｈを含む）の３つの領域を共通に覆
う形でFET活性層２が設けられている。
斜面部分は第２図にみられるとおり、SI―GaAs
層５によつて覆われている。さらに、SI―GaAs
層５、ゲート４、及びゲート４に連なる基板１
（図中の左側Ｈを含む）の３つの領域を共通に覆
う形でFET活性層２が設けられている。
そしてまたさらに山形部分の左斜面を形成する
活性層２の第２図中でＺとして示した部分以外は
不純物濃度が１×1018程度にドープされたｎ＋型
GaAsからなる高不純物濃度層６Ｓ，６Ｄによつ
て覆われており、この両ｎ＋型層６Ｓ，６Ｄの上
面には金ゲルマニウムニツケル（AuGeNi）の合
金膜７Ｓ，７Ｄがそれぞれ配設されて、ソースＳ
およびドレインＤの各電極を形成している。
活性層２の第２図中でＺとして示した部分以外は
不純物濃度が１×1018程度にドープされたｎ＋型
GaAsからなる高不純物濃度層６Ｓ，６Ｄによつ
て覆われており、この両ｎ＋型層６Ｓ，６Ｄの上
面には金ゲルマニウムニツケル（AuGeNi）の合
金膜７Ｓ，７Ｄがそれぞれ配設されて、ソースＳ
およびドレインＤの各電極を形成している。
またこのAuGeNi合金膜は第３図に見られるよ
うにゲート４のボンデイングエリア６上にも７Ｇ
として示したように配設されていて、ゲート電極
Ｇを構成するものである。
うにゲート４のボンデイングエリア６上にも７Ｇ
として示したように配設されていて、ゲート電極
Ｇを構成するものである。
ところで前記ゲート４の左斜面に接する活性層
２の部分ARはこの構造のJFETにおける能動領
域となる部分であり、その接している長さGlが
実効ゲート長となるのであるが、このゲート４を
構成するために基板１上に最初に配設される
GaAs層は例えば1μｍ位の厚さである。つまり梯
形状をなすゲート４の高さは1μｍ程度であるた
めに、この構造のJFETにおける実効ゲート長Gl
は約1.3μｍ程度と短くできることが理解される。
２の部分ARはこの構造のJFETにおける能動領
域となる部分であり、その接している長さGlが
実効ゲート長となるのであるが、このゲート４を
構成するために基板１上に最初に配設される
GaAs層は例えば1μｍ位の厚さである。つまり梯
形状をなすゲート４の高さは1μｍ程度であるた
めに、この構造のJFETにおける実効ゲート長Gl
は約1.3μｍ程度と短くできることが理解される。
またソースＳおよびドレインＤの電極７Ｓ，７
Ｄ直下の高不純物濃度層６Ｓ，６Ｄは後述するよ
うに第２図中の矢印イ方向の分子ビームの斜め照
射によつて、例えば0.5μｍの厚さに成長させられ
たものである。そのために、これらの両不純物濃
度層６Ｓ，６Ｄの両者は別個に分離して形成され
るのであるが、上記分子ビームの斜め照射の効果
によつて高不純物濃度層６Ｓの右端と前記能動領
域ARとの距離、ならびに、高不純物濃度層７Ｄ
の左端と前記能動領域ARとの各距離ｌは1μｍ前
後の短いものとなる。
Ｄ直下の高不純物濃度層６Ｓ，６Ｄは後述するよ
うに第２図中の矢印イ方向の分子ビームの斜め照
射によつて、例えば0.5μｍの厚さに成長させられ
たものである。そのために、これらの両不純物濃
度層６Ｓ，６Ｄの両者は別個に分離して形成され
るのであるが、上記分子ビームの斜め照射の効果
によつて高不純物濃度層６Ｓの右端と前記能動領
域ARとの距離、ならびに、高不純物濃度層７Ｄ
の左端と前記能動領域ARとの各距離ｌは1μｍ前
後の短いものとなる。
こうした構造のために第２図，第３図のJFET
のＳ〜Ｇ間およびＧ〜Ｄ間距離ｌは非常に短いも
のとなし得るので、該JFETのＳ〜Ｄ間抵抗は充
分に低く、したがつてオン抵抗は極めて大きな値
となるし、活性領域ARが高易動度のｎ型GaAs
を用いて作られているために応答速度は非常に速
いものとなつて高速論理回路用として利用価値の
高いものになる。
のＳ〜Ｇ間およびＧ〜Ｄ間距離ｌは非常に短いも
のとなし得るので、該JFETのＳ〜Ｄ間抵抗は充
分に低く、したがつてオン抵抗は極めて大きな値
となるし、活性領域ARが高易動度のｎ型GaAs
を用いて作られているために応答速度は非常に速
いものとなつて高速論理回路用として利用価値の
高いものになる。
以上、本発明のJFETの構造について述べたわ
けであるが以下では、第４図を用いてこのJFET
の製造工程について説明する。
けであるが以下では、第４図を用いてこのJFET
の製造工程について説明する。
まず（100）面を主面とするSI―GaAs基板１
の上記主面上に第４図ａに示したようにBeがド
ープされたＰ＋型GaAs（不純物濃度は1018程度）
の層１０を一様に形成し、その所定の部分におい
て鎖線口で示したように斜めエツチングを行つて
１０ａと示したＰ＋型GaAs層を除去する。この
場合Ｆとして示した部分が前記第２図中のゲート
４となる部分であるが、このゲート４のボンデイ
ングエリア（第３図中で６として示した部分）を
あらかじめ作つておかねばならないために、上記
斜めエツチングは第４図ｂの平面図に見られるよ
うに幅Ｗを有する突出部２０が形成されるように
レジストを用いて行う。
の上記主面上に第４図ａに示したようにBeがド
ープされたＰ＋型GaAs（不純物濃度は1018程度）
の層１０を一様に形成し、その所定の部分におい
て鎖線口で示したように斜めエツチングを行つて
１０ａと示したＰ＋型GaAs層を除去する。この
場合Ｆとして示した部分が前記第２図中のゲート
４となる部分であるが、このゲート４のボンデイ
ングエリア（第３図中で６として示した部分）を
あらかじめ作つておかねばならないために、上記
斜めエツチングは第４図ｂの平面図に見られるよ
うに幅Ｗを有する突出部２０が形成されるように
レジストを用いて行う。
こうすれば陵２１を有する順メサ（逆メサの
逆）部分の片方が出来上がり、上記陵２１より右
の凹形状の部分には下地のSI―GaAs層１の前記
主面が現われる。
逆）部分の片方が出来上がり、上記陵２１より右
の凹形状の部分には下地のSI―GaAs層１の前記
主面が現われる。
次にこの上にSI―GaAs層１１を、第４図ｃに
示すように形成するのであるが、この形成にはア
ンドープまたは酸素（O2）ドープを行つて分子
ビームエピタキシヤル成長（以下MBEと呼ぶ）
の手法を用いればよい。しかしまた別に液相エピ
タキシヤル成長（以下LPEと呼ぶ）の手法を利
用することもできる。そして鎖線ハで示したよう
に再び斜めエツチングを行うと、１１ａとして示
したSI―GaAs層を１０ｂとして示したＰ＋型
GaAs層と共に除去する。
示すように形成するのであるが、この形成にはア
ンドープまたは酸素（O2）ドープを行つて分子
ビームエピタキシヤル成長（以下MBEと呼ぶ）
の手法を用いればよい。しかしまた別に液相エピ
タキシヤル成長（以下LPEと呼ぶ）の手法を利
用することもできる。そして鎖線ハで示したよう
に再び斜めエツチングを行うと、１１ａとして示
したSI―GaAs層を１０ｂとして示したＰ＋型
GaAs層と共に除去する。
ちなみに上記斜めエツチングを行つて順メサ構
造を作るには、8H2O2＋1H2SO4＋1H2Oなどのエ
ツチング液を用い、〈01１〉軸向きに作ろうとす
るメサ端の前記陵２１を合わせればよいし、反応
性エツチングの技法を用いることもできる。
造を作るには、8H2O2＋1H2SO4＋1H2Oなどのエ
ツチング液を用い、〈01１〉軸向きに作ろうとす
るメサ端の前記陵２１を合わせればよいし、反応
性エツチングの技法を用いることもできる。
さらに第４図ｄに示したように、矢印二方向に
行うMBE等の手法によつて、この上にｎ型
GaAs層（不純物濃度は1017程度）１２を形成す
るとこれが第２図中の活性層２となる。なおこの
ｎ型GaAs層は、ゲート４の左側メサ面２２上に
おいて例えば0.2μｍ程度の厚さとなるように制御
する。
行うMBE等の手法によつて、この上にｎ型
GaAs層（不純物濃度は1017程度）１２を形成す
るとこれが第２図中の活性層２となる。なおこの
ｎ型GaAs層は、ゲート４の左側メサ面２２上に
おいて例えば0.2μｍ程度の厚さとなるように制御
する。
つぎに第４図ｅ中の矢印ホで示したように分子
ビームを斜めに入射させてｎ＋型GaAsのMBE
成長を行う。こうすれば前記ｎ型GaAs層の左側
の斜面２３は影部分となつてＺとして示したｎ型
GaAs層の面には上記ｎ＋型GaAsは成長される
ことがなく、その結果ｎ＋型GaAsは１３ａ，１
３ｂとして示したように２つの領域に分離して成
長する。発明者らの実験によれば前記分子ビーム
の入射角θを40゜となすことにより、第４図ｅ中
のｎ＋型GaAsが被着しない部分２４の長さｌは
0.5μｍにできることが判つている。
ビームを斜めに入射させてｎ＋型GaAsのMBE
成長を行う。こうすれば前記ｎ型GaAs層の左側
の斜面２３は影部分となつてＺとして示したｎ型
GaAs層の面には上記ｎ＋型GaAsは成長される
ことがなく、その結果ｎ＋型GaAsは１３ａ，１
３ｂとして示したように２つの領域に分離して成
長する。発明者らの実験によれば前記分子ビーム
の入射角θを40゜となすことにより、第４図ｅ中
のｎ＋型GaAsが被着しない部分２４の長さｌは
0.5μｍにできることが判つている。
このような技法を用いることにより２５として
示した部分の長さ（実効ゲート長Gl）は1.3μｍと
なり、ドレイン電極直下の高濃度不純物層となる
ｎ＋型GaAs層の端部１３ｂと活性領域ARのド
レイン側端部２６との間の距離ｌは1.4μｍとする
ことができる。
示した部分の長さ（実効ゲート長Gl）は1.3μｍと
なり、ドレイン電極直下の高濃度不純物層となる
ｎ＋型GaAs層の端部１３ｂと活性領域ARのド
レイン側端部２６との間の距離ｌは1.4μｍとする
ことができる。
そして第４図ｆに示すように、前記ｎ＋―
GaAs層１３ａ，１３ｂの上に矢印リで示したよ
うな斜め方向からAuGeNi合金層を蒸着させて、
ソースおよびドレインの各電極６Ｓ，６Ｄを形成
するのであるがこのような斜め蒸着によつてＺと
して示した部分は影となり、Ｚとして示した部分
には蒸着は行われない。そしてまた鎖線への外側
の部分Ｙは不必要な部分であるのでエツチングに
よつて除去する。
GaAs層１３ａ，１３ｂの上に矢印リで示したよ
うな斜め方向からAuGeNi合金層を蒸着させて、
ソースおよびドレインの各電極６Ｓ，６Ｄを形成
するのであるがこのような斜め蒸着によつてＺと
して示した部分は影となり、Ｚとして示した部分
には蒸着は行われない。そしてまた鎖線への外側
の部分Ｙは不必要な部分であるのでエツチングに
よつて除去する。
一方、この段階では前記第４図ｂにおいて半ば
作られていた突出部２０は、ｎ―GaAs層１２に
よつて形成された活性層直下から引き出されて第
４図ｇ中の４ａ，４ｂとして示した帯状の部分と
一体となるような構造になつてでき上がるから、
当該突出部２０の上面にもAuGeNi合金層７Ｇを
形成しておかねばならない。そして第４図ｇ中に
見られる帯状の４ｂとして示した部分が残されて
いるが、これはゲート引出し部として働く４ａの
部分とちがつて不必要なものであるので、鎖線ト
で示した下の部分４ｂはエツチングによつて除去
する。
作られていた突出部２０は、ｎ―GaAs層１２に
よつて形成された活性層直下から引き出されて第
４図ｇ中の４ａ，４ｂとして示した帯状の部分と
一体となるような構造になつてでき上がるから、
当該突出部２０の上面にもAuGeNi合金層７Ｇを
形成しておかねばならない。そして第４図ｇ中に
見られる帯状の４ｂとして示した部分が残されて
いるが、これはゲート引出し部として働く４ａの
部分とちがつて不必要なものであるので、鎖線ト
で示した下の部分４ｂはエツチングによつて除去
する。
このようにしてでき上がつた突出部は第１図の
ゲートボンデイングエリア６として働くのである
が、その側面図は第４図ｈのようになり、これは
第４図ｇ中のＸ〜X′断面に他ならない。
ゲートボンデイングエリア６として働くのである
が、その側面図は第４図ｈのようになり、これは
第４図ｇ中のＸ〜X′断面に他ならない。
以上のように第４図ａ〜ｈにわたつて示した製
造工程を踏めば、第２図，第３図に示した構造の
JFETが完成する。
造工程を踏めば、第２図，第３図に示した構造の
JFETが完成する。
第５図は本発明の第２の実施例になるJFETの
構造を示す断面図であつて、該JFETが第２図の
JFETと異なるところは、ゲートとなるＰ型Ga
（Al）As層４がSI―GaAs基板１中の所定部分に
Beイオンを打ち込むことによつて作られたもの
である点であつて、この第２の実施例のJFETで
は、生じる段差が小さくなり、その分だけ製造歩
留りが向上する。
構造を示す断面図であつて、該JFETが第２図の
JFETと異なるところは、ゲートとなるＰ型Ga
（Al）As層４がSI―GaAs基板１中の所定部分に
Beイオンを打ち込むことによつて作られたもの
である点であつて、この第２の実施例のJFETで
は、生じる段差が小さくなり、その分だけ製造歩
留りが向上する。
(g) 発明の効果
以上、詳細に説明したような工程を用いて作ら
れた構造を有するJFETではＳ〜Ｇ間およびＧ〜
Ｄ間距離ｌならびにゲート長Glを小さく作るこ
とが容易であるので、実用上多大の効果が期待で
きる。
れた構造を有するJFETではＳ〜Ｇ間およびＧ〜
Ｄ間距離ｌならびにゲート長Glを小さく作るこ
とが容易であるので、実用上多大の効果が期待で
きる。
第１図は従来の半導体装置すなわち
GaAsJFETの構造を示す断面図、第２図，第３
図は本発明に係るGaAsJFETの構造を示す側面
図および斜視図、第４図ａ〜ｈは本発明による
GaAsJFETの製造工程を示す図、第５図は本発
明の変形実施例であるJFETの構造を示す断面図
である。 図面において、１は基板、２は活性層、４はゲ
ート、５は半絶縁性のｎ型GaAs層、６はボンデ
イングエリア、７Ｓ，７Ｄはそれぞれソースおよ
びドレインの各電極、７Ｇはゲート電極をそれぞ
れ示す。
GaAsJFETの構造を示す断面図、第２図，第３
図は本発明に係るGaAsJFETの構造を示す側面
図および斜視図、第４図ａ〜ｈは本発明による
GaAsJFETの製造工程を示す図、第５図は本発
明の変形実施例であるJFETの構造を示す断面図
である。 図面において、１は基板、２は活性層、４はゲ
ート、５は半絶縁性のｎ型GaAs層、６はボンデ
イングエリア、７Ｓ，７Ｄはそれぞれソースおよ
びドレインの各電極、７Ｇはゲート電極をそれぞ
れ示す。
Claims (1)
- 【特許請求の範囲】 １ 半絶縁性半導体基板１と、 第１導電型の高不純物濃度半導体層からなり、
一斜面を有するゲート４と、 該ゲートの該一斜面以外の表面を覆う半絶縁性
半導体層５と、 該一斜面、該半導体基板１、及び該半絶縁性半
導体層５の表面に設けられた第２導電型の活性層
２と、 該一斜面によつて二分される該活性層２上に設
けられたソース７Ｓおよびドレイン７Ｄ電極直下
の第２導電型の高不純物濃度半導体層６Ｓ，６Ｄ
とを有することを特徴とする半導体装置。 ２ 半絶縁性半導体基板上に一斜面を備え、且つ
第１導電型の高不純物濃度半導体層からなる帯状
のゲートを形成する工程と、 該ゲートの一斜面以外の表面を覆う半絶縁性半
導体層を形成する工程と、 該ゲートの一斜面と、該半導体基板と、該半絶
縁性半導体層の表面に第２導電型の活性層を形成
する工程と、 該ゲートの該一斜面の反対側の斜め上方より、
分子ビームエピタキシヤル成長法によつて、ソー
ス及びドレインとなる第２導電型の高不純物濃度
半導体層を形成する工程と、 同様に該斜め上方より、金属蒸着法によつて該
ソースとドレインに対する電極を形成する工程と
が含まれてなることを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56210866A JPS58114460A (ja) | 1981-12-28 | 1981-12-28 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56210866A JPS58114460A (ja) | 1981-12-28 | 1981-12-28 | 半導体装置とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58114460A JPS58114460A (ja) | 1983-07-07 |
| JPS6337511B2 true JPS6337511B2 (ja) | 1988-07-26 |
Family
ID=16596393
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56210866A Granted JPS58114460A (ja) | 1981-12-28 | 1981-12-28 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58114460A (ja) |
-
1981
- 1981-12-28 JP JP56210866A patent/JPS58114460A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58114460A (ja) | 1983-07-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CA1148272A (en) | Vertical field effect transistor with improved gate and channel structure | |
| JP2581452B2 (ja) | 電界効果トランジスタ | |
| US4908325A (en) | Method of making heterojunction transistors with wide band-gap stop etch layer | |
| US4924283A (en) | Heterojunction bipolar transistor and process for fabricating same | |
| WO1989006444A2 (en) | Vertical power transistor and fabrication methods | |
| US5294566A (en) | Method of producing a semiconductor integrated circuit device composed of a negative differential resistance element and a FET transistor | |
| US5231040A (en) | Method of making a field effect transistor | |
| US5814548A (en) | Process for making n-channel or p-channel permeable base transistor with a plurality layers | |
| US5837570A (en) | Heterostructure semiconductor device and method of fabricating same | |
| CA1271850A (en) | Method for fabricating a field-effect transistor with a self-aligned gate | |
| JPS6337511B2 (ja) | ||
| JP2701583B2 (ja) | トンネルトランジスタ及びその製造方法 | |
| KR910006751B1 (ko) | 반도체 집적회로장치 및 그의 제조방법 | |
| JPS6237890B2 (ja) | ||
| JPH0817185B2 (ja) | 浮動電子通路電界効果トランジスタ及びその製造方法 | |
| JPH05190574A (ja) | 電界効果トランジスタ | |
| JP3236386B2 (ja) | 半導体装置の製造方法 | |
| JP2526492B2 (ja) | 半導体装置の製造方法 | |
| JP2996267B2 (ja) | 絶縁ゲート型電界効果トランジスタの製造方法 | |
| JPH0797634B2 (ja) | 電界効果トランジスタとその製造方法 | |
| JPS6366432B2 (ja) | ||
| JPS6161549B2 (ja) | ||
| JPH0199263A (ja) | 半導体集積回路およびその製造方法 | |
| JPS62260370A (ja) | 電界効果トランジスタの製造方法 | |
| JPH0439941A (ja) | 電界効果トランジスタ |