JPS6337966B2 - - Google Patents
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- JPS6337966B2 JPS6337966B2 JP55103322A JP10332280A JPS6337966B2 JP S6337966 B2 JPS6337966 B2 JP S6337966B2 JP 55103322 A JP55103322 A JP 55103322A JP 10332280 A JP10332280 A JP 10332280A JP S6337966 B2 JPS6337966 B2 JP S6337966B2
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- H03G3/00—Gain control in amplifiers or frequency changers
- H03G3/20—Automatic control
- H03G3/30—Automatic control in amplifiers having semiconductor devices
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G3/00—Gain control in amplifiers or frequency changers
- H03G3/02—Manually-operated control
- H03G3/04—Manually-operated control in untuned amplifiers
- H03G3/10—Manually-operated control in untuned amplifiers having semiconductor devices
- H03G3/12—Manually-operated control in untuned amplifiers having semiconductor devices incorporating negative feedback
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- H03—ELECTRONIC CIRCUITRY
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- H03G1/00—Details of arrangements for controlling amplification
- H03G1/0005—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G1/00—Details of arrangements for controlling amplification
- H03G1/0005—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal
- H03G1/0017—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal the device being at least one of the amplifying solid-state elements
- H03G1/0023—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal the device being at least one of the amplifying solid-state elements in emitter-coupled or cascode amplifiers
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- H03G—CONTROL OF AMPLIFICATION
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- H03G3/02—Manually-operated control
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- H—ELECTRICITY
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- H03G7/00—Volume compression or expansion in amplifiers
- H03G7/002—Volume compression or expansion in amplifiers in untuned or low-frequency amplifiers, e.g. audio amplifiers
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Control Of Amplification And Gain Control (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
本発明は、制御電圧に対して利得が指数的に比
例して変化するような電圧制御形可変利得回路に
関し、特に、利得制御電圧の変化に対する静止電
流の変動を抑えて特性の改善を図つたものであ
る。
例して変化するような電圧制御形可変利得回路に
関し、特に、利得制御電圧の変化に対する静止電
流の変動を抑えて特性の改善を図つたものであ
る。
回路利得を電気的手段で制御する可変利得回路
の簡単なものとしては、半導体ダイオード、バイ
ポーラ、トランジスタ、あるいは電界効果トラン
ジスタ等の素子におけるバイアス電圧または電流
の変化による小信号インピーダンス変化を利用す
るものが知られているが、制御特性、入出力特性
とも性能的に不十分であり、たとえばオーデイオ
信号のノイズリダクシヨン回路等に用いるには不
適当である。次に、より高性能な電圧制御形可変
利得回路として、バイポーラトランジスタのベー
ス−エミツタ接合における指数的な電圧−電流特
性を利用するものが知られており、特に、モノリ
シツクバイポーラ集積回路における利得制御の常
套手段として用いられている。
の簡単なものとしては、半導体ダイオード、バイ
ポーラ、トランジスタ、あるいは電界効果トラン
ジスタ等の素子におけるバイアス電圧または電流
の変化による小信号インピーダンス変化を利用す
るものが知られているが、制御特性、入出力特性
とも性能的に不十分であり、たとえばオーデイオ
信号のノイズリダクシヨン回路等に用いるには不
適当である。次に、より高性能な電圧制御形可変
利得回路として、バイポーラトランジスタのベー
ス−エミツタ接合における指数的な電圧−電流特
性を利用するものが知られており、特に、モノリ
シツクバイポーラ集積回路における利得制御の常
套手段として用いられている。
第１図は、このような電圧制御形可変利得回路
の従来例を示しており、対数直線的な入出力特性
を有するノイズリダクシヨン回路のための可変利
得回路として用いられるものである。この第１図
において、電流源として表わされた入力信号源１
は、演算増幅器２の反転入力端子に接続され、こ
の演算増幅器２の２つの負帰還路には、互いに相
補的なNPN型トランジスタ３、およびPNP型ト
ランジスタ４が、それぞれ挿入接続されている。
ここで、演算増幅器２の出力端子には、２個のバ
イアス電圧源５，６の正極、負極がそれぞれ接続
されている。一方のバイアス電圧源５の負極は、
上記NPN型トランジスタ３のエミツタ、および
出力路のNPN型トランジスタ７のエミツタに接
続されており、また、他方のバイアス電圧源６の
正極は、上記PNP型トランジスタ４のエミツタ、
および出力路のPNP型トランジスタ８のエミツ
タに接続されている。これらの出力路のトランジ
スタ７，８のコレクタは共通接続されて、出力側
の負荷となる抵抗９に接続されている。さらに、
NPN型トランジスタ３のベースとPNP型トラン
ジスタ８のベースとが共通接続されて、利得制御
電圧−VC／２が印加されている。また、PNP型
トランジスタ４のベースとNPN型トランジスタ
７のベースも共通接続され、利得制御電圧VC／
２が印加されている。
の従来例を示しており、対数直線的な入出力特性
を有するノイズリダクシヨン回路のための可変利
得回路として用いられるものである。この第１図
において、電流源として表わされた入力信号源１
は、演算増幅器２の反転入力端子に接続され、こ
の演算増幅器２の２つの負帰還路には、互いに相
補的なNPN型トランジスタ３、およびPNP型ト
ランジスタ４が、それぞれ挿入接続されている。
ここで、演算増幅器２の出力端子には、２個のバ
イアス電圧源５，６の正極、負極がそれぞれ接続
されている。一方のバイアス電圧源５の負極は、
上記NPN型トランジスタ３のエミツタ、および
出力路のNPN型トランジスタ７のエミツタに接
続されており、また、他方のバイアス電圧源６の
正極は、上記PNP型トランジスタ４のエミツタ、
および出力路のPNP型トランジスタ８のエミツ
タに接続されている。これらの出力路のトランジ
スタ７，８のコレクタは共通接続されて、出力側
の負荷となる抵抗９に接続されている。さらに、
NPN型トランジスタ３のベースとPNP型トラン
ジスタ８のベースとが共通接続されて、利得制御
電圧−VC／２が印加されている。また、PNP型
トランジスタ４のベースとNPN型トランジスタ
７のベースも共通接続され、利得制御電圧VC／
２が印加されている。
このような従来の電圧制御形可変利得回路１０
において、入力信号源１からの入力電流をiio、ト
ランジスタ３，４，７，８のコレクタに流れ込む
電流をそれぞれi1，i2，i3，i4、さらに、抵抗９か
らトランジスタ７，８のコレクタに向かつて流れ
る電流をiputとする。また、演算増幅器２の出力
端電圧をv1、バイアス電圧源５，６の電圧を共に
VBとする。このとき、各トランジスタ３，４，
７，８のコレクタ電流i1，i2，i3，i4は、 i1＝IS〔exp｛ｑ（VB−VC／２−v1）／kT｝−１〕…
i2＝−IS〔exp｛ｑ（VB−VC／２＋v1）／kT｝−１〕 … i3＝IS〔exp｛ｑ（VB＋VC／２−v1）／kT｝−１〕…
i4＝−IS〔exp｛ｑ（VB＋VC／２＋v1）／kT｝−１〕 … となる。ここでISは各トランジスタ３，４，７８
のエミツタ−ベース間飽和電流であり、全て同一
の値を持つものとする。またｑ，ｋ，Ｔは各々素
電荷、ボルツマン定数、接合の絶対温度であり常
温（Ｔ300〓）でkT／ｑは約26mVの値を持
つ。したがつて、入力電流iioは、 iio＝i1＋i2＝−2ISexpｑ（VB−VC／２）／kT ・sinhqv1／kT … また、出力電流iputは、 iput＝i3＋i4＝−2ISexpｑ（VB＋VC／２）／kT ・sinhqv1／kT … となるから、入出力電流の関係として、 iput＝iio・expqVC／kT … が得られる。すなわち、電流利得は、制御電圧
VCの指数に比例して変化する。
において、入力信号源１からの入力電流をiio、ト
ランジスタ３，４，７，８のコレクタに流れ込む
電流をそれぞれi1，i2，i3，i4、さらに、抵抗９か
らトランジスタ７，８のコレクタに向かつて流れ
る電流をiputとする。また、演算増幅器２の出力
端電圧をv1、バイアス電圧源５，６の電圧を共に
VBとする。このとき、各トランジスタ３，４，
７，８のコレクタ電流i1，i2，i3，i4は、 i1＝IS〔exp｛ｑ（VB−VC／２−v1）／kT｝−１〕…
i2＝−IS〔exp｛ｑ（VB−VC／２＋v1）／kT｝−１〕 … i3＝IS〔exp｛ｑ（VB＋VC／２−v1）／kT｝−１〕…
i4＝−IS〔exp｛ｑ（VB＋VC／２＋v1）／kT｝−１〕 … となる。ここでISは各トランジスタ３，４，７８
のエミツタ−ベース間飽和電流であり、全て同一
の値を持つものとする。またｑ，ｋ，Ｔは各々素
電荷、ボルツマン定数、接合の絶対温度であり常
温（Ｔ300〓）でkT／ｑは約26mVの値を持
つ。したがつて、入力電流iioは、 iio＝i1＋i2＝−2ISexpｑ（VB−VC／２）／kT ・sinhqv1／kT … また、出力電流iputは、 iput＝i3＋i4＝−2ISexpｑ（VB＋VC／２）／kT ・sinhqv1／kT … となるから、入出力電流の関係として、 iput＝iio・expqVC／kT … が得られる。すなわち、電流利得は、制御電圧
VCの指数に比例して変化する。
この電圧制御形可変利得回路１０は、特に厳し
い入出力特性が要求されるオーデイオ信号用とし
て優れたものとされている。ところが、この回路
においては、利得制御電圧VCが変化するとき、
無信号時（iio＝０）において各トランジスタ３，
４，７，８を流れる静止電流（アイドリング電流
ともいう。）、すなわち第１図のIDio，IDputとして
示された帰還路および出力路の静止電流が大幅に
変動することにより、電圧制御形可変利得回路と
して重要なパラメータに悪影響を及ぼすという欠
点がある。
い入出力特性が要求されるオーデイオ信号用とし
て優れたものとされている。ところが、この回路
においては、利得制御電圧VCが変化するとき、
無信号時（iio＝０）において各トランジスタ３，
４，７，８を流れる静止電流（アイドリング電流
ともいう。）、すなわち第１図のIDio，IDputとして
示された帰還路および出力路の静止電流が大幅に
変動することにより、電圧制御形可変利得回路と
して重要なパラメータに悪影響を及ぼすという欠
点がある。
いま無信号時として、iio＝０，iput＝０のとき、
帰還路および出力路の静止電流は、IDio＝i1＝−
i2，IDput＝i3＝−i4となり、 IDio＝IS〔exp｛ｑ（VB−VC／２）／kT｝−１〕ISe
xp｛ｑ（VB−VC／２）／kT｝… IDput＝IS〔exp｛ｑ（VB＋VC／２）／kT｝−１〕IS
exp｛ｑ（VB＋VC／２）／kT｝… ここで、ISexp（qVB／kT）≡IO，exp（qVC／
kT）≡Ａ（電流利得、式参照。）とおくと、，
式は、 IDio＝IO・A-1/2 … IDput＝IO・A1/2 … となり、第２図のように表わせる。この第２図の
破線は、静止電流の総和として、帰還路と出力路
の静止電流の和IDio＋IDputを示している。一例と
して、電流利得Ａに±80dBの変化幅を与えた場
合には、上記IDio＋IDputの最大値が最小値の50倍
にもなることが明らかである。
帰還路および出力路の静止電流は、IDio＝i1＝−
i2，IDput＝i3＝−i4となり、 IDio＝IS〔exp｛ｑ（VB−VC／２）／kT｝−１〕ISe
xp｛ｑ（VB−VC／２）／kT｝… IDput＝IS〔exp｛ｑ（VB＋VC／２）／kT｝−１〕IS
exp｛ｑ（VB＋VC／２）／kT｝… ここで、ISexp（qVB／kT）≡IO，exp（qVC／
kT）≡Ａ（電流利得、式参照。）とおくと、，
式は、 IDio＝IO・A-1/2 … IDput＝IO・A1/2 … となり、第２図のように表わせる。この第２図の
破線は、静止電流の総和として、帰還路と出力路
の静止電流の和IDio＋IDputを示している。一例と
して、電流利得Ａに±80dBの変化幅を与えた場
合には、上記IDio＋IDputの最大値が最小値の50倍
にもなることが明らかである。
電圧制御形可変利得回路の性質として、静止電
流が過大のときには、制御信号の漏れ（フイード
スルー）の増加、雑音（主にシヨツト雑音）の増
大、および消費電流の増大等の悪影響を及ぼし、
逆に静止電流が小さいときには、入力電流のゼロ
クロス付近のトランジスタの相互コンダクタンス
の低下に起因するクロスオーバ歪みの発生、
PNPおよびNPNの相補トランジスタから成る帰
還路や出力路の動作がよりＢ級動作に近づくこと
による非線形歪の発生、トランジスタの遮断周波
数の低下に伴なう帯域の制限、および温度や電源
の変動に対して安全なバイアス回路を構成するこ
との困難さ等をもたらす。
流が過大のときには、制御信号の漏れ（フイード
スルー）の増加、雑音（主にシヨツト雑音）の増
大、および消費電流の増大等の悪影響を及ぼし、
逆に静止電流が小さいときには、入力電流のゼロ
クロス付近のトランジスタの相互コンダクタンス
の低下に起因するクロスオーバ歪みの発生、
PNPおよびNPNの相補トランジスタから成る帰
還路や出力路の動作がよりＢ級動作に近づくこと
による非線形歪の発生、トランジスタの遮断周波
数の低下に伴なう帯域の制限、および温度や電源
の変動に対して安全なバイアス回路を構成するこ
との困難さ等をもたらす。
すなわち、従来の電圧制御形可変利得回路１０
における現実の静止電流は、上記相反する条件の
妥協点として選ばれるわけであるが、利得変化に
対する静止電流の変動が極めて大きいため、上記
選択の幅が狭く、しかも、変動する静止電流の上
限や下限近傍では、上記不都合を回避することが
できないのが現状である。
における現実の静止電流は、上記相反する条件の
妥協点として選ばれるわけであるが、利得変化に
対する静止電流の変動が極めて大きいため、上記
選択の幅が狭く、しかも、変動する静止電流の上
限や下限近傍では、上記不都合を回避することが
できないのが現状である。
本発明は、このような従来の欠点を除去し、利
得制御電圧による利得変化に対して静止電流の総
和が一定電流でほぼ安定しているような電圧制御
形可変利得回路の提供を目的としている。
得制御電圧による利得変化に対して静止電流の総
和が一定電流でほぼ安定しているような電圧制御
形可変利得回路の提供を目的としている。
静止電流の総和を一定値に制御した結果とし
て、トランジスタの遮断周波数の低下が小さいこ
とによる広帯域性、低フイートスルー性（制御信
号の漏れの小ささ）、低雑音性（特にシヨツト雑
音）を持ち、利得制御特性及び入出力特性につい
て直線性の良好な電圧制御形可変利得回路を実現
することが可能となる。
て、トランジスタの遮断周波数の低下が小さいこ
とによる広帯域性、低フイートスルー性（制御信
号の漏れの小ささ）、低雑音性（特にシヨツト雑
音）を持ち、利得制御特性及び入出力特性につい
て直線性の良好な電圧制御形可変利得回路を実現
することが可能となる。
本発明の他の目的は、集積化に適した回路構成
の電圧制御形可変利得回路を提供することであ
る。
の電圧制御形可変利得回路を提供することであ
る。
以下、本発明に係る電圧制御形可変利得回路の
好ましい実施例について、図面を参照しながら説
明する。
好ましい実施例について、図面を参照しながら説
明する。
第３図は、本発明の第１の実施例を示し、本発
明の最も基本的な構成を示している。この第３図
において、電流源で示された入力信号源１１は、
誤差信号増幅手段であるオペアンプ１２の反転入
力端子に接続されており、オペアンプ１２の非反
転入力端子は接地されている。この誤差信号増幅
手段であるオペアンプ１２からの出力信号は、そ
れぞれバイアス電圧源１３，１４を介して、互い
に相補導電型トランジスタ対から成る第１および
第２の差動増幅器２１，２２のそれぞれ一方のト
ランジスタのベースに送られている。すなわち、
第１の差動増幅器２１は、たとえば２個のPNP
型トランジスタ２３，２４のエミツタを共通接続
して構成され、この共通エミツタには第１の定電
流源１５からの電流が供給されており、さらに、
一方のトランジスタ２３のベースは、バイアス電
圧源１３の正極に接続され、このバイアス電圧源
１３の負極が上記オペアンプ１２の出力端子に接
続されている。また、第２の差動増幅器２２は、
上記第１の差動増幅器２１を構成するPNP型ト
ランジスタに対して相補導電型となるNPN型の
２個のトランジスタ２５，２６を、エミツタ共通
接続することにより構成されており、この共通エ
ミツタに定電流供給する定電流源１６、および一
方のトランジスタ２５のベースにバイアス電圧を
付与するバイアス電圧源１４は、NPN型に適合
するように正、負の極性等が決定されている。さ
らに、これらの第１、第２の差動増幅器２１，２
２のそれぞれ他方のトランジスタ２４，２６のベ
ースには、バイアス電圧源１７，１８がそれぞれ
接続されている。
明の最も基本的な構成を示している。この第３図
において、電流源で示された入力信号源１１は、
誤差信号増幅手段であるオペアンプ１２の反転入
力端子に接続されており、オペアンプ１２の非反
転入力端子は接地されている。この誤差信号増幅
手段であるオペアンプ１２からの出力信号は、そ
れぞれバイアス電圧源１３，１４を介して、互い
に相補導電型トランジスタ対から成る第１および
第２の差動増幅器２１，２２のそれぞれ一方のト
ランジスタのベースに送られている。すなわち、
第１の差動増幅器２１は、たとえば２個のPNP
型トランジスタ２３，２４のエミツタを共通接続
して構成され、この共通エミツタには第１の定電
流源１５からの電流が供給されており、さらに、
一方のトランジスタ２３のベースは、バイアス電
圧源１３の正極に接続され、このバイアス電圧源
１３の負極が上記オペアンプ１２の出力端子に接
続されている。また、第２の差動増幅器２２は、
上記第１の差動増幅器２１を構成するPNP型ト
ランジスタに対して相補導電型となるNPN型の
２個のトランジスタ２５，２６を、エミツタ共通
接続することにより構成されており、この共通エ
ミツタに定電流供給する定電流源１６、および一
方のトランジスタ２５のベースにバイアス電圧を
付与するバイアス電圧源１４は、NPN型に適合
するように正、負の極性等が決定されている。さ
らに、これらの第１、第２の差動増幅器２１，２
２のそれぞれ他方のトランジスタ２４，２６のベ
ースには、バイアス電圧源１７，１８がそれぞれ
接続されている。
次に、第１の差動増幅器２１のトランジスタと
同一の導電型であるPNP型の、２個のトランジ
スタ３３，３４のエミツタを共通接続して成る第
１のトランジスタ対３１は、共通エミツタが第１
の差動増幅器２１の他方のトランジスタ２４のコ
レクタ出力端子に接続されている。また、第２の
差動増幅器２２の他方のトランジスタ２６のコレ
クタ出力端子は、同一導電型であるNPN型の２
個のトランジスタ３５，３６から成る第２のトラ
ンジスタ対３２の共通エミツタに接続されてい
る。これらの第１および第２のトランジスタ対３
１，３２のそれぞれ一方のトランジスタ３３，３
５のコレクタは共通接続され、上記誤差信号増幅
手段であるオペアンプ１２の反転入力端子に接続
されて帰還路を形成する。次に、第１および第２
のトランジスタ対３１，３２のトランジスタ３
３，３６のベースが共通接続され、トランジスタ
３４，３５のベースが共通接続されて、これらの
共通接続されたベース間に利得制御電圧VCを印
加している。さらに、これらの第１および第２の
トランジスタ対３１，３２の他方のトランジスタ
３４，３６のコレクタを共通接続して、出力抵抗
１９を介して接地することにより、出力を取り出
している。なお、第１、第２の差動増幅器２１，
２２のそれぞれ一方のトランジスタ２３，２５の
コレクタは、共通接続されて接地されている。
同一の導電型であるPNP型の、２個のトランジ
スタ３３，３４のエミツタを共通接続して成る第
１のトランジスタ対３１は、共通エミツタが第１
の差動増幅器２１の他方のトランジスタ２４のコ
レクタ出力端子に接続されている。また、第２の
差動増幅器２２の他方のトランジスタ２６のコレ
クタ出力端子は、同一導電型であるNPN型の２
個のトランジスタ３５，３６から成る第２のトラ
ンジスタ対３２の共通エミツタに接続されてい
る。これらの第１および第２のトランジスタ対３
１，３２のそれぞれ一方のトランジスタ３３，３
５のコレクタは共通接続され、上記誤差信号増幅
手段であるオペアンプ１２の反転入力端子に接続
されて帰還路を形成する。次に、第１および第２
のトランジスタ対３１，３２のトランジスタ３
３，３６のベースが共通接続され、トランジスタ
３４，３５のベースが共通接続されて、これらの
共通接続されたベース間に利得制御電圧VCを印
加している。さらに、これらの第１および第２の
トランジスタ対３１，３２の他方のトランジスタ
３４，３６のコレクタを共通接続して、出力抵抗
１９を介して接地することにより、出力を取り出
している。なお、第１、第２の差動増幅器２１，
２２のそれぞれ一方のトランジスタ２３，２５の
コレクタは、共通接続されて接地されている。
以上のような構成を有する電圧制御形可変利得
回路１１０において、第１、第２のトランジスタ
対３１，３２のそれぞれ他方のトランジスタ３
４，３６のコレクタ−エミツタ間を流れる電流を
i1，i2とし、それぞれ一方のトランジスタ３３，
３５のコレクタ−エミツタ間を流れる電流をi3，
i4とする。このとき、入力信号源１１からの入力
電流iioは、 iio＝i4−i3 … であり、出力抵抗１９に流れる出力電流iputは、 iput＝i1−i2 … となる。また、第１、第２の差動増幅器２１，２
２において、トランジスタ２４のコレクタから第
１のトランジスタ対３１に供給される電流i5は、 i5＝i1＋i3 … となり、トランジスタ２６のコレクタに第２のト
ランジスタ対３２から流れ出る電流i6は、 i6＝i2＋i4 … となる。さらに、トランジスタ２４，２６，３３
〜３６の飽和電流をISとし、トランジスタ２３，
２５の飽和電流をKIS（Ｋは定数）とし、これら
のトランジスタ２３〜２６，３３〜３６のベース
接地電流増幅率αをすべて１とする。
回路１１０において、第１、第２のトランジスタ
対３１，３２のそれぞれ他方のトランジスタ３
４，３６のコレクタ−エミツタ間を流れる電流を
i1，i2とし、それぞれ一方のトランジスタ３３，
３５のコレクタ−エミツタ間を流れる電流をi3，
i4とする。このとき、入力信号源１１からの入力
電流iioは、 iio＝i4−i3 … であり、出力抵抗１９に流れる出力電流iputは、 iput＝i1−i2 … となる。また、第１、第２の差動増幅器２１，２
２において、トランジスタ２４のコレクタから第
１のトランジスタ対３１に供給される電流i5は、 i5＝i1＋i3 … となり、トランジスタ２６のコレクタに第２のト
ランジスタ対３２から流れ出る電流i6は、 i6＝i2＋i4 … となる。さらに、トランジスタ２４，２６，３３
〜３６の飽和電流をISとし、トランジスタ２３，
２５の飽和電流をKIS（Ｋは定数）とし、これら
のトランジスタ２３〜２６，３３〜３６のベース
接地電流増幅率αをすべて１とする。
ここで、第１、第２のトランジスタ対３１，３
２のトランジスタ３４，３５のベースが接地さ
れ、トランジスタ３３，３６のベースに利得制御
電圧VCが印加されているものとし、第１のトラ
ンジスタ対３１の共通エミツタ電圧をv1、第２の
トランジスタ対３２の共通エミツタ電圧をv2とす
るとき、上記各電流i1〜i4は、 i1＝IS〔exp（v1／VT）−１〕 … i2＝IS〔exp（VC−v2／VT）−１〕 … i3＝IS〔exp（v1−VC／VT）−１〕 … i4＝IS〔exp（−v2／VT）−１〕 … （ただしVT＝kT／ｑ） と表わされる。いま、上記、式に上記〜
式を代入すると、 i5＝i1＋i3＝IS〔exp（v1／VT）−１〕＋IS〔exp（v1−
VC／VT）−１〕＝IS〔exp（v1／VT）｛１＋exp（−VC／
VT）｝−２〕 … ∴exp（−v1／VT）＝i5／IS＋２／１＋exp（−VC／
VT）… i6＝i2＋i4＝IS〔exp（VC−v2／VT）−１〕＋IS〔exp（
−v2／VT）−１〕＝IS〔exp（−v2／VT）｛１＋exp（VC
／VT）｝−２〕 … ∴exp（−v2／VT）＝i6／IS＋２／１＋exp（VC／VT
）…〓〓 が得られる。これらの、式を上記〜式に
代入すると、 i1＝（i5＋2IS）・１／１＋exp（−VC／VT） ＝（i5＋2IS）・Ａ／１＋Ａ … i2＝（i6＋2IS）・exp（VC／VT）／１＋exp（VC／V
T） ＝（i6＋2IS）・Ａ／１＋Ａ …〓〓 i3＝（i5＋2IS）・exp（−VC／VT）／１＋exp（−V
C／VT） ＝（i5＋2IS）・１／１＋Ａ …〓〓 i4＝（i6＋2IS）・１／１＋exp（VC／VT）＝（i6＋ 2IS）・１／１＋Ａ …〓〓 （ただし、Ａ＝exp（VC／VT）） が得られる。したがつて、入力電流iioに対する出
力電流iputの電流利得Ｇ（＝iput／iio）は、これらの
〜〓〓式を上記、式に代入して、 Ｇ＝i1−i2／i4−i3＝−Ａ＝−exp（VC／VT）…〓
〓 となり、制御電圧VCに指数的に比例することが
明らかである。
２のトランジスタ３４，３５のベースが接地さ
れ、トランジスタ３３，３６のベースに利得制御
電圧VCが印加されているものとし、第１のトラ
ンジスタ対３１の共通エミツタ電圧をv1、第２の
トランジスタ対３２の共通エミツタ電圧をv2とす
るとき、上記各電流i1〜i4は、 i1＝IS〔exp（v1／VT）−１〕 … i2＝IS〔exp（VC−v2／VT）−１〕 … i3＝IS〔exp（v1−VC／VT）−１〕 … i4＝IS〔exp（−v2／VT）−１〕 … （ただしVT＝kT／ｑ） と表わされる。いま、上記、式に上記〜
式を代入すると、 i5＝i1＋i3＝IS〔exp（v1／VT）−１〕＋IS〔exp（v1−
VC／VT）−１〕＝IS〔exp（v1／VT）｛１＋exp（−VC／
VT）｝−２〕 … ∴exp（−v1／VT）＝i5／IS＋２／１＋exp（−VC／
VT）… i6＝i2＋i4＝IS〔exp（VC−v2／VT）−１〕＋IS〔exp（
−v2／VT）−１〕＝IS〔exp（−v2／VT）｛１＋exp（VC
／VT）｝−２〕 … ∴exp（−v2／VT）＝i6／IS＋２／１＋exp（VC／VT
）…〓〓 が得られる。これらの、式を上記〜式に
代入すると、 i1＝（i5＋2IS）・１／１＋exp（−VC／VT） ＝（i5＋2IS）・Ａ／１＋Ａ … i2＝（i6＋2IS）・exp（VC／VT）／１＋exp（VC／V
T） ＝（i6＋2IS）・Ａ／１＋Ａ …〓〓 i3＝（i5＋2IS）・exp（−VC／VT）／１＋exp（−V
C／VT） ＝（i5＋2IS）・１／１＋Ａ …〓〓 i4＝（i6＋2IS）・１／１＋exp（VC／VT）＝（i6＋ 2IS）・１／１＋Ａ …〓〓 （ただし、Ａ＝exp（VC／VT）） が得られる。したがつて、入力電流iioに対する出
力電流iputの電流利得Ｇ（＝iput／iio）は、これらの
〜〓〓式を上記、式に代入して、 Ｇ＝i1−i2／i4−i3＝−Ａ＝−exp（VC／VT）…〓
〓 となり、制御電圧VCに指数的に比例することが
明らかである。
次に、帰還路および出力路の静止電流（アイド
リング電流）として、トランジスタ３３から３５
に流れる電流をIDio、トランジスタ３４から３６
へ流れる電流をIDputとする。無信号時には、上
記入力電流iio＝０であるから、IDio＝i3＝i4となつ
て、上記〓〓式あるいは〓〓式がIDioに等しくなる。
ここで、無信号時のi5＋2IS，i6＋2ISをITとおく
と、 IDio＝IT・１／１＋Ａ …〓〓 また、無信号時には、出力電流iput＝０である
から、IDput＝i1＝i2となり、上記式あるいは〓〓 IDput＝IT・Ａ／１＋Ａ …〓〓 したがつて、これらの〓〓式および〓〓式を電流利
得Ａの変化に応じて表わすと、第４図のような特
性曲線が得られ、静止電流の和IDio＋IDputは、IT
に等しくなつて、利得Ａの変化によらず一定とな
る。通常飽和電流ISは非常に微少値であり、結果
的にITは無信号時のI5またはI6に略等しい。従つ
てITは第１、第２の差動増幅器２１，２２の共通
エミツタに供給される定電流源１５，１６IOと、
各々を構成するトランジスタの飽和電流比を用い
概略次のよう表わされる。
リング電流）として、トランジスタ３３から３５
に流れる電流をIDio、トランジスタ３４から３６
へ流れる電流をIDputとする。無信号時には、上
記入力電流iio＝０であるから、IDio＝i3＝i4となつ
て、上記〓〓式あるいは〓〓式がIDioに等しくなる。
ここで、無信号時のi5＋2IS，i6＋2ISをITとおく
と、 IDio＝IT・１／１＋Ａ …〓〓 また、無信号時には、出力電流iput＝０である
から、IDput＝i1＝i2となり、上記式あるいは〓〓 IDput＝IT・Ａ／１＋Ａ …〓〓 したがつて、これらの〓〓式および〓〓式を電流利
得Ａの変化に応じて表わすと、第４図のような特
性曲線が得られ、静止電流の和IDio＋IDputは、IT
に等しくなつて、利得Ａの変化によらず一定とな
る。通常飽和電流ISは非常に微少値であり、結果
的にITは無信号時のI5またはI6に略等しい。従つ
てITは第１、第２の差動増幅器２１，２２の共通
エミツタに供給される定電流源１５，１６IOと、
各々を構成するトランジスタの飽和電流比を用い
概略次のよう表わされる。
ITIO／１＋Ｋ …
IOの値は入力電流iioと出力電流iputの最大値に対応
して設定される。従つてITの設定はＫを任意に選
択することによつてなされる。
して設定される。従つてITの設定はＫを任意に選
択することによつてなされる。
以上の説明から明らかなように、本発明に係る
電圧制御形可変利得回路によれば、上記静止電流
を、利得Ａの変化に関係なく一定に保つことがで
き、前述した静止電流が大きい場合の欠点や小さ
い場合の欠点を回避し得るような、最適の静止電
流の選択が容易に行なえる。したがつて、トラン
ジスタの遮断周波数の低下が小さく広帯域の周波
数特性が得られ、制御特性の直線性が良好で制御
範囲を拡大でき、入出力特性の直線性も良好とな
つて歪が低減され、制御信号のフイードスルー
（漏れ）を小さくでき、シヨツト雑音の低下が図
れるとともに、入力信号のゼロクロス付近のクロ
スオーバ歪の発生を抑えることも容易に実現でき
る。また、温度や電源変動に対して安定なバイア
ス電圧源の実現も容易に行なえ、集積化に適した
回路構成が得られる。
電圧制御形可変利得回路によれば、上記静止電流
を、利得Ａの変化に関係なく一定に保つことがで
き、前述した静止電流が大きい場合の欠点や小さ
い場合の欠点を回避し得るような、最適の静止電
流の選択が容易に行なえる。したがつて、トラン
ジスタの遮断周波数の低下が小さく広帯域の周波
数特性が得られ、制御特性の直線性が良好で制御
範囲を拡大でき、入出力特性の直線性も良好とな
つて歪が低減され、制御信号のフイードスルー
（漏れ）を小さくでき、シヨツト雑音の低下が図
れるとともに、入力信号のゼロクロス付近のクロ
スオーバ歪の発生を抑えることも容易に実現でき
る。また、温度や電源変動に対して安定なバイア
ス電圧源の実現も容易に行なえ、集積化に適した
回路構成が得られる。
次に、第５図は本発明の第２の実施例を示し、
第１の実施例をより具体化して、第３図中のバイ
アス電圧源１３，１４，１７，１８を、それぞれ
トランジスタ５３，５４，５７，５８のベース−
エミツタ間電圧により実現したものである。すな
わち第５図において、オペアンプ１２の出力端子
をPNP型トランジスタ５３のベース、および
NPN型トランジスタ５４のベースにそれぞれ接
続し、これらのトランジスタ５３，５４のコレク
タを共通接続して接地するとともに、トランジス
タ５３のエミツタを第１の差動増幅器２１の一方
のトランジスタ２３のベースに接続し、トランジ
スタ５４のエミツタを第２の差動増幅器２２の一
方のトランジスタ２５のベースに接続している。
これらのベースバイアス電圧発生用のトランジス
タ５３，５４のエミツタには、それぞれ定電流源
５１，５２からの電流が供給されている。さら
に、第１、第２の差動増幅器２１，２２のそれぞ
れ他方のトランジスタ２４，２６のベースバイア
ス電圧発生も同様に、PNP型トランジスタ５７，
NPN型トランジスタ５８により行なわれ、これ
らのトランジスタ５７，５８のエミツタには、定
電流源５５，５６からの電流がそれぞれ供給され
ている。
第１の実施例をより具体化して、第３図中のバイ
アス電圧源１３，１４，１７，１８を、それぞれ
トランジスタ５３，５４，５７，５８のベース−
エミツタ間電圧により実現したものである。すな
わち第５図において、オペアンプ１２の出力端子
をPNP型トランジスタ５３のベース、および
NPN型トランジスタ５４のベースにそれぞれ接
続し、これらのトランジスタ５３，５４のコレク
タを共通接続して接地するとともに、トランジス
タ５３のエミツタを第１の差動増幅器２１の一方
のトランジスタ２３のベースに接続し、トランジ
スタ５４のエミツタを第２の差動増幅器２２の一
方のトランジスタ２５のベースに接続している。
これらのベースバイアス電圧発生用のトランジス
タ５３，５４のエミツタには、それぞれ定電流源
５１，５２からの電流が供給されている。さら
に、第１、第２の差動増幅器２１，２２のそれぞ
れ他方のトランジスタ２４，２６のベースバイア
ス電圧発生も同様に、PNP型トランジスタ５７，
NPN型トランジスタ５８により行なわれ、これ
らのトランジスタ５７，５８のエミツタには、定
電流源５５，５６からの電流がそれぞれ供給され
ている。
ここで第５図の実施例を用いて、静止電流ITの
設定法を詳細に説明する。第３の実施例に於い
て、より解析を簡略化するために静止電流ITを設
定する定数Ｋは第１、第２の差動増幅器２１，２
２を構成するトランジスタ３４，３６とトランジ
スタ２４，２６の飽和電流比と定義し、バイアス
電圧源１３，１４，１７，１８は全て同一電圧と
した。式において実際に設定されるＫの値は通
常１〜数10程度の範囲に渡り、それは静止電流の
設定する際の相反するいくつかの条件の何に重点
を置くかにより決定される。
設定法を詳細に説明する。第３の実施例に於い
て、より解析を簡略化するために静止電流ITを設
定する定数Ｋは第１、第２の差動増幅器２１，２
２を構成するトランジスタ３４，３６とトランジ
スタ２４，２６の飽和電流比と定義し、バイアス
電圧源１３，１４，１７，１８は全て同一電圧と
した。式において実際に設定されるＫの値は通
常１〜数10程度の範囲に渡り、それは静止電流の
設定する際の相反するいくつかの条件の何に重点
を置くかにより決定される。
１〜５程度のＫの設定はトランジスタ３４，３
６とトランジスタ２４，２６の飽和電流比によつ
て実現可能である。実際の集積回路において、そ
れは実効エミツタ面積比によつて設定される。し
かしＫが10を越えると単純な飽和電流比だけでは
一方のトランジスタの面積が大きくなり過ぎ、集
積回路チツプ面積を増大させる。その問題はバイ
アス電圧源１３，１４と１７，１８間にオフセツ
ト電圧を与えることにより解決される。
６とトランジスタ２４，２６の飽和電流比によつ
て実現可能である。実際の集積回路において、そ
れは実効エミツタ面積比によつて設定される。し
かしＫが10を越えると単純な飽和電流比だけでは
一方のトランジスタの面積が大きくなり過ぎ、集
積回路チツプ面積を増大させる。その問題はバイ
アス電圧源１３，１４と１７，１８間にオフセツ
ト電圧を与えることにより解決される。
即ち第５図の実施例に於いて、第１、第２の差
動増幅器２１，２２を構成する各々一方のトラン
ジスタ２３，２５のベースに接続されたトランジ
スタ５３，５４のエミツタ電流密度を各々他方の
トランジスタ２４，２６のベースに接続されたト
ランジスタ５７，５８のエミツタ電流密度より低
く保てばよい。それはトランジスタ５７，５８に
対しトランジスタ５３，５４の飽和電流を大きく
設定するか、定電流源５５，５６の電流値を定電
流源５１，５２の電流値より大きく設定すること
により成される。
動増幅器２１，２２を構成する各々一方のトラン
ジスタ２３，２５のベースに接続されたトランジ
スタ５３，５４のエミツタ電流密度を各々他方の
トランジスタ２４，２６のベースに接続されたト
ランジスタ５７，５８のエミツタ電流密度より低
く保てばよい。それはトランジスタ５７，５８に
対しトランジスタ５３，５４の飽和電流を大きく
設定するか、定電流源５５，５６の電流値を定電
流源５１，５２の電流値より大きく設定すること
により成される。
式においてＫの意味するところは無信号にお
いて、第１、第２の差動増幅器２１，２２の一方
のトランジスタ２３，２５と他方のトランジスタ
２４，２６間の電流分配比を表わしている。その
分流比を新たにKOと定義し、第１、第２の差動
増幅器を構成する、一方のトランジスタ２３，２
５の他方のトランジスタ２４，２６に対する飽和
電流比をK1、トランジスタ５７，５８に対する
トランジスタ５３，５４の飽和電流比をK2、定
電流源５１，５２に対する定電流源５５，５６の
電流比をK3とするとKOは概略次式で与えられる。
いて、第１、第２の差動増幅器２１，２２の一方
のトランジスタ２３，２５と他方のトランジスタ
２４，２６間の電流分配比を表わしている。その
分流比を新たにKOと定義し、第１、第２の差動
増幅器を構成する、一方のトランジスタ２３，２
５の他方のトランジスタ２４，２６に対する飽和
電流比をK1、トランジスタ５７，５８に対する
トランジスタ５３，５４の飽和電流比をK2、定
電流源５１，５２に対する定電流源５５，５６の
電流比をK3とするとKOは概略次式で与えられる。
KO＝K1・K2・K3 …
これはKOが３つの係数の積として与えられる
ことからK1，K2，K3としてはせいぜい１〜５程
度の値に設定してもその積であるKOは最大100程
度まで設定可能となる。
ことからK1，K2，K3としてはせいぜい１〜５程
度の値に設定してもその積であるKOは最大100程
度まで設定可能となる。
なお、この第５図に示す第２の実施例の他の構
成は、第３図に示した第１の実施例と同様である
ため、対応する部分に同一の参照番号を付して説
明を省略する。
成は、第３図に示した第１の実施例と同様である
ため、対応する部分に同一の参照番号を付して説
明を省略する。
この第２の実施例によれば、上記第１の実施例
の効果のみならず、トランジスタ５３，５４，５
７，５８のPN接合部の電圧降下分を用いて、安
定したバイアス電圧源を実現しており、集積回路
に適した回路構成となつている。
の効果のみならず、トランジスタ５３，５４，５
７，５８のPN接合部の電圧降下分を用いて、安
定したバイアス電圧源を実現しており、集積回路
に適した回路構成となつている。
次に、第６図は第３の実施例として、第１、第
２の差動増幅器２１，２２の反転出力側となるト
ランジスタ２３，２４のコレクタに、それぞれ第
１、第２のトランジスタ差動対３１，３２を接続
した例を示している。この場合には、誤差増幅器
であるオペアンプ１２の非反転入力端子に入力信
号源１１を接続している。他の構成は、前述した
第１の実施例と同様であり、第３図と対応する部
分に同一の参照番号を付して説明を省略する。な
お、この第３の実施例の各バイアス電圧源１３，
１４，１７，１８も、第２の実施例と同様に、ト
ランジスタのベース−エミツタ間電圧を利用する
ことができる。
２の差動増幅器２１，２２の反転出力側となるト
ランジスタ２３，２４のコレクタに、それぞれ第
１、第２のトランジスタ差動対３１，３２を接続
した例を示している。この場合には、誤差増幅器
であるオペアンプ１２の非反転入力端子に入力信
号源１１を接続している。他の構成は、前述した
第１の実施例と同様であり、第３図と対応する部
分に同一の参照番号を付して説明を省略する。な
お、この第３の実施例の各バイアス電圧源１３，
１４，１７，１８も、第２の実施例と同様に、ト
ランジスタのベース−エミツタ間電圧を利用する
ことができる。
次に、第７図は本発明の第４の実施例を示し、
第１および第２の差動増幅器２１，２２のそれぞ
れ一方のトランジスタ２３，２５のコレクタ電流
を帰還している。すなわち、トランジスタ２３，
２５のコレクタは共通接続されて、第１、第２の
差動増幅器２１，２２のそれぞれ入力側のバイア
ス電圧源となるトランジスタ５３，５４のベース
に接続されている。また、オペアンプ１２の出力
端子と上記入力側バイアス用のトランジスタ５
３，５４のベースとの間には、抵抗５９が挿入接
続されている。他の構成は前述した第１および第
２の実施例と同様である。
第１および第２の差動増幅器２１，２２のそれぞ
れ一方のトランジスタ２３，２５のコレクタ電流
を帰還している。すなわち、トランジスタ２３，
２５のコレクタは共通接続されて、第１、第２の
差動増幅器２１，２２のそれぞれ入力側のバイア
ス電圧源となるトランジスタ５３，５４のベース
に接続されている。また、オペアンプ１２の出力
端子と上記入力側バイアス用のトランジスタ５
３，５４のベースとの間には、抵抗５９が挿入接
続されている。他の構成は前述した第１および第
２の実施例と同様である。
この第４の実施例によれば、第１および第２の
差動増幅器２１，２２の電流が抵抗５９に帰還さ
れるために、より線型化され、入力電流と直線関
係のある電圧が得られる。さらに、前述した第
１、第２の実施例の効果が得られることは勿論で
ある。
差動増幅器２１，２２の電流が抵抗５９に帰還さ
れるために、より線型化され、入力電流と直線関
係のある電圧が得られる。さらに、前述した第
１、第２の実施例の効果が得られることは勿論で
ある。
次に、第８図は、現実の集積回路を構成するの
に適したより具体的な第５の実施例を示してい
る。この第５の実施例において、第１および第２
の差動増幅器２１，２２のそれぞれ一方のトラン
ジスタ２３，２５に、マルチエミツタトランジス
タを用いることにより、これらのトランジスタ２
３，２５の飽和電流を、それぞれ他方のトランジ
スタ２４，２６の飽和電流よりも増加させ、分流
比を変えている。たとえば、上記一方のトランジ
スタ２３，２５に４エミツタを有するマルチエミ
ツタトランジスタを用いる場合には、このトラン
ジスタ２３，２５を流れる飽和電流が、単一エミ
ツタの上記他方のトランジスタ２４，２６を流れ
る飽和電流のほぼ４倍となる。したがつて、式
に於けるK1は４に設定されている。さらに、上
記一方のトランジスタ２３，２５のベースバイア
ス電圧源となるトランジスタ５３，５４にもマル
チエミツタトランジスタを用いることによりK2
を４に設定している。更にトランジスタ５３，５
４のエミツタ電流をトランジスタ５７，５８のエ
ミツタ電流の1/2に設定することによりK3を２と
している。それはたとえばトランジスタ６１，６
２に対し、トランジスタ６３，６４の実効エミツ
タ面積を２倍にすることにより成される。従つて
この実施例に於けるKOは概略32に設定されてい
る。第１、第２の差動増幅器２１，２２の各々共
通エミツタの電流源、電流吸い込みとなつている
トランジスタ６５，６６が４マルチエミツタとな
つているのは入力電流及び出力電流の最大値に対
応可能とするためである。また、第１、第２のト
ランジスタ対３１，３２の他方のトランジスタ３
４，３６のコレクタから取り出された出力電流
は、オペアンプ５９の反転入力端子に送られ、こ
のオペアンプ５９により電流−電圧変換されて出
力端子６０に供給される。さらに、定電流供給用
のPNP型トランジスタ６１，６３，６５のベー
スは共通接続されて、トランジスタのベース−コ
レクタを接続して成るダイオード６７のカソード
に接続される。また、定電流供給用のNPN型ト
ランジスタ６２，６４，６６のベースは共通接続
されて、トランジスタを用いて成るダイオード６
８のアノードに接続される。これらのダイオード
６７，６８のカソード、アノード間は、抵抗６９
を介して接続されてバイアス電流が供給される。
に適したより具体的な第５の実施例を示してい
る。この第５の実施例において、第１および第２
の差動増幅器２１，２２のそれぞれ一方のトラン
ジスタ２３，２５に、マルチエミツタトランジス
タを用いることにより、これらのトランジスタ２
３，２５の飽和電流を、それぞれ他方のトランジ
スタ２４，２６の飽和電流よりも増加させ、分流
比を変えている。たとえば、上記一方のトランジ
スタ２３，２５に４エミツタを有するマルチエミ
ツタトランジスタを用いる場合には、このトラン
ジスタ２３，２５を流れる飽和電流が、単一エミ
ツタの上記他方のトランジスタ２４，２６を流れ
る飽和電流のほぼ４倍となる。したがつて、式
に於けるK1は４に設定されている。さらに、上
記一方のトランジスタ２３，２５のベースバイア
ス電圧源となるトランジスタ５３，５４にもマル
チエミツタトランジスタを用いることによりK2
を４に設定している。更にトランジスタ５３，５
４のエミツタ電流をトランジスタ５７，５８のエ
ミツタ電流の1/2に設定することによりK3を２と
している。それはたとえばトランジスタ６１，６
２に対し、トランジスタ６３，６４の実効エミツ
タ面積を２倍にすることにより成される。従つて
この実施例に於けるKOは概略32に設定されてい
る。第１、第２の差動増幅器２１，２２の各々共
通エミツタの電流源、電流吸い込みとなつている
トランジスタ６５，６６が４マルチエミツタとな
つているのは入力電流及び出力電流の最大値に対
応可能とするためである。また、第１、第２のト
ランジスタ対３１，３２の他方のトランジスタ３
４，３６のコレクタから取り出された出力電流
は、オペアンプ５９の反転入力端子に送られ、こ
のオペアンプ５９により電流−電圧変換されて出
力端子６０に供給される。さらに、定電流供給用
のPNP型トランジスタ６１，６３，６５のベー
スは共通接続されて、トランジスタのベース−コ
レクタを接続して成るダイオード６７のカソード
に接続される。また、定電流供給用のNPN型ト
ランジスタ６２，６４，６６のベースは共通接続
されて、トランジスタを用いて成るダイオード６
８のアノードに接続される。これらのダイオード
６７，６８のカソード、アノード間は、抵抗６９
を介して接続されてバイアス電流が供給される。
なお、本実施例においては、第１、第２の差動
増幅器２１，２２のそれぞれ一方のトランジスタ
２３，２４と、ベースバイアス用のトランジスタ
５３，５４と、定電流供給用のトランジスタ６
５，６６とのすべてに、マルチエミツタトランジ
スタを用いているが、必要なKOの値に応じてい
ずれか一種あるいは二種をマルチエミツタトラン
ジスタとしてもよい。
増幅器２１，２２のそれぞれ一方のトランジスタ
２３，２４と、ベースバイアス用のトランジスタ
５３，５４と、定電流供給用のトランジスタ６
５，６６とのすべてに、マルチエミツタトランジ
スタを用いているが、必要なKOの値に応じてい
ずれか一種あるいは二種をマルチエミツタトラン
ジスタとしてもよい。
第１図および第２図は従来例を示し、第１図は
回路図、第２図は静止電流の特性グラフである。
第３図および第４図は本発明の第１の実施例を示
し、第３図は回路図、第４図は静止電流の特性グ
ラフである。第５図は本発明の第２の実施例を示
す回路図である。第６図は本発明の第３の実施例
を示す回路図である。第７図は本発明の第４の実
施例を示す回路図である。第８図は本発明の第５
の実施例を示す回路図である。 １１……入力信号源、１２……オペアンプ、１
３，１４，１７，１８……バイアス電圧源、１
５，１６，５１，５２，５５，５６……定電流
源、１９……出力抵抗、２１……第１の差動増幅
器、２２……第２の差動増幅器、３１……第１の
エミツタ共通トランジスタ対、３２……第２のエ
ミツタ共通トランジスタ対、２３，２４，３３，
３４……PNP型トランジスタ、２５，２６，３
５，３６……NPN型トランジスタ。
回路図、第２図は静止電流の特性グラフである。
第３図および第４図は本発明の第１の実施例を示
し、第３図は回路図、第４図は静止電流の特性グ
ラフである。第５図は本発明の第２の実施例を示
す回路図である。第６図は本発明の第３の実施例
を示す回路図である。第７図は本発明の第４の実
施例を示す回路図である。第８図は本発明の第５
の実施例を示す回路図である。 １１……入力信号源、１２……オペアンプ、１
３，１４，１７，１８……バイアス電圧源、１
５，１６，５１，５２，５５，５６……定電流
源、１９……出力抵抗、２１……第１の差動増幅
器、２２……第２の差動増幅器、３１……第１の
エミツタ共通トランジスタ対、３２……第２のエ
ミツタ共通トランジスタ対、２３，２４，３３，
３４……PNP型トランジスタ、２５，２６，３
５，３６……NPN型トランジスタ。
Claims (1)
- 【特許請求の範囲】 １ 入力信号源からの信号が供給される演算増幅
器と、 この演算増幅器からの出力信号により駆動され
る第１の差動増幅手段と、 上記演算増幅器からの出力により駆動され上記
第１の差動増幅手段に対して相補導電型の素子で
構成される第２の差動増幅手段と、 上記第１の差動増幅手段の一方の出力端子に共
通エミツタ電極が接続された第１のエミツタ共通
トランジスタ対と、 上記第２の差動増幅手段の一方の出力端子に共
通エミツタ電極が接続され上記第１のエミツタ共
通トランジスタ対に対して相補導電型の素子で構
成される第２のエミツタ共通トランジスタ対と、 これら第１および第２のエミツタ共通トランジ
スタ対のそれぞれ一方のコレクタ電流を上記演算
増幅器の入力端子に帰還する手段と、 上記第１のエミツタ共通トランジスタ対の一方
および上記第２のエミツタ共通トランジスタ対の
他方のベース電極と、上記第１のエミツタ共通ト
ランジスタ対の他方および上記第２のエミツタ共
通トランジスタ対の一方のベース電極との間に、
利得制御電圧を印加する手段とを具備し、 上記第１および第２のエミツタ共通トランジス
タ対のそれぞれ他方のコレクタ電流を出力信号と
して取り出すことを特徴とする電圧制御形可変利
得回路。 ２ 上記第１および第２の差動増幅手段のそれぞ
れ他方の出力端子からの出力を、これらの差動増
幅手段の入力端子にそれぞれ帰還することを特徴
とする特許請求の範囲第１項記載の電圧制御形可
変利得回路。 ３ 上記第１および第２の差動増幅手段の各々一
方の入力端子間に接続された少なくとも２個の
PN接合の直列回路を含む第１のバイアス電圧発
生手段と、各々他方の入力端子間に接続された少
なくとも２個のPN接合の直列回路を含む第２の
バイアス電圧発生手段を具備してなる特許請求の
範囲第１項あるいは第２項記載の電圧制御形可変
利得回路。
Priority Applications (14)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10332380A JPS5728411A (en) | 1980-07-28 | 1980-07-28 | Voltage controlled type variable gain circuit |
| JP10332280A JPS5728410A (en) | 1980-07-28 | 1980-07-28 | Voltage controlled type variable gain circuit |
| CA000382017A CA1172574A (en) | 1980-07-28 | 1981-07-20 | Gain control circuit |
| US06/286,243 US4422051A (en) | 1980-07-28 | 1981-07-23 | Gain control circuit |
| AU73367/81A AU541059B2 (en) | 1980-07-28 | 1981-07-23 | Gain control |
| GB8123105A GB2081039B (en) | 1980-07-28 | 1981-07-27 | Gain control circuits |
| CH486581A CH644231A5 (fr) | 1980-07-28 | 1981-07-27 | Circuit a gain variable commande par une tension. |
| IT23172/81A IT1138883B (it) | 1980-07-28 | 1981-07-27 | Circuito di controllo del guadagno |
| BE2/59280A BE889763A (fr) | 1980-07-28 | 1981-07-28 | Circuit de reglage de gain |
| DE19813129754 DE3129754A1 (de) | 1980-07-28 | 1981-07-28 | Verstaerkerregler |
| NL8103561A NL8103561A (nl) | 1980-07-28 | 1981-07-28 | Versterkingsbesturingsschakeling. |
| FR8114676A FR2487605A1 (fr) | 1980-07-28 | 1981-07-28 | Circuit de commande de gain |
| AT0333381A AT384326B (de) | 1980-07-28 | 1981-07-28 | Verstaerkungsregelstufe |
| KR1019810002740A KR860001018B1 (ko) | 1980-07-28 | 1981-07-28 | 전압 제어형 가변 이득 회로 |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10332380A JPS5728411A (en) | 1980-07-28 | 1980-07-28 | Voltage controlled type variable gain circuit |
| JP10332280A JPS5728410A (en) | 1980-07-28 | 1980-07-28 | Voltage controlled type variable gain circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5728410A JPS5728410A (en) | 1982-02-16 |
| JPS6337966B2 true JPS6337966B2 (ja) | 1988-07-27 |
Family
ID=26443963
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10332380A Pending JPS5728411A (en) | 1980-07-28 | 1980-07-28 | Voltage controlled type variable gain circuit |
| JP10332280A Granted JPS5728410A (en) | 1980-07-28 | 1980-07-28 | Voltage controlled type variable gain circuit |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10332380A Pending JPS5728411A (en) | 1980-07-28 | 1980-07-28 | Voltage controlled type variable gain circuit |
Country Status (13)
| Country | Link |
|---|---|
| US (1) | US4422051A (ja) |
| JP (2) | JPS5728411A (ja) |
| KR (1) | KR860001018B1 (ja) |
| AT (1) | AT384326B (ja) |
| AU (1) | AU541059B2 (ja) |
| BE (1) | BE889763A (ja) |
| CA (1) | CA1172574A (ja) |
| CH (1) | CH644231A5 (ja) |
| DE (1) | DE3129754A1 (ja) |
| FR (1) | FR2487605A1 (ja) |
| GB (1) | GB2081039B (ja) |
| IT (1) | IT1138883B (ja) |
| NL (1) | NL8103561A (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5857807A (ja) * | 1981-10-02 | 1983-04-06 | Sony Corp | 電圧制御可変利得回路 |
| US4471324A (en) * | 1982-01-19 | 1984-09-11 | Dbx, Inc. | All NPN variably controlled amplifier |
| US5220468A (en) * | 1982-05-10 | 1993-06-15 | Digital Equipment Corporation | Disk drive with constant bandwidth automatic gain control |
| FR2695522B1 (fr) * | 1992-09-07 | 1994-12-02 | Sgs Thomson Microelectronics | Circuit convertisseur tension/courant. |
| DE4232508A1 (de) * | 1992-09-29 | 1994-03-31 | Deutsche Aerospace | Spannungsgesteuerte Anordnung |
| US5623228A (en) * | 1993-05-17 | 1997-04-22 | Dan Inbar | Non-linear feedback network providing a linear transfer function |
| US5410271A (en) * | 1993-05-17 | 1995-04-25 | Dan Inbar | Non-linear feedback network providing a linear transfer function |
| US5469106A (en) * | 1994-10-25 | 1995-11-21 | Elantec, Inc. | Voltage controlled amplifier which reduces differential gain |
| US5949284A (en) * | 1997-11-10 | 1999-09-07 | Tektronix, Inc. | CMOS buffer amplifier |
| US6107873A (en) * | 1998-03-30 | 2000-08-22 | National Semiconductor Corporation | Low noise common-emitter preamplifier for magneto-resistive heads |
| CA2467184A1 (en) * | 2004-05-12 | 2005-11-12 | Sirific Wireless Corporation | Im3 cancellation using cmos elements |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3789143A (en) * | 1971-03-29 | 1974-01-29 | D Blackmer | Compander with control signal logarithmically related to the instantaneous rms value of the input signal |
| US3714462A (en) * | 1971-06-14 | 1973-01-30 | D Blackmer | Multiplier circuits |
| US3911371A (en) * | 1971-07-24 | 1975-10-07 | Sony Corp | Signal transmission system |
| US3798143A (en) * | 1971-12-03 | 1974-03-19 | Aluminum Co Of America | Electrophoretic deposition of acrylic copolymers |
| US3757240A (en) * | 1972-03-15 | 1973-09-04 | Hewlett Packard Co | Active attenuator |
| JPS55165009A (en) * | 1979-06-11 | 1980-12-23 | Hitachi Ltd | Signal transmission circuit |
-
1980
- 1980-07-28 JP JP10332380A patent/JPS5728411A/ja active Pending
- 1980-07-28 JP JP10332280A patent/JPS5728410A/ja active Granted
-
1981
- 1981-07-20 CA CA000382017A patent/CA1172574A/en not_active Expired
- 1981-07-23 US US06/286,243 patent/US4422051A/en not_active Expired - Fee Related
- 1981-07-23 AU AU73367/81A patent/AU541059B2/en not_active Ceased
- 1981-07-27 CH CH486581A patent/CH644231A5/fr not_active IP Right Cessation
- 1981-07-27 GB GB8123105A patent/GB2081039B/en not_active Expired
- 1981-07-27 IT IT23172/81A patent/IT1138883B/it active
- 1981-07-28 KR KR1019810002740A patent/KR860001018B1/ko not_active Expired
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- 1981-07-28 NL NL8103561A patent/NL8103561A/nl not_active Application Discontinuation
- 1981-07-28 AT AT0333381A patent/AT384326B/de not_active IP Right Cessation
- 1981-07-28 BE BE2/59280A patent/BE889763A/fr not_active IP Right Cessation
- 1981-07-28 DE DE19813129754 patent/DE3129754A1/de active Granted
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