JPS6345147B2 - - Google Patents

Description

【発明の詳細な説明】

発明の技術的分野 本発明は通信コントローラにおける通信回線走
査装置、特にデータ伝送速度の異なる不定数の通
信回線を走査し、可能なすべてのプロトコルにお
けるデータ・リンク制御を保証する通信回線走査
装置に係る。 通信コントローラは通信コントローラに連結さ
れたそれぞれの通信回線における伝送を管理する
ためにデータ遠隔処理システムに含めて供給され
る。一般に、遠隔処理ネツトワークの主要制御部
は遠隔処理ネツトワークの端末装置またはターミ
ナルから／へのデータを処理するために適用され
る規則のデイレクトリを含む幾つかのCPUの１
つに集中されている。通信回線によるデータの送
信および受信はCPUによつて通信コントローラ
で管理されるが、実際の伝送制御の実行に加え
て、通信コントローラは一定のデイレクトリ機
能、特に標準伝送処理に直接関係する機能も担任
する。前記事実によつて、CPUは通信タスクの
実行を免除され、他の仕事を実行するのに使用可
能となる。 通信コントローラを構成する複雑なアセンプリ
に与えられる情報は主として１つまたは幾つかの
CCU（中央制御装置）に集中される。CCUは一方
では回線アダプタによつてターミナルに結合さ
れ、他方では、いわゆるチヤネル・アダプタによ
つてCPUに結合される。これはチヤネル・アダ
プタがCPUのチヤネルに結合されているからで
ある。 回線アダプタは周期的な通信回線走査装置（以
下、走査装置という）および走査装置で制御され
るそれぞれの通信回線（以下、回線という）から
受領したデータまたは前記回線に送信されるデー
タを一時的に含むRAMによつて一定数の伝送回
線を受持つことができる。 前記環境において、各々の回線アダプタは各種
のタイプのターミナルと情報を交換する可変数の
回線に結合できる。従つて、これらの回線のプロ
トコルおよびデータ伝送速度は異なる。データ通
信ネツトワークに最大の柔軟性を発揮させるため
に、走査される回線数およびこれらの回線で使用
されるプロトコルおよび伝送速度に関係なく回線
アダプタで同じ走査装置を使用することが必要で
ある。 一般に、IBM3705通信コントローラのような
一定の通信コントローラに対して、連結される回
線の特性に応じて設計された各種のタイプの回線
アダプタが与えられる。これは明らかに、ネツト
ワーク構成が変更されると各構成の機能によつて
回線アダプタのタイプを変更する必要があるか
ら、柔軟性に欠け高価である。 本発明の目的はどんなタイプの回線でも走査可
能な走査装置を与えることである。 発明の概要 本発明は各回線に記憶位置領域が割当てられて
いる制御メモリに関連するマイクロプロセツサの
制御によつて動作し、通信コントローラの回線ア
ダプタにどんな伝送プロトコルにおいても回線に
結合されたターミナルと直列のメツセージ・ビツ
トを送受信する手段を与える走査装置に係る。前
記装置は同時に読取および書込が可能なそれぞれ
のメモリの領域が各回線に割当てられている第１
および第２のメモリを含む第１記憶手段と、記憶
領域が各回線に割当てられる１つのメモリを含む
第２記憶手段から成る。これらの記憶手段は、基
本タイム・カウンタに制御される第１および第２
アドレス・カウンタを含み、第１アドレス・カウ
ンタはタイムｔの間に第１記憶手段に関連するア
ドレス情報を出力して回線を走査する手段を与
え、第２アドレス・カウンタはタイムnt（ｎは少
なくとも４に等しい）の間に、第２記憶手段に関
連するアドレス情報を出力する制御およびアドレ
ス手段と、前記アドレス情報および基本タイム情
報を受領し、制御およびアドレ指定手段の出力
で、走査期間の間の選択された時にメモリ・アド
レスおよび読取／書込制御情報と、走査される現
在の回線のアドレスを順次に与える制御手段によ
つてアドレス指定される。第１処理およびモニタ
論理回路は各走査期間にメツセージ・ビツトを送
受信するためのビツト非直列化／直列化手段から
なり、アドレス指定された記憶領域の情報が第１
または第２記憶手段でビツトが受領されたか、ま
たは送信されるかによつて、読取り、処理、再書
込み、および変更を行ない、または行なわないこ
とができるように、一方で回線に接続され、他方
で第１記憶手段に結合される。 第２処理およびモニタ論理回路はキヤラクタを
半ワードに組立て、半ワードをキヤラクタに分解
する手段を有し、一方でアドレス・バスおよびデ
ータ・バスを介して制御メモリに結合され、他方
で第１および第２記憶手段に結合され、サイク
ル・スチール・モードで、伝送されるメツセージ
を制御メモリと走査装置の間で交換する。 詳細な説明 本発明を実施するシステムの全般を第１図によ
つて説明する。通信コントローラCCは遠隔処理
ネツトワークの１つの要素である。通信コントロ
ーラで、CCU（中央制御装置）はターミナルＴと
中央処理装置CPU１およびCPU２の間で伝送さ
れるデータを管理する。CCUはチヤネル・アダ
プタCA１，‥‥‥，CAnを介してCPU１および
CPU２のマルチプレツクス・チヤネルMPXバス
に結合される。CCUはまたCCUバスに結合され
る回線アダプタLA１，‥‥‥，LAnを介してタ
ーミナルＴに結合される。 前記環境において、本発明は結合される回線
数、使用されるプロトコルおよび伝送速度に関係
なく使用できるモジユール装置の回線アダプタを
走査装置に与える。 第２図は本発明における回線アダプタの概要図
で、マイクロプロセツサ１と、マイクロプロセツ
サ制御マイクロコードを記憶する空間およびデー
タを記憶する空間を有する制御メモリ２を含む。
制御メモリ２はアドレス・バス３を介してマイク
ロプロセツサ１によつてアドレス指定される。ま
た、マイクロプロセツサ１はアドレス・バス５を
介してマイクロプロセツサ１によつてアドレス指
定されるローカル・メモリ４に結合される。Ｉ／
Ｏバス６はPIO（プログラム開始動作）および
AIO（アダプタ開始動作）によつて遠隔処理シス
テムのCCUバスと回線アダプタの間で情報を運
ぶ。Ｉ／Ｏバス６はバス６ａによりローカル・メ
モリ４に、バス６ｂにより制御メモリ２に、バス
６ｃによりマイクロプロセツサ１にそれぞれ結合
される。 本発明における走査装置７はマイクロプロセツ
サ・メモリ・アセンブリに結合されている。 外部レジスタ８はアドレス・バス９を介してマ
イクロプロセツサ１によつてアドレス指定が可能
であり制御バス１１の制御信号CTLの制御の下
で、外部レジスタ８で実行される書込および読取
動作によつてマイクロプロセツサ１が走査装置７
と通信することを可能にする。 次に説明するように、走査装置７は他の素子、
特に各回線に割当てられている記憶配列を含む。 本発明における走査装置７は走査される回線に
与えられた、または走査される回線から来る情報
と制御メモリ２の選択された位置を交換するため
に、サイクル・スチール・モードでマイクロプロ
セツサ１のメモリと通信する。データはデータ・
バス１６によつて交換され、メモリはアドレス・
バス１７によつてアドレス指定される。また、割
込みバス１８は外部レジスタ８の１つに報告され
た一定の条件でマイクロプロセツサ１に割込み信
号INTを与える。 回線アダプタは回線に結合される。回線が全２
重の場合は、１つの回線に送信インターフエース
２０ａと受信インターフエース２０ｂの２つのイ
ンターフエースが与えられ、回線が半２重の場合
は受信モード、または送信モードのどちらか一方
で使用される１つのインターフエースのみが与え
られる。ターミナルからの情報の受信およびター
ミナルへの送信はMODEM２１によつて行なわ
れる。回線インターフエース回路LIC２２―０〜
２２―７は走査装置７と回線の間に位置する。図
面では５回路が示されているが、良好な実施例で
は８回路まで与えることができる。これらの回線
インターフエース回路２２はバス２３―０〜２３
―７によつて走査装置７にそれぞれ結合されてい
る。各回路２２は回線駆動および受信回路および
レジスタを含み、結合された回線で受信または送
信されるデータ・ビツトを緩衝する。外部レジス
タ８は走査装置７の制御の下にアドレス・バス１
３によつてアドレス指定され、LIC２２に結合さ
れた回線はアドレス・バス２４によつてアドレス
指定される。 データは例えばSDLC（同期データ・リンク制
御）、BSC（２進同期通信）およびスタート／ス
トツプＳ／Ｓのようなそれぞれのプロトコルによ
つて送受信可能である。前記プロトコルの各々に
対して、Ｓ／ＳおよびBSCプロトコルのキヤラ
クタ長、Ｓ／Ｓプロトコルのストツプ・コード
長、CRC制御キヤラクタ（周期的冗長コード）
の長さおよびタイプ等のような送信パラメータが
定義される。 走査装置７とマイクロプロセツサ１の間の通信
は次に簡単に説明する２つのモードで実行され
る。１つは制御メモリ２に介入するマイクロコー
ドを必要とする非同期モードであり、他の１つは
マイクロコードと無関係な同期モードある。 非同期モードは３種の動作を実行するのに利用
される。 開始フエーズまたはセツト・モード(1) 開始フエーズは遠隔処理ネツトワークの定義が
行なわれる間のフエーズである。システムが開始
フエーズにセツトされると、ネツトワークの各回
線の特定のパラメータはマイクロコードの制御下
に、後で説明する処理手順によつてローカル・メ
モリ４に記憶される。これが終ると、それぞれの
特定の回線に割当てられている前記メモリ４の
各々の記憶領域は、外部レジスタ８を介して一定
のフイールドに、回線の特徴であるセツト・モー
ド・パラメータを受領する。残りのフイールドに
はデータ、制御パラメータ、およびデータ交換終
了を示すステータス情報を記憶する。前記フエー
ズの間、ローカル・メモリ４はそのネツトワーク
構成に専用される。 MODEM制御インターフエース・リードの管
理(2) インターフエース・ワイヤ（第２図に図示せ
ず）は送受信インターフエイス２０ａ，２０ｂに
関連し、通信制御信号は前記ワイヤで伝送され
る。前記ワイヤの制御信号を処理するために、最
適性能を持つ必要はないが、現在既知であるが、
または将来開発される見込みのあるそれぞれの
MODEMおよび処理手順を管理できるように最
大の柔軟性を必要とする。 MODEMに与えられた制御情報は非同期モー
ドでデータ・バス１０、アドレス・バス９、およ
び外部レジスタ８を介してマイクロコードによつ
て送られるとともに、いわゆる“MODEM―
OUT”レジスタに記憶される。対応する回線が
走査される毎に、前記ワイヤのパターンは、マイ
クロコードで決定されるマスクによつて、ローカ
ル受信回路を介して得られる回線駆動回路のパタ
ーンと比較される。前記２つのパターンが一致し
ない場合、“駆動回路検査”エラー状態が発生す
る。このようにして、関連MODEMの駆動回路
は検査される。 各走査期間にMODEMから来るワイヤ情報は
“MODEM―IN”レジスタに記憶され、走査装置
７の走査される回線に対応する位置のメモリに記
憶された“MODEM―IN”情報と比較される。
この比較動作はマイクロコードで開始され、マイ
クロコードで決定されたマスクによつて実行され
る。前記２つのパターンが一致しない場合、割込
要求が発生し、比較はマイクロコードによる再度
の試みが開始されるまで中断される。これはいく
つかの割込が不安定なエラー状態による
MODEMの制御ワイヤの永続的変更の場合に生
じるのを防ぐ。 割込要求の処理(3) 同期モードはデータ・バス１６を介してマイク
ロプロセツサ１の制御メモリ２にサイクル・スチ
ール・モードの情報転送に利用される。データ、
制御パラメータ、ステータス情報の関連情報はマ
イクロコードの介入なしに制御メモリ２から／に
転送される。 前記目的のために予約されている制御メモリ２
の部分はそれぞれが各回線に割当てられるメモリ
領域に分割される。 サイクル・スチール・モードのデータ交換は周
知の動作で、マイクロプロセツサ１から生じる制
御によつて実行される。走査装置７は、マイクロ
プロセツサ１が“サイクル・スチール許可”信号
によつてサイクル・スチール要求に応答したと
き、制御メモリ２にアクセス可能である。制御メ
モリ２のアドレス指定はアドレス・バス１７によ
つて実行され、データ転送はデータ・バス１６に
よつて実行される。 本発明における走査装置７の概要を第３図に示
す。 走査装置７は２つのデータ処理装置３００およ
び３０１で構成される。第１のデータ処理装置３
００はLIC２２に結合され、受信されたビツトお
よび送信されるビツトを直列化および非直列化
し、かつ使用中のそれぞれの伝送プロトコルをモ
ニタし、かつLIC２２に結合されたMODEMの制
御インターフエース・ワイヤを処理する。デー
タ・バス１６およびアドレス・バス１７を介して
第２図のマイクロプロセツサ１に結合されている
第２のデータ処理装置３０１は、キヤラクタを半
ワードに組立てるとともに半ワードをキヤラクタ
に分解し、かつサイクル・スチール・モードでマ
イクロプロセツサ１のメモリと情報を交換する。
また、データ処理装置３０１は受信されたデータ
または送信されるデータを整理し、マイクロプロ
セツサ１に実行された動作から生じるステータス
情報を与え、かつマイクロプロセツサ１に対する
割込要求を処理する。 前記２つのデータ処理装置３００および３０１
は制御およびアドレス指定装置３０３によつて制
御される。 データ処理装置３００は同時に読取および書込
可能なメモリＢおよびメモリＣからなるメモリ・
アセンブリ３０６と、直列化／非直列化の機能を
保証するモニタ論理回路３０８を含み、
MODEMを制御するとともに使用中のそれぞれ
のプロトコルをモニタする。読取および書込制御
信号（制御ライン３５２の）の制御の下に、デー
タ処理装置３００によつて、制御およびアドレス
指定装置３０３でアドレス指定された場所が読取
られ、読取バス３１０で読取られた情報が実行中
の動作によつて異なる宛先に転送され、そして動
作のタイプによつて変更される、または変更され
ないデータが書込バス３１２を介して前記の同じ
場所に再書込もされる。 データ処理装置３０１はメモリＡ３１４および
モニタ論理回路３１６を含み、メモリＡ３１４の
アドレス指定場所の読取りおよび書込みは制御ラ
イン３５２の信号で制御され、読取りデータは読
取バス３１８によつて転送され、書込まれるデー
タは書込バス３２０によつて転送される。 モニタ論理回路３１６および３０８によつてメ
モリＡ、ＢおよびＣはライン３２２を介して書込
まれる。 アドレス情報は制御およびアドレス指定装置３
０３によつてライン３２４に生じライン３２４―
Ａ，３２４―Ｂ，３２４―Ｃ、および３２４―
LICを介してメモリＡ、Ｂ、およびＣ、ならびに
LICの回線をアドレス指定する。 制御およびアドレス指定装置３０３は、マイク
ロプロセツサ１が走査装置７と通信することを可
能にする手段を構成する外部レジスタ８と、アド
レス選択装置３２６から成る。クロツク（CLK）
３２８によつて制御されるアドレス選択装置３２
６は通常の走査モードでメモリＡ、ＢおよびＣの
順次アドレス指定を制御する。前記走査は外部レ
ジスタ８を介してマイクロプロセツサ１から送ら
れたライン３３０の制御信号CTLによつて割込
み可能で、その時点で前記メモリはライン３３２
を介して外部レジスタ８の１つに含まれる情報に
よつてアドレス指定される。このアドレス指定モ
ードが開始フエーズで使用される。 データは外部レジスタ８からバス３３４，３３
６および３３７を介してメモリＡ、ＢおよびＣの
アドレス選択装置３２６でアドレス指定された場
所に転送される。バス３３８はデータがモニタ論
理回路３０８を介して外部レジスタ８とLIC２２
にあるレジスタの間で転送されることを可能にす
る。LIC２２のレジスタはアドレス選択装置３２
６によつてアドレス指定され、アドレス信号はア
ドレス・ライン３４０に発生する。“現存LIC”
ライン３４２および“LIC”ライン３４４は、
LICの存在およびそのタイプ、すなわち後で説明
する方法で、本発明におけるネツトワーク構成に
走査サイクルが適合できるように１つまたはそれ
以上の信号ラインの結合を可能にするかどうかを
示す信号をアドレス選択装置３２６に与える。 モニタ論理回路３０８は制御ライン３４６、デ
ータ・ビツト交換ライン３４８、およびレジスタ
転送バス３５０を介してLIC２２と通信する。制
御ライン３５２はデータ処理装置３００，３０１
および制御およびアドレス指定装置３０３に制御
信号を送ることを可能にする。 本発明の良好な実施例において、走査装置７は
１〜32本の全２重データ伝送回線接続を可能にす
る。 回線走査は順次に実行される。２つの回線走査
の間の時間間隔は送信または受信される２つのビ
ツトの間の時間間隔よりも短かくなければならな
い。本発明における走査装置７の最大走査速度は
毎秒350000受信ビツトまたは送信ビツト（４線式
“全２重”伝送）である。前記走査のパワーは接
続された回線数に自動的に配分される。１回線の
場合、256000ビツト／秒で動作可能である。４回
線の場合は64000ビツト／秒、32回線の場合は
9600ビツト／秒でそれぞれ動作可能である。前に
述べたように、回線はLIC２２を介して走査装置
７に結合される。本発明の良好な実施例におい
て、各々のLIC２２は１または４回線接続可能で
ある。走査装置７はそれぞれのLICがいわゆる
LICカードに与えられ、走査装置７に結合される
１〜８のLIC回路を有することができる。結合さ
れるLIC回路の数は自動的に回線走査を変更す
る。これはライン３４２および３４４の機能であ
る。“LIC現在数”ライン３４２は制御およびア
ドレス指定装置３０３が取付けられたLIC回路数
を知ることを可能にし、“LIC１”ライン３４４
は取付けられたLIC回路が１回線だけに結合され
ることを示す。従つて、LIC回路は間隔を空けず
に０から７までの順序で取付けられなければなら
ない。これらの回線は常に次の順序で実行される
回線走査を決定する。 最初のLICの最初の回線（回線０）、第２のLIC
の最初の回線、‥‥‥、最後のLICの最初の回
線、次に、最初のLICの第２の回線（回線１）、
第２のLICの第２の回線、‥‥‥、最後のLICの
第２の回線、次に、最初のLICの第３の回線（回
線２）、‥‥‥、最後のLICの第３の回線、そし
て最後に、最初のLICの第４の回線（回線３）、
‥‥‥、最後のLICの第４の回線の順序で回線走
査が実行され、再び最初のLICの最初の回線に戻
る。LIC回路に１回線しかない場合、前記１回線
は他の回線（LIC回路に４回線ある場合の）の４
倍の走査が行なわれる。 回線走査の概要を第４図および第５図に示す。
第４図はすべてのLIC回路０〜７に４回線（回線
０〜回線３）が結合されたときの回線走査を示
し、第５図は６のLIC回路（LIC―０〜LIC―５）
が使用され、そのうちLIC回路１および５には１
回線だけが結合されたときの回線走査を示し、
LICカード１および５の回線０が他の回線の４倍
の走査を受けていることが明白である。 前記構成は本発明の良好な実施例で使用されて
いる。本発明の範囲から外れることなく回線数を
変更できることは十分に理解されなければならな
い。 第３図では、制御およびアドレス・ラインはデ
ータ・ラインと違つて１本のワイヤで示されてい
るが、制御およびアドレス・ラインにいくつかの
ワイヤを与えることができることは明白である。
例えば、走査装置７に結合された各々のLIC回路
は“LIC現在数”のワイヤおよび“LIC１”のワ
イヤを与えられている。 ２つのインターフエース制御ワードICW（半ワ
ードHW１〜４の配列で、１つは“送信”インタ
ーフエース用、他の１つは“受信”インタフエー
ス用）はメモリＡ、ＢおよびＣ（３１４および３
０６）における各回線に関連する。これらの制御
ワードは次のフオーマツトで与えられる。

【表】 メモリＢはデータ・ビツト・サービス機能に割
当てられる。 SDF（直列データ・フイールド）： SDFは受信インターフエースにおいてデータ
が回線から直列に入るフイールドである。送信イ
ンターフエースでは、この場所のデータは１ビツ
ト毎に送信される。 PDF（並列データ・フイールド）： 受信モードにおいて、SDFフイールドで直列
化されたデータはキヤラクタがアセンブルされた
後にPDFフイールドに入る。送信モードでは、
このフイールドに入つたデータはSDFに入り、
１ビツト毎に直列に送信される。 SCF（制御フイールド）： SCFはSDFフイールドに関連する制御フイー
ルドで、制御情報を含む。 PCF（制御フイールド）： PCFはPDFフイールドに関連する制御フイー
ルドで、制御情報を含む。 SYN2、SYN1： SYN2、SYN1は回線同期を保証するために識
別されるキヤラクタである。 DLE： DLEはBSCモードにおいて自動的に回線に送
られるキヤラクタである。

【表】

【表】 メモリＣは回線サービス機能に割当てられる。 “セツト・モード”フイールドは回線プロトコ
ルを記憶するための開始フエーズで使用される。 “入力MODEM”、“即時出力MODEM”、“ス
タツク出力MODEM”、および“マスク”は回線
に関連する制御信号を送信するのに用いる
MODEM制御ワイヤを管理するのに使用される。 “BCC1”および“BCC2”は冗長周期コード
のキヤラクタである。

【表】 メモリＡはキヤラクタ・サービス機能に割当て
られる。 “タイム・カウンタCTR TPS”： ２ミリ秒から３秒の間で変る時間をカウントで
きる。マイクロプロセツサ１で使用して固定時間
の終了で割込を発生できる。また、BSCで、タ
イミング・キヤラクタの受信を制御し、送信で
は、挿入同期ビツトがあるという条件で、同じキ
ヤラクタを毎秒挿入するのに使用される。 タスクはデータ処理装置３００および３０１の
間で最適に配分される。この目的のため、データ
処理装置３００はビツト速度で動作し、データ処
理装置３０１はバイト速度で動作する。従つて、
装置３００は装置３０１の８倍の速度である。機
能はデータ処理装置３００および３０１の各々に
おける同じ素子を用いて異なる機能を実行できる
ように配分される。次に前記機能配分について説
明する。 外部レジスタ８の４個のレジスタはメモリＡ、
Ｂ、ＣおよびLIC２２における読取または書込管
理に割当てられる。 第１の外部部レジスタ８―１（ビツト２〜７＋
パリテイ・ビツト）には回線アドレス（ビツト２
〜６）およびインターフエース・タイプ（送信イ
ンターフエースに対してはビツト７＝０、受信イ
ンターフエースに対してはビツト７＝１）がマイ
クロプロセツサ制御マイクロコードで与えられ
る。 第２の外部レジスタ８―２（ビツト０〜７＋パ
リテイ・ビツト）はデータ中間レジスタである。
このレジスタには書込みモードにおいては転送さ
れるデータがマイクロコードで与えられる。読取
モードにおいては、動作終了時にこのレジスタに
読取られるデータがマイクロコードで発見でき
る。 第３の外部レジスタ８―３（ビツト０〜５＋パ
リテイ・ビツト）には実行する動作（読取りまた
は書込み、アクセスされるメモリ領域）の指定
と、走査装置７のサイクル・スチール・モードで
同期動作を妨害することなくデータ転送を可能に
するように特定の時間における前記動作の開始が
マイクロコードで与えられる。 外部レジスタ８―３は次のように構成される。 ビツト０：０＝読取り、１＝書込み ビツト１、２：00＝メモリＢの動作 01＝メモリＡの動作 10＝メモリＣの動作 11＝LIC回路の動作 ビツト３：ビツト１、２≠11の場合 ０＝バイト０の動作（偶） １＝バイト１の動作（奇） ビツト１、２＝11の場合 ０＝LICの動作 ビツト４、５：ビツト１、２≠１の場合 ビツト４、５は外部レジスタ８
―１にロードされた回線インタ
ーフエースに割当てられたフイ
ールドでアクセスされるメモリ
における半ワードを指定する。
ビツト１、２＝11の場合 ビツト４、５はLIC回路のレジ
スタを指定する。 外部レジスタ８―４はマイクロプロセツサ１が
実行するアクセス動作の条件を与える。 ビツト０、アクテイブ＝動作未完了 ビツト１、アクテイブ＝エラーあり ビツト４、アクテイブ＝LICのアドレス指定時
エラー発生 ビツト５＝走査装置７でエラー発生 外部レジスタ８―５および８―６は割込レジス
タを構成する。 走査装置７がマイクロプロセツサ１に割込み信
号を送ると、前記レジスタ８―５はマイクロコー
ドでロードされ、割込みに関して必要な情報を与
える。 割込みを必要としているインターフエースのア
ドレスが所在するレジスタ８―５のビツト０〜７
が有する意味を次に示す。 ビツト２〜６：回線アドレス ビツト７ ：インターフエースを決定する０
＝送信インターフエース １＝受信インターフエース ビツト０、１：外部レジスタ８―６に追加情報
の有無を決定する 11＝追加情報あり 00＝追加情報なし 前記レジスタ８―６はマイクロコードによる書
込みはできない。 割込の原因は外部レジスタ８―６で発見でき
る。このレジスタのビツトの持つ意味を次に示
す。 割込みが（後で説明するように）領域の端に達
したことだけを示す場合には、前記レジスタに追
加情報はなく、外部レジスタ８―５のビツト０お
よび１は00である。 その他の場合、割込の原因は次のように定義さ
れる。 ビツト０＝０、ビツト７＝１の場合情報が通常
のタスク情報であることを意味する。 受信インターフエースの場合 ビツト１：容量超過 ビツト３：MODEMステータス変更 ビツト４：完全な条件がスチール・サイクル・
ステータスにロードされたことをマ
イクロコードに示す。 送信インターフエースの場合 ビツト１、４：00＝情報なし 01＝送信終了 10＝キヤラクタ・アンダーラン 11＝無効キヤラクタ・シーケン
ス（BSC） ビツト２＝タイム・アウト ビツト３＝MODEMステータス変更 装置の電源が投入されると、リセツト・コマン
ドは制御バス１１（第２図）および外部レジスタ
８―７（第３図）を介して自動的にマイクロプロ
セツサ１から受領され、ライン３３０を介してデ
ータ処理装置３００および３０１に送られ、メモ
リおよびLICのレジスタを順次走査し消去する。
回線走査は行われない。この“走査禁止”条件は
メモリ消去終了で１にセツトされる外部レジスタ
８―７のビツト２で保持される。マイクロプロセ
ツサ１は後に走査を開始するため前記ビツトをリ
セツトしなければならない。 マイクロプロセツサ１はセツト・モード・フエ
ーズを開始する。このフエーズにおいて、実行す
るタスクに対する各回線のインターフエースを準
備するため、ICWワードがメモリＡ、Ｂおよび
Ｃに書込まれ、LICレジスタは外部レジスタ８―
１，８―２，８―３を介してロードされる。 前記フエーズが終了すると、マイクロプロセツ
サ１は外部レジスタ８―４を読取る。このレジス
タはマイクロプロセツサ１に動作完了を示す。外
部レジスタ８―４の状態として（エラーがあつて
もなくても）、動作開始でビツト０は１にセツト
され、動作完了でビツト０はゼロにリセツトされ
る。 セツト・モード情報は次のとおりである。 メモリＡのICWワード： “制御メモリ・アドレス”半ワード３と、使用
状態を示すこの半ワードに関するパラメータで前
記インターフエースに割当てられた制御メモリ２
の最初の半ワードのアドレス。 メモリＣのICWワード： 使用される回線のプロトコル・タイプおよび必
要によりMODEMに送られるコマンド。 本発明のアドレス発生装置の動作の説明に進む
前に、第６図でLIC回路について全般的に説明す
る。 第６図は４本の伝送回線がMODEM２１―０
〜２１―３を介して結合されるインターフエース
回路の１つLIC―０を示す。これらの回路はカー
ド上に構成され、“LIC回路”または“LICカー
ド”のどちらかの名称が用いられる。 MODEM２１―０および走査装置７に結合す
る回線０に関連する回路についてだけ次に説明す
る。前記回路はすべてのMODEMに共通する。 第６図で、データ・ビツトは送信インターフエ
ース２０―ａを介してMODEM２１―０に与え
られ、受信インターフエース２０―ｂを介して
MODEM２１―０から走査装置７に受信される。
制御ワイヤ４０２および４０４の２組のセツトに
よつてインターフエースに関連する制御信号を交
換することが可能になる。前記信号はそれぞれの
基準によつて指定されている。インターフエース
２０―ａ，２０―ｂと制御ワイヤ４０２，４０４
は受信器／駆動回路アセンブリ４０６に結合され
る。受信器４０６―２は制御ワイヤ４０２の制御
信号を受領し、駆動回路４０６―１は制御ワイヤ
４０４の制御信号をMODEMに送信する。回路
４０６―３は受信インターフエース２０―ｂに対
する受信器と送信インターフエース２０―ａに対
する駆動装置を含む。 LICレジスタ４０８―１および４０８―２はア
ドレス・ライン３４０でアドレス指定可能であ
る。LICレジスタ４０８―２は受信器４０６―２
から“入力MODEM”構成に対応する情報を受
領し、ゲート回路５９３からすべのLIC回路に共
通するレジスタ転送バス３５０を介して走査装置
７に転送される。LICレジスタ４０８―１は駆動
回路４０６―１を介して制御ワイヤ４０４に出力
MODEM構成情報を送る。このレジスタはレジ
スタ転送バス３５０を介して走査装置７で書込み
および読取りが可能である。 ラツチ４１０―１および４１０―２は、ビツ
ト・タイムに送信されるビツトと受信されたビツ
トを記憶するために、MODEM Ｈのクロツクま
たはライン４１４でMODEMに結合されない回
線の外部クロツクによつてセツトされる。送信さ
れるビツトはデータ・ビツト交換ライン３４８か
ら出てラツチ４１０―１に記憶される。受信され
たビツトは受信インターフエース２０―ｂから出
てラツチ４１０―２に記憶され、データ・ビツト
交換ライン３４８を介して走査装置７に送られ
る。 サービス・ラツチ４１２―１および４１２―２
はラツチ４１０―１および４１０―２に関連し、
ビツトがラツチ４１０に入るときMODEMクロ
ツクによつてセツトされ、ビツトが受信または送
信可能であることを示し、前記ビツトが処理され
たとき走査装置７によつてリセツトされる。これ
らのラツチは制御ライン３４６でサービス制御信
号CTLビツトを与える。 各々のLICカードは“LIC現在数”ライン３４
２および“LIC1”ライン３４４に“LIC現在数”
およびLIC1回線”の表示をそれぞれ与える。レ
ベル引上げ信号は前記ラインをLICカードがネツ
トワークにあるとき、ならびに前記カードが１回
線だけに結合されるときに正の電圧に結合するス
イツチSW１およびSW２によつて前記ラインに
発生する。 各々のLICカードに与えられるアドレス・デコ
ード回路は、後に第９図で説明する方法でアドレ
ス選択装置３２６によつて生成されたLICアドレ
スを受領するコンパレータ５９０と、ワイヤー
ド・アドレス（例えば、LIC0に対して000）で構
成され、前記コンパレータが同等を検出すると選
択されたLIC信号“LIC SEL”を出力する。デコ
ード回路５９１は回線アドレス・ビツトをLICの
L0およびL1（第９図の回路で生成される）を受領
し、回線アドレス有効信号”有効LI―０”、“有
効LI―１”、‥‥‥、“有効LI―３”を与える。 ゲート回路５９２および５９３は、ライン３４
８，３４６とラツチ４１０，４１２の間およびレ
ジスタ４０８およびバス３５０の間の情報転送を
可能にするために走査されるとき回線０のカード
に対する有効信号“有効LI―０”によつて開か
れる。 パリテイ回路５９５は受領したアドレスのパリ
テイを計算し、計算されたパリテイは予期された
パリテイ（第９図に示す回路の出力５７７）と排
他的OR（“EXOR”）回路５９７で比較され、出
力５９４に“LICエラー”または“LICエラーな
し”のLIC応答情報“LIC ACK”を生じる。 次に第３図に示す走査装置７の動作について説
明する。 システムは開始フエーズ終了にセツトされ、マ
イクロプロセツサ１は外部レジスタ８―７を介し
て走査開始コマンドを送る。 走査は最初の受信インターフエースで開始す
る。“MODEM―IN”パターンを含むLICレジス
タ４０８―１は制御およびアドレス指定装置３０
３、アドレス・ライン３４０によつてアドレス指
定され、レジスタ転送バス３５０によつて読取ら
れる。前記パターンは対応するMODEM２１が
動作可能かどうかを示す。前記パターンはモニタ
論理回路３０８で、メモリＣで走査された回線の
ICWの“MODEM―IN”フイールドに含まれた
制御ワイヤの前の状態と比較される。前記フイー
ルドに関連するマスクは比較を実際に使用してい
るワイヤに限定することを可能にする。実際に、
MODEMのタイプによつて制御ワイヤ数は変る。
第６図には最大６本のワイヤを示す。 ２つのパターンの間に相違がある場合、この
MC（MODEM変更）情報はメモリＡのSCFフイ
ールドに記憶され、同時に、新しい“MODEM
―IN”パターンがICWワードに再書込される。 インターフエースが再び走査されると、SCFフ
イールドのMC情報は外部レジスタ８―６に、対
応するインターフエースのアドレスは外部レジス
タ８―５に再書込され、割込要求がマイクロプロ
セツサ１に与えられ、メモリＣでインターフエー
スICWワードのMODEM―INフイールドにおけ
るMODEM状態の読取りを可能にする。
MODEMが動作可能である場合、マイクロプロ
セツサ１は非同期チヤネルを介してメモリＡの
ICWワードに開始ビツトを書込むことによつて
送信インターフエースで送信を開始することがで
きる。 前記インターフエースの走査がデータ処理装置
３０１で開始されると、メモリＡにおけるICW
の対応する場所がアドレス指定され、送信される
最初の２つのキヤラクタはサイクル・スチール・
モードでマイクロプロセツサ１のメモリから転送
される。第１のキヤラクタはメモリＢのPDFフ
イールドに、第２のキヤラクタは次のPDFフイ
ールド、メモリＡのSPDFに転送される。 第１のキヤラクタは関連PCF制御フイールド
に開始ビツトを有する、メモリＢの第1PDFフイ
ールドに書込まれる。 データ処理装置３００が前記インターフエース
を走査する、すなわち、前記インターフエースに
割当てられたメモリＢおよびＣの場所がアドレス
指定されると、メモリＢのPDFフイールドにあ
る、送信される第１キヤラクタはビツトをインタ
ーフエースに送る毎に直列化され、回線走査時、
関連LICは前記ビツトが制御ライン３４６によつ
てインターフエースに送られることを示す。 最初のビツトをLICカードに送るとき、モニタ
論理回路３０８はPDFキヤラクタをメモリＢの
SDF領域に再書込し、制御ライン３５２によつ
てメモリＡからの次のキヤラクタの抽出を要求
し、メモリＢのPDFフイールドに書込む。前記
要求はメモリＡのICWワードのSCF制御フイー
ルドに“サービス・キヤラクタ”を書込むことに
よつて行われる。 前記インターフエースがデータ処理装置３０１
で再走査される場合がいくつかある。“次の
PDR”のSPDF半ワード２に記憶されたキヤラク
タがあり、メモリＢのPDF半ワード２に読込ま
れかつ再書込される。記憶されたキヤラクタがな
い場合、前記装置３０１はマイクロプロセツサ１
の制御メモリ２で、回線に送られる次の２つのキ
ヤラクタを読取るために、サイクル・スチール・
プロセスをトリガする。 データ処理装置３０１が前記２つのキヤラクタ
が前記インターフエースに割当てられた領域の最
後のキヤラクタであることを検出すれば、割込要
求がメモリＡの“割込要求”フイールドによつて
マイクロプロセツサ１に送られ、外部レジスタ８
―６に転送されて割込の原因を示す。“領域終了”
と関連インターフエースのアドレスはレジスタ８
―５に書込まれる。そして、マイクロプロセツサ
１は制御メモリ領域が空になつており、送信され
るメツセージの続きを入れなければならないこと
を識別する。 マイクロプロセツサ１は送信動作の終了を示す
パラメータをメモリＡの“コマンド３０１”フイ
ールドに入れる。 前記パラメータがモニタ論理回路３１６を介し
て読取られると再書込され、前記領域の最後のキ
ヤラクタがメモリＢに送られるまで保持される。
データ処理装置３００が新しいキヤラクタを要求
すると、送信動作の終了を示すパラメータがそこ
に送られる。そして、最後のキヤラクタが実際に
送られたことを確認するために送信を中止する前
に３つのビツトがデータ処理装置によつて回線に
送られる。 モニタ論理回路３０８のもう１つの機能は、後
で説明する方法で、使用中の回線プロトコルによ
つて要求された情報（Ｓ／Ｓモードでは開始およ
び停止ビツト、SDLCモードではゼロの挿入、
等）を送信されるキヤラクタに付加することであ
る。 受信インターフエースにおいて、動作開始は送
信モードと同じように、非同期チヤネルを介して
開始ビツトを走査される受信インターフエースに
関連するメモリＡのSCF制御フイールドの場所に
書込むことによつて行われる。関連インターフエ
ースの走査中に前記ビツトがモニタ論理回路３１
６で読取られるとメモリＢのSCF制御フイールド
に書込まれる。 インターフエース走査中に、モニタ論理回路３
０８が前記ビツトを読取ると、回線で受信された
ビツトはメモリＢの対応するICWワードのSDF
領域にアセンブルされる。完全なキヤラクタが受
信されるとPDFフイールドに書込まれる。前記
インターフエースがデータ処理装置３０１で走査
されると、前記キヤラクタはメモリＡの“PDF”
位置に書込まれる。次のキヤラクタは次のPDF
に書込まれ、２つのフイールドが一杯になると、
それらはサイクル・スチール・モードでマイクロ
プロセツサ１のメモリに転送される。 送信モードと同じように、前記インターフエー
スに関連するメモリ部分が一杯になると、割込要
求がマイクロプロセツサ１に送られる。 回線走査装置７の詳細な説明に進む前に、使用
中の各種パラメータのフオーマツトについて次に
示す。 各々のパラメータは８ビツト０〜７で構成され
る。これらのパラメータはインターフエースが送
信または受信インターフエースであつても同じで
ある。 ビツト０、１、２： 101＝ラインＳ／Ｓ 110＝ラインSDLC（最初のフラグで割込なし） 111＝ラインSDLC（最初のフラグで割込あり） 100＝ラインBSC（コードによつて制御される） 00.＝ラインBSC／ASCII （ASCII：情報交換用米国基準コー
ド） 01.＝ラインBSC／EBCDIC ビツト３： このビツトはモードＳ／ＳおよびSDLCでは利
用されないがモードBSCでは次のように利用さ
れる。 BSC ASCII／EBCDICビツト３はビツト２と
一緒に考裏しなければならない。 00＝キヤラクタITB（中間ブロツクの終り）は
制御キヤラクタではない 10＝モードEIB（エラー情報ブロツク） 01＝モードITB（ITBキヤラクタが認められ、
CRCが制御される） 11＝モードEIB＋ブロツク変更 ビツト４： このビツトはプロトコルによつて次の意味を示
す。 Ｓ／Ｓ：停止コード長、０＝１ビツト、１＝２
ビツト SDLC：コードNRZI（１に等しい時） BSC：全コードを通じて未使用 BSC ASCII／EBCDICビツト４は次のビツト
と一緒に考慮しなければならない。 ビツト５： このビツトはプロトコルＳ／Ｓでは利用されな
いが、プロトコルBSCでは次のように利用され
る。 BSC：全コードを通じて、１のときは単一の
同期を意味する。 BSC ASCII／EBCDIC：ビツト４とともにエ
ラー制御タイプを示す。 10＝CRC Ｓ（CRC：周期的冗長度検査） 01＝CRC Ｂ 00＝CRC ＢまたはＳ／STC（CRCで考慮され
る） 11＝LRC／VRC （Ｓ：SLDC、Ｂ：BSC、STC：開始制御キ
ヤラクタ、LRC：水平冗長度検査、VRC：
垂直冗長度検査） ビツト６、７： プロトコルＳ／Ｓ、BSCにおけるコードを通
じて、これらの２ビツトは次のキヤラクタ長を与
える。 00＝５ビツト／キヤラクタ 01＝６ビツト／キマラクタ 10＝７ビツト／キヤラクタ 11＝８ビツト／キヤラクタ SDLCでビツト５、６、７は最初に回線に送ら
れる連続ビツトをカウントするのに使用される場
合には、ゼロにセツトされる。 制御パラメータは“送信”インターフエースに
おけるデータ送信または受信インターフエースに
おけるデータ受信の開始または停止をするために
制御マイクロコードによつて走査装置７に送られ
る。これらの制御パラメータは非同期経路、外部
レジスタ８、制御バス１１および制御メモリ２を
介して適当な回線に送られる。 次に使用される制御パラメータの定義を一例と
して次に示す。 制御パラメータ・フイールドの定義 “送信インターフエース このフイールドは16ビツト０〜15で構成され、
これらのビツトはメモリＡの半ワード４に位置
し、次の意味を有する。 ビツト０：有効バースト（バーストは送信可
能）このビツトは関連データ・バー
ストが送信されるデータを含むこと
を示し、制御マイクロコードによつ
てゼロにリセツトされ、ステータス
情報が交換されるとき走査装置７に
よつて１にセツトされる。 ０＝有効バースト、１＝無効バース
ト ビツト１：データ送信開始 ビツト２：割込要求 このビツトによつて走査装置７は、
バーストの最後のキヤラクタが前記
インターフエースに対応するメモリ
Ａの適当な場所に送られたとき外部
レジスタ８と割込みバス１８を介し
て割込を要求する。 ビツト４：PDF標識 ０＝SPDF空、１＝SPDF一杯 ビツト５、６、７：バーストにおけるデータ・
バイト数 これらのビツトは前記バーストから
取込まれるバイト数を示す（バース
トの最初から１〜８バイト）。 ビツト８：CRC送信（プロトコルSDLCにおい
て有効） このビツトはデータ・バーストの終
りで累積されたCRC（エラー制御モ
ードCRC）を送らなければならな
いことを示す。 ビツト９：奇数バイト開始 このビツトが１にセツトされると、
走査装置７はバーストの最初のバイ
ト（バイト０）が既に処理されたか
のように動作する（これによつて第
２のバイト、バイト１、奇数バイト
で開始可能になる）。 ビツト11、12：00＝中間データ 01＝最後のデータ、メツセー
ジ終了EOM この場合、走査装置７は完全なバー
ストを送る。送られる最後のキヤラ
クタの最後のビツトがMODEMに
送信されたとき、走査装置７は制御
コードを中断し、伝送を停止する
（EOT）。 10＝これらのデータは連続
的に送信されなけれ
ばならない。 バーストの最後のデータが読取られ
たとき、走査装置７は最初のデータ
に戻る。 11＝ターンアラウンドによ
るメツセージ終了 前（01）と同じ動作であるが、回線
はEOT（送信終了）時に自動的に受
信開始モードにセツトされる。 ビツト13：非ゼロ挿入（このデータに）、非累
積CRC（SDLC）、または送信中断
（Ｓ／Ｓ） このビツトは走査装置７がこのバ
ースト内のすべてのデータ・バイト
に対してゼロ挿入を実行しないこと
を要求する。 ビツト14：タイム・カウンタ開始 ビツト15：バースト終了で“MODEA―OUT”
レジスタの内容の送信 “受信”インターフエース メモリＡの半ワード４のバイト０、制御パラメ
ータ・フイールドの８ビツトだけが利用される。 ビツト０：有効バースト（走査装置７で送り得
るデータの受信が可能なバースト）
このビツトは制御マイクロコードに
よつてゼロにリセツトされ、ステー
タス情報が交換されると走査装置７
によつて１にセツトされる。 ０＝有効バースト、１＝無効バース
ト ビツト１：データ受信開始、開始ビツト ビツト２：バースト終了で割込要求を行なう。 ビツト４：PDF標識 ０＝SPDF空、１＝SPDF一杯 ビツト５、６、７：このバーストに入る最大バ
イト数 メモリＢで、半ワード１のバイト１、SCF制御
フイールドのビツトは次の意味を有する。

【表】

【表】 メモリＢの半ワード２のバイト１、PCFフイ
ールドのビツトは次の意味を有する。

【表】 メモリＣで、キヤラクタおよびライン・サービ
ス情報を含む制御フイールド、半ワード１のバイ
ト１は次の意味を有する。

【表】

【表】

【表】

【表】 メモリＡで、半ワード１のバイト０、SCFフイ
ールドは次の意味を有する。

【表】

【表】 前記終了１、２および３は次の意味を有する。

【表】 制御およびアドレス指定装置３０３について第
７図を参照して説明する。 前記装置３０３に含まれる外部レジスタ８は第
３図に関連して定義したように、マイクロプロセ
ツサ１と、走査装置７と、回線の順次走査の間、
またはメモリＡ、ＢまたはＣ、あるいはLICイン
ターフエース回路のレジスタにアクセスするマイ
クロプロセツサ１の非同期動作の間にメモリＡ、
Ｂ、Ｃをアドレス指定し回線のアドレスを与える
アドレス選択装置３２６との間の通信を確保する
機能を有する。 更に、本実施例においてアドレス指定装置３０
３は外部クロツクから基本タイムＳ０〜Ｓ６を発
生する基本タイム・カウンタ５００を含み、これ
らのタイムはデータ処理装置３００及び３０１の
動作をクロツクするのに用いられる。 アドレス選択装置３２６は基本タイム・カウン
タ５００と同期する。前記装置３２６は第１およ
び第２アドレス・カウンタ５０１および５０２を
内蔵している。第１アドレス・カウンタ５０１は
データ処理装置３００およびLIC２２に与えられ
る走査アドレスを発生する。前記アドレスはＳ０
かＳ６迄の間の（Ｓ０およびＳ６を含む）、回線
インターフエースでデータ処理装置３００の動作
に割当てられている期間において安定した状態を
維持し、第１アドレス・カウンタ５０１は第４図
および第５図に関連して述べた走査プロセスに従
つて次のインターフエースに切換えられるように
増分される。

【表】 第２アドレス・カウンタ５０２はデータ処理装
置３０１に与えられる走査アドレスを発生する。
前記アドレスは第１アドレス・カウンタ５０１の
場合と全く同様に増分するが、データ処理装置３
００が実行する動作の方が４倍から８倍高速であ
る。これはデータ処理装置３００および３０１が
動作する回線のアドレスが一般に異なることを意
味する。 基本タイムＳ０かＳ６までデータ処理装置３０
１は動作ステツプP0〜P3を決定し、データ処理
装置３０１が一定のインターフエースでタスクを
実行することを可能にするため、走査アドレスは
前記ステツプのすべてにおいて固定されたままで
ある。 ステツプP3後、ステツプはP0に戻り、前記ア
ドレス・カウンタは次のインターフエース（同じ
回線の送信インターフエースまたは次の回線の受
信インターフエース）に切換えられるように増分
される。 マイクロプロセツサ１によつて制御される走査
を開始する前に、前に説明したように走査を禁止
する外部レジスタ８―７のビツト２をリセツトす
ることによつて、第１および第２アドレス・カウ
ンタ５０１および５０２はゼロにセツトされる。
これはデータ処理装置３００および３０１の各々
の受信インターフエースで走査がアドレス０で開
始することを意味する。 前記アドレス・カウンタの１つが走査される最
後のアドレスの値に達すると、次の増分によつて
最初の回線のアドレスに戻る。 前記動作を実行可能にする手段については後に
第９図および第１０図に関連して説明する。 第１および第２アドレス・カウンタ５０１およ
び５０２によつてアドレス・バス５１０および５
１１に発生するアドレスはアドレス・マルチプレ
ツクス装置５０５に与えられる。この装置の機能
は基本タイム・カウンタ５００によつてライン５
１２に与えられる基本タイムＳ０〜Ｓ６を考慮し
てアドレスをデータ処理装置３００および３０１
ならびにLIC２２に与えることである。 一般に、データ処理装置３００はメモリＢおよ
びＣにおける第１アドレス・カウンタ５０１のア
ドレスを受領し、データ処理装置３０１はメモリ
Ａにおける第２アドレス・カウンタ５０２のアド
レスを受領する。しかし、一定の固定された基本
タイムにおけるデータ処理装置３００および３０
１の間の通信を確保するために、メモリＡは第１
アドレス・カウンタ５０１のアドレスを受領して
データ処理装置３００によるメモリＡへのアクセ
スを可能にし、メモリＢは第２アドレス・カウン
タ５０２のアドレスを受領してデータ処理装置３
０１によるメモリＢへのアクセスを可能にする。 アドレス・マルチプレツクス装置５０５によつ
てメモリＣおよびLIC２２に与えられる回路は常
に第１アドレス・カウンタ５０１のアドレスであ
る。 アドレス・マルチプレツクス装置５０５は３つ
の出力、すなわちメモリＡをアドレス指定する出
力５１３、メモリＢをアドレス指定する出力５１
４、メモリＣおよびLIC２２をアドレス指定する
出力５１５を有する。 アドレス選択装置３２６は外部レジスタ８―１
を介してマイクロプロセツサ１に関連づけられ
る。マイクロプロセツサ１が非同期モードで動作
し、メモリまたはLICにアクセスすると、マイク
ロプロセツサ１は動作が実行されるインターフエ
ースのアドレスを外部レジスタ８―１にロードす
る。動作実行の間、前記アドレスは第１および第
２アドレス・カウンタ５０１および５０２のアド
レスの代理をし、同時にアドレス・マルチプレツ
クス装置５０５によつて装置３００および３０１
ならびにLICに渡される。走査装置７の同期動作
はマイクロプロセツサ１の動作の期間には中断さ
れる。非同期アクセス・タイムTAAは基本タイ
ム・カウンタ５００によつてマイクロプロセツサ
１がメモリＡ、Ｂ、ＣまたはLICのレジスタで読
取または書込動作を実行するときにのみ発生し、
その動作はマイクロプロセツサ１によつて外部レ
ジスタ８―３をロードすることによつて開始され
る。タイムTAAは次に出会うタイムＳ６とそれ
に続くタイムＳ０の間に挿入されるので、第１お
よび第２アドレス・カウンタ５０１および５０２
の走査速度の低下を生じるが、それでも走査装置
７の性能を低下させずに複数のアクセスを可能に
するのに十分高い速度を有する。

【表】 回線アドレスに加えて、メモリＡ、Ｂ、Ｃは、
データ処理装置３００および３０１によつて実行
される同期動作を定義する基本タイムＳ０〜Ｓ６
と、レベル１のとき、走査されたインターフエー
スが送信インターフエースであつて、前記アドレ
ス・カウンタによつて詳細に定義されることを示
すEMI信号の作用で、メモリ制御装置５０３に
よつて規定される選択制御、読取および書込制御
を（第３図の制御ライン３５２を介して）制御お
よびアドレス指定装置３０３から受領する。 タイムTAAの間、前記制御はマイクロプロセ
ツサ１によつて前にロードされた外部レジスタ８
―３の内容から出される。 制御およびアドレス指定装置３０３のもう１つ
の素子はエラー収集装置５０４である。この装置
は走査装置７で検出できるすべてのエラー情報を
集め、それらをマイクロプロセツサ１に与える機
能を有する。 データ処理装置３００および３０１のライン動
作時に検出される同期タイプのエラーと、タイム
TAAでマイクロプロセツサ１がメモリまたは
LICレジスタにアクセスする時に現われる非同期
タイプのエラーがある。 非同期エラーは第３図に関連して前に述べたパ
ターンによつて出力バス５１６を介して外部レジ
スタ８―４に配列される。 マイクロプロセツサ１は動作を制御した後に外
部レジスタ８―４を読取り、前記動作が正しく行
われたかどうかを決定する。 同期エラーには次に示すものがある。 ・第１アドレス・カウンタ５０１でアドレス指定
されたLICカードのエラー 回線駆動回路のアドレス決定または不成功の
エラー ・走査装置７の内部バスのパリテイ・エラー ・サイクル・スチール・モードでマイクロプロセ
ツサ１のメモリにアクセスする走査装置７によ
つて発生するアドレスまたはデータのパリテ
イ・エラー 走査装置７で、同期エラーはエラーのある回線
のレベルで記録され、処理され、他の回線の動作
は妨げられない。エラー情報は、前記目的で同期
アクセスにおいて前に定義したタイムに等しいタ
イムTAAをトリガするエラー収集装置５０４に
よつて、メモリＡの半ワード１のバイト１に出力
バス５１７を介してロードされる。エラーの記録
を可能にするタイムTAAの間、メモリＡのアド
レスはエラーが発生するのがデータ処理装置３０
０のレベルか、またはデータ処理装置３０１のレ
ベルかによつてカウンタ５０１または第２アドレ
ス・カウンタ５０２のアドレスになる。LICカー
ドから出されるエラーは第１アドレス・カウンタ
５０１によつて与えられるアドレスのインターフ
エースによるものであるが、サイクル・スチール
で現われるエラーは第２アドレス・カウンタ５０
２によつて与えられるアドレスのインターフエー
スによるものである。内部バス（走査装置７の）
で検出されるエラーはバスの使用するデータ処理
装置３００または３０１によるものである。正確
に言えば、タイムＳ０，Ｓ１またはＳ２で現われ
る前記タイプのエラーはデータ処理装置３０１
（カウンタ５０２で与えられるアドレス）による
ものであり、他の同期タイムに内部バスに現われ
るエラーはデータ処理装置３００（第１アドレ
ス・カウンタ５０１で与えられるアドレス）によ
るものである。 データ処理装置３００および３０１に同時にエ
ラーを生じることが可能であるとすれば、タイム
TAAは２つの部分に分割され、第１の部分はデ
ータ処理装置３０１（第２アドレス・カウンタ５
０２によつて与えられるアドレス）のエラーを記
録し、第２の部分はデータ処理装置３００（第１
アドレス・カウンタ５０１によつて与えられるア
ドレス）のエラーを記録する。これについては後
にアドレス・マルチプレツクスを与えるテーブル
によつて説明する。 要するに、タイムTAAにおいては、メモリＡ
はそれぞれが異なるアドレスに対応する２つのエ
ラー情報を受領できる。 エラー情報はビツト６および７がゼロにセツト
されているバイトに入れられる。前記バイトのメ
モリＡへの書込みを制御するエラー記録機構は同
時にメモリＢおよびＣへの前記バイトの書込みを
制御する。メモリＢの半ワード１のバイト１のビ
ツト６（ゼロにセツトされている）は開始ビツト
を消去し、メモリＣの半ワード０のバイト１のビ
ツト６および７（ゼロにセツトされている）は
“回線禁止”ビツトをゼロにリセツトする。 このようにして、エラー回線は停止され、前記
回線に新しいエラーが検出されても、それらは、
後に複数のエラー情報によつて妨げられないよう
に、前記回線がマイロプロセツサ１によつて再び
開始されない限り記録されない。 エラー情報をロードする動作はメモリおよび
LICカードに対するマイクロプロセツサ１の動作
に優先する。マイクロプロセツサ１がメモリに対
する動作を実行している間に同期エラーが現われ
れば、次のタイムTAAが与えられてエラーを処
理し、マイクロプロセツサ１はその間待機しなけ
ればならない。 次に述べるエラー処理は第２アドレス・カウン
タ５０２がエラー発生回線のアドレスに達したと
きデータ発生装置３０１によつて確実に行われ
る。メモリＡのエラー報は外部レジスタ８―６に
配列され、回線アドレスは外部レジスタ８―５に
ロードされ、割込要求はマイクロプロセツサ１に
送られる。そして、マイクロプロセツサ１は外部
レジスタ８―５および８―６を読取り、エラー回
線のアドレスおよびエラー原因を決定する。 第８図は各々のインターフエース走査において
８回まで繰返し可能なデータ処理装置３０１の動
作に関するタイム・ダイヤグラムを示す。最初に
受信インターフエースが走査され、次に送信イン
ターフエースが走査される。 開始パルス“ST”はアドレス選択装置３２６
にデータ処理装置３０１が動作可能であることを
知らせる。 いわゆる包絡線パルス“ENV”はサイクル・
スチール・ステツプ後のマイクロプロセツサ１と
の同期、データ処理装置３０１における動作ステ
ツプの区別、およびマイクロプロセツサ１による
情報交換ステツプが行われるのを保証する。 次に、第１及び第２アドレス・カウンタ５０１
及び５０２について第９図及び第１０図を参照し
て説明する。これらの２つのカウンタは同じ基本
素子で構成されているから、第１アドレス・カウ
ンタ５０１についてだけ詳細に説明することと
し、第２アドレス・カウンタ５０２については異
なる素子についてのみ説明する。これらのカウン
タは、各々のアダプタに対して夫々が最大４回線
に結合される８枚のLICカードを含むネツトワー
ク・パターンに適用される。各種のパターンが使
用できることは明白である。その場合、それぞれ
のカードおよびライン・カウンタにおけるステー
ジ数を変更すれば十分である。 第１アドレス・カウンタ５０１は送受信ラツチ
５３０を含む。走査動作を開始するとき、動作は
常に受信インターフエース走査によつて開始する
から、このラツチはゼロにセツトされる。装置全
体をゼロにリセツトすることによつて送受信ラツ
チ５３０はゼロにリセツトされる。送受信ラツチ
５３０のステータスは基本タイム・カウンタ５０
０によつてライン５１２（第７図）に与えられる
パルスＳ６の各々で変更される。従つて、各イン
ターフエースで実行される走査動作の終了で、そ
のステータスは変更され、送信インターフエース
が走査されるときは高いレベル１のパルス、受信
インターフエースが走査されるときは低いレベル
０のパルスが与えられる。 カード・カウンタ５３２は３個のビツトC0、
C1、C2を含み、C2は最下位ビツトLSB、C0は最
上位ビツトMSBである。このカウンタの機能は
LICカードを指すアドレス部分を与えることであ
る。LICカードLIC０〜LIC７が取付けられると、
カード・カウンタ５３２は２進“111”までカウ
ントして８枚のカードを指した後、自動的にゼロ
にリセツトされる。 カード・カウンタ５３２の増分はANDゲート
５３４によつて行われる。ANDゲート５３４は
送受信ラツチ５３０の出力およびパルスＳ６によ
つてセツトされる。回線の受信および送信インタ
ーフエースが走査されたときカード・カウンタ５
３２は増分されて次のカードに切換えられる。 取付けられたLICカードが８枚よりも少ない場
合、カード・カウンタ５３２の内容は、OR回路
５３６と２つの論理回路５３７および５３８から
成る論理回路によつて、取付けられた最後のカー
ドのアドレスに自動的に限定される。 “取付けられた最後のカード”の情報は３ビツ
トでコードされる。ビツト０はOR回路５３６の
出力、ビツト１は論理回路５３７の出力、ビツト
２は論理回路５３８の出力としてそれぞれ現われ
る。これらのビツトによるコードは次のようにな
る。

【表】 カードLIC―０は常に存在しているものとす
る。 回路５３６，５３７，５３８は各々のLICのラ
イン３４２の“現存LIC”信号を使用する。この
信号はLICが装置に結合されるとスイツチによつ
て１つ上のレベルにセツトされる。 OR回路５３６は“LIC―７”、“LIC―６”、
“LIC―５”、LIC―４”の“現存LIC”信号を受
領する。従つてOR回路５３６はビツト０の出力
を与える。論理回路５３７および５３８はAND、
OR、NOT（インバータ）回路のアセンブリ
（AOI）である。回路５３７はビツト１の出力、
回路５３８はビツト２の出力を与える。 第９図および第１０図において、“Ｘ”は“１”
または“０”のどちらでも構わないことを示す。 回路５３７で、ビツト１が“１”を出力すると
きはカードLIC―７、またはカードLIC―６、ま
たはカードLIC―３、またはカードLIC―２の存
在を示すことは図面により明白である。 回路５３８で、ビツト２が“１”を出力すると
きはカードLIC―７、またはカードLIC―５、ま
たはカードLIC―３、またはカードLIC―１の存
在を示す。 カード・カウンタ５３２の内容はコンパレータ
５４０によつて“最後に取付けられたカード”情
報と比較される。両者が一致したとき、コンパレ
ータ５４０は出力ライン５４１に“最後に走査さ
れたカード”情報を発生する。次のＳ６パルスで
カード・カウンタ５３２はライン５４１の出力で
与えられるリセツト制御“RAZ”によつてゼロ
にリセツトされる。 ライン・カウンタ５４３は２つのビツトL0お
よびL1を含み、カード・カウンタ５３２で選択
されたカードのラインを指すアドレス部分を与え
る。 ライン・カウンタ５４３は２進“11”まで順次
カウントした後、自動的に“00”に戻るから、
LICカードが“LIC―１”ラインのカードでない
場合、LICカードの４回線を走査する。 前記カードがライン３４４（第６図）の信号で
示される“LCI―１”ラインのカードであれば、
前記回線のアドレスは“00”でなければならな
い。 論理回路５４６は走査されたカードが唯一の回
線を与えられていることを検出し、出力ライン５
４７に走査された“カード１回線”情報を発生す
る。 論理回路５４６はカード・アドレス情報Ｃ２，
Ｃ１，Ｃ０および“LIC１回線”情報を受領し、
アドレスがアドレス・ビツトC2〜C0によつて規
定される被走査カードが１回線だけを含むとき、
出力ライン５４７に１レベルの信号を与える。回
路５４６で使用される参照記号の意味は回路５３
８および５３７の場合と同じである。 出力ライン５４７の“カード１回線走査”情報
はANDゲート５４９および５５０によつてライ
ン・カウンタ５４３の出力のビツトL0およびL1
を消去するのに用いられる。 ライン５４７の出力はインバータ（INV）５
５１で反転され、ANDゲート５４９および５５
０をセツトする。ANDゲート５４９および５５
０は、被走査カードが“カード１回線”でないと
き、ライン・カウンタ５４３の内容を“カードの
回線アドレス”の出力ライン５５２および５５３
に送る。前記と反対の場合には、出力ライン５５
２および５５３は０レベルである。 ライン・カウンタ５４３は、送受信ラツチ５３
０の出力信号EMIが１レベルであるとき、出力
ライン５４１の“最後に走査されたカード”情報
およびパルスＳ６によつてセツトされるアンドゲ
ート５５５を介して増分される。これは送信イン
ターフエースの走査が完了し、次の回線の受信イ
ンターフエースを走査しようとしていることを意
味する。 第１アドレス・カウンタ５０１のアセンブリは
アドレス・カウンタの正しい動作を連続的に検査
するパリテイ予想回路を含む。 前記回路はカード・カウンタ５３２の出力ライ
ン５５７，５５８，５５９および出力ライン５５
２，５５３から成るアドレス・バスのパリテイに
よつて得られる値をカウントが増分する毎に決定
する。 例えば、正しくないアドレス・ビツトの発生を
もたらす誤つたカウンタ動作の場合、アドレス・
ビツトから計算されるパリテイは予想パリテイに
一致しないから、誤りを検出できる。第１アドレ
ス・カウンタ５０１の正しい動作は後に説明する
ようにLIC２２によつて検査される。 パリテイ予想回路は次に示すように設計され
る。

【表】

【表】 １ １ ０ １ ←パリテイ変化せず
←１ １ １ ０
カウントの増分毎にパリテイの値はC1＝０か
つC2＝１の場合を除いて変化する。

【表】 初期状態に戻る
前記のように、回線カウンタの一定の値に対し
て、パリテイの値はC1＝０かつC2＝１の場合を
除いてカード・カウンタ５３２が増分する毎に変
更される。 カード・カウンタ５３２が最後の取付けLICに
対応する値に達すると、次の増分でカード・カウ
ンタ５３２はゼロにリセツトされ、ライン・カウ
ンタ５４３は増分されてパリテイの値は前の状態
によつてセツトされる。すなわち、 L0＝０の場合、新パリテイは０である。 L0＝１の場合、新パリテイは１である。 カード・カウンタ５３２が“カード１回線”を
指すと、ANDゲート５４９および５５０による
ライン・カウンタ５４３の出力のゼロ・セツテイ
ングは予想パリテイの修正を必要とする。すなわ
ち、 L1＝L0の場合、パリテイは変化しない。 L1≠L0の場合、パリテイは変化する。 パリテイ予想回路は入力ライン５６１に与えら
れる信号によつて１にセツトされ、RAZの入力
ライン５６２に与えられる信号によつてゼロにリ
セツトされるパリテイ予想ラツチ５６０を含む。
“ステータ変更”の入力ライン５６３に与えられ
る信号によつて出力ライン５６４の出力信号の状
態は変更される。 装置動作開始時、すべてのカウンタはゼロにリ
セツトされ、パリテイ予想ラツチ５６０は１にセ
ツトされる。走査動作の間、パリテイ予想ラツチ
５６０は、L0（ライン・カウンタ５４３）＝１、
最後の取付けカードの検出（出力ライン５４１の
出力１）、および増分実行（EM１およびＳ６が
１）の場合にセツトされるANDゲート５６５に
よつて１にセツトされる。 パリテイ予想ラツチ５６０は、L0＝０（インバ
ータ５６７で反転して１になる）、最後の取付け
カードの検出（出力ライン５４１の出力１）、お
よび増分実行（EMIおよびＳ６が１）の場合に
セツトされるANDゲート５６６によつて０にセ
ツトされる。 ライン・カウンタ５４３の一定の状態における
カード走査の間、ANDゲート５６８はパリテイ
予想ラツチ５６０のステータス変更がC1＝０か
つC2＝１のときに実行されないように使用され
る。ANDゲート５６８は入力信号として“最後
の走査回線”（インバータ５６９で反転される）、
信号EMIおよびＳ６、ならびにC2＝１かつC1＝
０のときセツトされるANDゲート５７３の出力
（インバータ５７０で反転される）を受領する。
C1はインバータ５７１を介してANDゲート５７
３に与えられる。 排他的OR回路５７５でL1≠L0の状態が検出さ
れると、出力ライン５６４で検出されるパリテイ
は排他的OR回路５７６で反転される。 パリテイ表示は排他的OR回路５７６によつて
出力ライン５７７に与えられる。 前記のように、論理は走査間にパリテイを予想
することを可能にする。 第６図に示すように、各々のLICで、コンパレ
ータ５９０は、一方で、LICアドレスＣ０，Ｃ
１，Ｃ２を受領し、他方で、そのワイヤード・ア
ドレスを受領する。デコード回路５９１は回線ア
ドレスＬ０，Ｌ１を受領する。 有効信号は次の状態で１レベルである。

【表】 第２アドレス・カウンタ５０２は第１アドレ
ス・カウンタ５０１と同じ素子を含む。従つて、
第２アドレス・カウンタ５０２を示す第１０図で
は同じ参照番号を有する同じ素子が示されるが、
増分回路が変更されている。 送受信ラツチ５３０は初期状態でゼロにセツト
され、開始パルスSTが高いレベルのとき、タイ
ムＳ６で、ANDゲート５８０を介して増分され
る。 ANDゲート５３４は開始パルス、Ｓ６および
EMIによつてセツトされる。ANDゲート５６
５，５６６および５６８に開始パルスSTが追加
される。 このようにして、第２アドレス・カウンタ５０
２で与えられ、データ処理装置３０１のメモリＡ
をアドレス指定するのに用いられるアドレスは、
第１アドレス・カウンタ５０１で与えられるアド
レスよりも低速で増分される。その理由は第２ア
ドレス・カウンタ５０２の増分は開始パルスST
によつて制御されるからである。 第２アドレス・カウンタ５０２のパリテイは外
部レジスタ８―５に転送されたときに検査され、
割込みに続いてマイクロプロセツサ１で読取られ
る。 第７図のアドレス・マルチプレツクス回路５０
５はライン５１２を経由して第１および第２アド
レス・カウンタ５０１および５０２で発生するア
ドレス、パルスＳ０〜Ｓ６およびTAAを受領す
るとともに、非同期動作において外部レジスタ８
に記憶されたアドレスを受領し、次に示す表に従
つて、アドレス情報が出力ライン５１３，５１４
および５１５に送られることを可能にする。アド
レス・マルチプレツクス回路は適当なアドレス信
号が通過するように適当なタイムにセツトされる
ANDおよびORゲートのセツトを含む。

【表】 ビツト・レベルのリンク制御およびデータ処理
装置３０１との結合を確保するデータ処理装置３
００の機能の構成は次のとおりである。 ・受領したビツトをキヤラクタに組立てる。 ・送信されるキヤラクタをビツトに分解する。 ・“MODEM―IN”、“MODEM―OUT”パタ
ーンを使用して回線を管理する。 ・少なくとも次の回線プロトコルを支援する： ・１つの開始コード・ビツト、５〜８報ビツ
ト、１または２の停止コード・ビツト、挿
入および取消しの開始および停止コード・
ビツトを有する開始―停止Ｓ／Ｓ ・EBCDICまたはASCIIのBSC、エラー制御
CRC、VRC、LRCの管理による透過モー
ド、制御キヤラクタの識別、同期キヤラク
タの挿入と取消し、タイム・カウンタ支
援、制御キヤラクタCRCの管理による
SDLC、０ビツトの挿入と取消し、フラ
グ、アボート、アイドル・ステータスの検
出 ・回線インターフエース支援 受信インターフエースまたは送信インターフエ
ースを処理するのに必要な回線情報は非同期モー
ドでメモリＣに記憶されたセツト・モード・パラ
メータの中にある。その意味は前に説明されてい
る。 キヤラクタを管理するのに用いられる情報は前
に定義されたように形成され、メモリＢおよびＣ
の制御フイールドに記憶される。前記情報を次に
示す。 ・キヤラクタを組立てるためのビツト・カウン
タ ・キヤラクタの最初のビツト ・非直列化または直列化されるキヤラクタ ・回線ステータス（正常、診断等） ・キヤラクタ検出 ・MODEM制御ワイヤのステータスの変化検
出（伝送の最初と終りの間の差異） ・アンダーランまたはオーバーランのキヤラク
タの検出（これらの表示はデータ処理装置３
００とデータ処理装置３０１が同期しない、
すなわちデータ処理装置３０１がデータ処理
装置３００と動作するタイミングが合わなく
なり、マイクロプロセツサ１がメモリＡのキ
ヤラクタを読取らなくなつたことを示す） ・CRC累計 ・MODEM管理： ・MODEM―OUTパターン： 回線がMODEMまたはMODEM＋デー
タ・ステータスの場合にMODEMに送ら
れる。 ・スタツクMODEM―OUTパターン： マイクロプロセツサ１の制御による伝送
の終りに、データ処理装置３００はこのパ
ターンをMODEMに送つてMODEM―IN
パターン・ステータスを変更する。このパ
ターンはマスク・パターンの制御下でLIC
から出されるパターンと比較される。 前に説明したように、メモリＢおよびＣは前記
機能の実行を指定されている。これらの２つのメ
モリは並行して使用され動作を最適化することが
できる。 モニタ論理回路３０８の実施例は第１１，１
２，１３および１４図によつて次に説明する。こ
の回路は主にレジスタREG、増分回路INC、コ
ンパレータCOMP、ラツチＬ、およびANDゲー
トＡから成る論理アセンブリに含まれ、基本タイ
ム・カウンタ５００（第７図）から出力するパル
スＳ０〜Ｓ６によつて制御される。 第１１図は制御およびアドレス指定装置３０３
によつてアドレス指定された受信インターフエー
スを走査するのに用いる素子を示す。送信インタ
ーフエースを走査するのに用いる素子は第１２図
に示される。第１１図と第１２図は動作させる方
法が異なる点を除けば同じである。 第１１図は、受信インターフエースを走査する
ためアドレス指定されるメモリＢのSDFフイー
ルドおよびSCFフイールド、特にモードSDLCに
おいて１カウントとして用いられる３ビツト
CTR１を含むセツト・モード・フイールド
INIT、コマンド・フイールドCMD、メモリＣの
フイールドBCC１，BCC２およびMODEM―IN
パターンMOD.IN.を示す。インターフエースは
SLDCデータを受信するものとする。 インターフエース走査のための時間間隔のタイ
ムＳ０で、半ワードBCC１／BCC２の内容はＳ
０でセツトされたANDゲート６０１を介してレ
ジスタ６０２に転送される。 タイムＳ１で、半ワードMOD.IN.の内容はＳ
１によつてセツトされたANDゲート６０３を介
してレジスタ６０４に転送される。同時に、対応
するLIC２２のLICレジスタ４０８―２の内容は
レジスタ転送バス３５０およびANDゲート６０
５を介してレジスタ６０６に転送され、サービ
ス・ラツチ４１２―２（サービス・ビツト）およ
びラツチ４１０―２（データ・ビツト）の内容は
制御ライン３４６およびデータ・ビツト交換ライ
ン３４８からANDゲート６０７および６０８を
介してラツチ６０９および６１０に転送される。 タイムＳ２で、レジスタ６０４および６０６の
内容はANDゲート６１１および６１２を介して
コンパレータ６１３に送られる。 半ワードSDF／SCFおよびINIT／CMDの内容
は、第１１図に示すように、インターフエース走
査終了までメモリ出力で読取られ、使用可能であ
る。 タイムＳ３で、コンパレータ６１３が２つのパ
ターンが異なることを示す場合、レジスタ６０６
の内容はANDゲート６１５を介してMODEM―
IN領域に再書込され、MODEMステータス変更
情報MCはラツチ６１６にロードされる。前記パ
ターンが一致する場合、再書込は行われず、
MODEM―INバイトは変化しない。 タイムＳ４で、シフト・レジスタ６１７にある
バイトSDFは、右にシフトし、ラツチ６１０ら
受領したバイトはシフト・レジスタ６１７に加え
られ、バイトSDFはANDゲート６１８を介して
メモリＢのSDFフイールドに再書込される。 前記動作はシフトを実行すべきかどうかを決定
する制御論理（LC）６１４の制御によつて実行
される。ラツチ６０９にこれ以上サービス・ビツ
ト情報がない、すなわち、MODEMから新しい
ビツトが受領されていない場合、シフトは行われ
ない。同様にして、プロトコルSDLCにおいてゼ
ロ削除する場合、または開始および停止ビツトを
挿入する場合（モードSDLCで１ビツトをカウン
トする部分によつてセツト・モード・パラメータ
中に示される）、シフトは取消される。事実、ゼ
ロは５個の１ビツトが受領される毎に削除され
る。 制御論理６１４が、SCFに含まれるビツト・カ
ウンタによつて完全なキヤラクタが直列化された
ことを検出すれば、完全なキヤラクタ情報は制御
ライン３５２によつてアドレス選択装置３２６に
転送され、データ処理装置３０１で受領したキヤ
ラクタが転送され、メモリＡがアドレス指定され
ることを示す。 次にバイトSDFはバスＷ３１２によつてメモ
リＢに再書込みされるのではなく、メモリＡに再
書込みされ、アドレス選択装置３２６によつてイ
ンターフエースの新しいPDF領域にアドレス指
定される。 前記タイムＳ４の間、バイトSCFは必要に応じ
て変更され、ビツト・カウンタは増分され、
MODEステータス変更情報MCビツトは付加さ
れ、またはプロトコルSDLCまたはBCSで回路
DEC.CAR.６１９によつてデコードされる特殊キ
ヤラクタの受領を示すビツトは増分回路（INC）
６２０およびANDゲート６２１によつて付加さ
れる。 バイトSCFはキヤラクタが完全でない場合はメ
モリＢのSCF領域に、キヤラクタが完全でない場
合にはメモリＡのSCF領域に再書込みされる。 タイムＳ４で、レジスタ６０２の内容はAND
ゲート６２２の制御の下に、使用中のエラー・コ
ードCRCの計算モードに従つて変更される。こ
の計算は後に第１４図によつて説明される。 タイムＳ５で、半ワードINIT／CMDは、制御
論理６１４が、例えば、キヤラクタが同相であつ
た、すなわち、モードSDLCで（例えば）、５個
の“１”とそれに続く１個の“０”が受領された
こと、またはキヤラクタの終りが検出されたこと
を検出する場合、必要ならばビツトを変更するこ
とによつて再書込みされる。前記動作はANDゲ
ート６２３によつて保証される。バイトINITに
所在する１カウンタは、受領ビツトが“１”の場
合、増分回路６２４とANDゲート６２５によつ
て再書込み前に増分され、受領ビツトが“０”の
場合はゼロにリセツトされる。 サービス・ラツチ４１２―２のリセツト・コマ
ンドは制御論理６１４とANDゲート６２７によ
つて送られる。これは前記ビツトを受領し処理し
たことを意味する。 タイムＳ６で、レジスタ６０２の変更された内
容はANDゲート６２８を介してBCC1／BCC2領
域に再書込みされる。 送信モードでは、第１２図によつて説明する次
の動作が実行される。 タイムＳ０で、半ワードBCC2／BCC1の内容
はレジスタ６０２に転送され、半ワードSDF／
SCFは読取られる。前記半ワードの“MODEM
―OUT送信“ビツト（ビツト15）は制御論理６
１４によつてアドレス選択装置３２６（制御ライ
ン３５２を介して）に送られる。前記ビツトは、
存在しているとき、“MODEM―OUT即時“パ
ターン半ワードの代りに“MODEM―OUTスタ
ツク”パターン半ワードの読取りを可能にする。 タイムＳ１で、“MODEM―OUTスタツク”
または“MODEM―OUT即時”バイト
MODOUTの内容はANDゲート６０３を介して
レジスタ６０４に転送される。インターフエース
回路の“MODEM―OUT”レジスタの内容はレ
ジスタ６０６に転送される。LIC回路のサービ
ス・ラツチ４１２―１の内容はANDゲート６０
７を介してラツチ６０９に転送される。 タイムＳ２で、レジスタ６０４および６０６の
内容はコンパレータ６１３に送られる。比較は、
４サイクル毎に１回行なうだけでよいから、パタ
ーンMOD OUTで比較カウンタCTR COMPが
“11”にセツトされる場合に実行される。 比較が一致しない場合、“検査駆動回路”制御
情報がアドレス選択装置３２６（制御ライン３５
２を介して）に送られる。 半ワードINIT／CMDおよびSDF／SCFが読取
られると、次のタイムで実行される動作を制御論
理６１４が規定することを可能にする。 タイムＳ３で、レジスタ６０４の内容はAND
ゲート６３０を介して走査インターフエースの
LIC回路のレジスタに送られ、増分回路６３１お
よびANDゲート６１５によつて比較カウンタ
CTR COMPの増分後MODEM―OUTバイトに
再書込みされる。 制御論理６１４がキヤラクタの最初を検出すれ
ば（バイトCMDのビツト２が１、制御論理６１
４は制御ライン３５２を介してアドレス選択装置
３２６に前記検出を示し、ANDゲート６３２と
ライン３２２を介してメモリＡにバイトSCFを書
込むことを可能にする。制御論理６１４がキヤラ
クタの最初を検出しない場合、半ワードSDF／
SCFが読取られる。 タイムＳ４で、バイトSDFに含まれるキヤラ
クタははシフト・レジスタ６１７とANDゲート
６１８によつて１ビツトだけ右にシフトされ、メ
モリＢに再書込みされる。 バイトSCFが更新されると、増分回路６２０に
よつて前記フイールドのビツト・カウンタは増分
され、ANDゲート６２１を介してメモリＢに再
書込みされる。 タイムＳ５で、半ワードINIT／CMDは更新さ
れ、ANDゲートを介して再書込みされる。 バイトSDFの右側のビツトはANDゲート６３
３によつてLIC２２に送られ、サービス・ラツチ
４１２のリセツト・コマンドと同じく、ビツトが
送られたことを示す。 タイムＳ６で、半ワードBCC2／BCC1はタイ
ムＳ４での変更後に再書込みされる。 制御論理６１４は複数のANDゲートおよびOR
ゲートから成り、SCF制御フイールド、開始パラ
メータ、制御パラメータに含まれる情報および受
信された情報ビツトまたは送信される情報ビツト
を関数として連続的に異なる動作の実行を可能に
する。 送信プロトコルが分れば、当業者は前記動作を
実行できるように前記制御論理を実現できる。 受信または送信動作の一方にのみ使用される
ANDゲートは、送受信ラツチ５３０を介して、
アドレス選択装置３２６から出力する、走査イン
ターフエースのタイプを示す信号によつてセツト
される。 各種のプロトコルに従つて実行される動作の詳
細は第１３図によつて次に説明する。 プロトコルBSC 受信モードで本プロトコルによる同期走査は連
続する16ビツトのパターンを規定することによつ
て実行される。このパターンは非同期モードでマ
イクロコードによつてメモリＢの同期１
（SYN1）、同期２（SYN2）、半ワード４にセツ
ト・モード・フエーズの間に書込まれる。半ワー
ドINIT／CMDで、ビツト９は前記パターンが見
つかつたことを示す。 回線走査開始時、制御論理６１４は前記ビツト
が存在するかどうかを検査し、存在しない場合に
は、その回線から受領したデータ・ビツトがタイ
ムＳ４でANDゲート６４０を介してレジスタ６
０２に送られる。タイムＳ４で、制御論理６１４
は半ワードSYN2／SYN1がメモリＢに読取られ
ることを制御ライン３５２によつて示す。 タイムＳ５で、前記半ワードはANDゲート６
４１によつてコンパレータ６１３に送られるとと
もに、ANDゲート６４２によつてレジスタ６０
２の内容もコンパレータ６１３に送られる。 コンパレータ６１３で前記２つのデータが等し
くない場合、レジスタ６０２の内容は、前に述べ
たように、タイム６で半ワードBCC2／BCC1に
再書込みされる。 回線の再走査時、半ワードBCC2／BCC1はタ
イムＳ０でレジスタ６０２に格納される。タイム
Ｓ４で、新しいビツトが付加され、比較が行われ
る。 前記比較で一致が得られる場合、制御論理６１
４は、タイムＳ５で、ANDゲート６４３の制御
の下に同相キヤラクタ・ビツトを制御バイト
CMDに格納する。タイムＳ６で、レジスタ６０
２の内容は半ワードBCC2／BCC1に書込まれ、
前記レジスタは消去される。このように、半ワー
ドBCC2／BCC1はCRCの計算に対して動作可能
である。 次の走査の間に“同相キヤラクタ”を検出する
制御論理６１４の通常の動作は前に述べたように
SDFフイールドのキヤラクタを組立てる動作を
再開する。 制御論理６１４はSDFフイールドのメツセー
ジ終了キヤラクタをデコードすると、“同相キヤ
ラクタ”ビツトを消去することによつて制御バイ
トを再書込みする。タイムＳ４でSCFフイールド
を再書込みすることによつて、制御論理６１４は
ビツト“終了１”をビツト“終了３”に付加し、
どんなタイプの“メツセージ終了”が受領された
かをマイクロコードに示す。 そして、走査装置７は次のメツセージ受信が可
能となる。 送信モードで、タイミング・キヤラクタをメツ
セージに挿入するために、データ処理装置３０１
はデータ処理装置３００にキヤラクタを供給しな
い。データ処理装置３００はキヤラクタがないこ
とを次のように検出する。 データ処理装置３００がタイムＳ３でPDFフ
イールドからキヤラクタを取込んだとき、AND
ゲート６３２（第１２図）を介してメモリＡに書
込まれるSCFフイールドは“サービス・キヤラク
タ”ビツトを含む。前記SCFフイールドはまたメ
モリＢのPCFバイトに書込まれる。データ処理
装置３０１は転送されるもう１つのキヤラクタを
半ワードPDF／PCF（メモリＢの）に書込むと、
PCFフイールドの“サービス・キヤラクタ”ビ
ツトを消去する。 データ処理装置３００が前記の新しいキヤラク
タを取込まなければならないとき、制御論理６１
４は“サービス・キヤラクタ”ビツトがPCFフ
イールドに存在するかどうかを検査する。前記ビ
ツトが存在しない場合、それは送信されるキヤラ
クタがPDFフイールドに存在することを意味す
る。前記ビツトが存在する場合、それは送信され
るキヤラクタがメモリＢのPDFフイールドにな
いことを意味する。 制御論理６１４は走査毎にSCFフイールドに含
まれるビツト・カウンタの内容を検査する。前記
カウンタが“111”を含むとき、それはキヤラク
タ・ビツトが送信されたことを意味する。タイム
Ｓ５で、制御論理６１４は存在する“最初のビツ
ト検出”ビツトをCMDフイールドに再書込みす
る。 次の走査の間に、制御論理６１４は、前記ビツ
トを検出すると、“サービス・キヤラクタ”ビツ
トがPCFフイールドに存在しない場合はPDFフ
イールドの読取り、または前記ビツトが存在し、
かつビツトＸが制御バイトに存在しない場合は同
期バイトの読取り、または“サービス・キヤラク
タ”ビツトがPCFフイールドに存在し、かつビ
ツトＸが制御バイトに存在する場合は“DLE”
バイトの読取りを制御する。後の２つの場合、
“キヤラクタ不足”ビツトは制御バイトに再書込
みされる。前記ビツトは第２の同相キヤラクタを
送信することを可能にする。“透過モード”を意
味するビツト“Ｘ”はPDFフイールドから取込
まれたキヤラクタが透過モードで開始キヤラクタ
である場合、制御バイトに書込まれ、透過モード
終了を示すキヤラクタがデコードされると消去さ
れる。 プロトコルSDLC プロトコルSDLCで、データを制御キヤラクタ
として使用される次のパターンと混同しないよう
に、連続する５個の“１”が送信される毎に１個
の“０”がデータ・ビツトに挿入される。 フラグ 01111110 アボート 01111111 アイドル・ステータス 0111111111111111 前記挿入を実行するため、バイトINITの３ビ
ツトが回線に送られる連続する１をカウントする
のに用いられる。 制御論理６１４が前記カウンタが５であること
を検出すると、“非ゼロ挿入”ビツトがSCFフイ
ールドに存在しない場合、制御論理６１４は
SDFフイールドのシフトを停止する。従つて、
１個の“ゼロ”が回線に送られ、ビツト・カウン
タは増分されない。 受信モードで、制御論理６１４は１カウンタが
５であり、かつ受領ビツトがゼロであることを検
出すると、シフトを停止する。従つて、受領した
“０”ビツトはアセンブルされない。 受信モードで、フラグ、アボート、アイドル・
ステータスのパターンは次のように検出される。
制御論理６１４は１カウンタが６であることを検
出すると、受領ビツトがゼロである場合は、フラ
グ・パターンを検出する。受領ビツトが１であれ
ば、“アボート”ビツト制御バイトにない場合は
アボート・パターンを検出し、“アボート”ビツ
トが存在する場合は、アイドル・ステータス・パ
ターンを検出する。そして、制御論理６１４は対
応する終了ビツトの組合せをSCFフイールドに格
納する。 開始／停止プロトコルＳ／Ｓ 本プロトコルでは、INITフイールドのビツト
６とビツト７は“１”をカウントするのに使用さ
れないが、キヤラクタ長を示すのに使用される。 制御論理６１４はキヤラクタの最初、すなわち
制御バイトに存在する“最初のビツト検出”ビツ
トを検出すると、ゼロを“開始ビツト”ラインに
送るシフトを停止する。制御論理６１４はキヤラ
クタ終了（SCFフイールドのビツト・カウント＝
開始フイールドで示されるキヤラクタ長）を検出
すると、“フエーズ停止”ビツトを制御バイトに
書込む。 次の走査の間に、制御論理６１４は前記ビツト
を検出し、シフトを停止して“１”を回線に送り
出す。“停止コード長”ビツトがINITバイトでゼ
ロであれば“フエーズ停止”ビツトは制御ビツト
から消去される。“停止コード長”ビツトが１で
あれば、“フエーズ停止”ビツトは消去されず、
ビツト・カウンタは増分される。次の走査の間
に、ビツト・カウンタが１であるとき、制御論理
６１４は再び“１”を回線に送り出し、“フエー
ズ停止”ビツトを消去し、“最初のビツト検出
“ビツトを１にセツトする。 次の走査で、シーケンスは再開始される。 受信モードで、受領した最初の０ビツトは開始
ビツトとみなされる。制御論理６１４は“同相キ
ヤラクタ”ビツトを制御バイトCMDに書込む。
前記０ビツトは累計されない。 次の走査の間に、“同相キヤラクタ”ビツトが
存在するとき、制御論理６１４はビツト・カウン
タがキヤラクタ長に等しくなるまで、受領ビツト
を累計する。ビツト・・カウンタがキヤラクタ長
に等しくなると、“フエーズ停止”ビツトは書込
まれる。次の走査の間に、制御論理６１４は前記
ビツトが存在することを検出し、シフトを停止
し、受領ビツトが１、すなわち“停止コード”ビ
ツトであることを検査し、“同相キヤラクタ”ビ
ツトを消去する。受領ビツトが１でない場合、制
御論理６１４は“停止検査”を意味する終了ビツ
トの組合せをSCFバイトに書込む。 “同相キヤラクタ”ビツトが消去されると、次
の開始コード（０）のビツトの受領を待つてシー
ケンスを再開始する。 第１４図はデータ処理装置３００のモニタ論理
回路３０８がモードBSCおよモードSDLCでCRC
を検査するのにどのように使用されるかを示す。 ・モードBSC プロトコルBSCで、CRCは送信装置から受領
したCRCを受領で再計算されたCRCとバイト毎
に比較することによつて検査される。制御論理６
１４は、DEC CAR（キヤラクタ・デコード回路）
６１９によつて、受領キヤラクタがメツセージ終
了キヤラクタであることを検出すると、制御バイ
トのビツトＸとビツトＮに“１”を書込む。制御
論理６１４は次の走査で受領されるキヤラクタが
CRCの最初のバイトであることが分る。 前記キヤラクタの受信が終了すると、ビツト・
カウンタCTR１は111となり、タイムＳ４で、シ
フトされたSDFフイールドはANDゲート６１８
によつて再書込みされ、制御論理６１４とＳ４に
よつてセツトされたANDゲートを介してコンパ
レータ６１３に送られる。同時に、CRCが受信
で計算されるレジスタ６０２のバイト１もまた、
制御論理６１４、Ｓ４およびBSCモード表示信
号によつてセツトされるANDゲート６５１を介
してコンパレータ６１３に送られる。 前記コンパレータで一致が得られれば、CRC
の最初のバイトは良好である。一致が得られない
場合は、制御論理６１４は制御バイトのビツトＣ
に１を書込み、またINITバイトのビツトＤも１
を書込まれる。 次の走査で、ビツトＤ、Ｎ、およびＸが１であ
ることが検出されると、制御論理６１４は受領さ
れたキヤラクタがCRCの次のバイトであること
が分る。 前記キヤラクタの受信が終了すると、タイムＳ
４で、SDFフイールドとレジスタ６０２のバイ
ト１はコンパレータ６１３に送られる。タイムＳ
５で、ビツトＣ、Ｄ、ＮおよびＸにゼロが書込ま
れる。 ビツトＣが１である場合、または比較で一致が
得られない場合、タイムＳ４で、制御論理６１４
は“CRCエラー”を示すビツトE1、E2、E3の組
合せをANDゲート６２１を介してSCFフイール
ドに書込む。 ・プロトコルSDLC 本プロトコルでは、制御論理６１４が終了フラ
グ、制御バイトにおけるCPビツト（同相キヤラ
クタ）＝１、１カウンタ＝110、受領ビツト＝０を
検出すると、レジスタ６０２の内容は、制御論理
６１４、Ｓ４およびモードSDLCの表示によつて
セツトされるANDゲート６５３を介して、コン
パレータ６５２において、タイムＳ４で16進値
F0B8と比較される。 前記比較の結果によつて、制御論理６１４は
“CRC検査エラーなし”または“CRC検査エラ
ー”に対応する終了ビツトSCFフイールドに書込
む。 データ処理装置３０１は、マイクロプロセツサ
１によつてアクセスできる制御メモリ２とビツ
ト・レベルのデータ・リンク制御を確保するデー
タ処理装置３００との間で、制御データおよび情
報（制御パラメータおよびステータス情報）がバ
イト（８ビツト）または半ワード（16ビツト）レ
ベルで交換されることを可能にする。 従つて、データ処理装置３０１の機能は非同期
経路、セツト・モード・フエーズおよび同期経
路、サイクル・スチール動作によるマイクロプロ
セツサ１とのインターフエースとしての動作を含
む。 データ処理装置３０１はインターフエースに割
当てられたマイクロプロセツサ・メモリのエラー
および領域を管理するためにマイロプロセツサ割
込みを制御する。 データ処理装置３０１は、サイクル・スチー
ル・モードで動作するとき、マイクロプロセツ
サ・メモリの読取り、書込みのため前記メモリを
アドレス指定するアドレス情報を含む。 各回線に対し、データ処理装置３０１はメモリ
Ａの半ワード４のバイト１、CTR TPSのタイ
ム・カウンタを支援する。 実行されるそれぞれのタスクを次に示す。 ・メモリＡにおけるインターフエース関連情報
をすべて取得する。 ・同じ仕事を２回するのを避けるため確実に決
定されたキヤラクタに関してSCFフイールド
をリセツトする。 ・制御フイールドSCFに受取つた情報を考慮し
て制御パラメータの情報を更新する。 ・データ処理装置３００との通信はキヤラクタ
で実行され、マイクロプロセツサ１との通信
は半ワードで実行されるから、２つのキヤラ
クタが使用できるように、受取つたキヤラク
タNPDFをフイールドSPDFに格納する。 ・データ処理装置３００との情報交換を管理す
る。 ・アドレス・フイールドSAを更新する。 ・割込みおよびエラー動作を処理する。 ・必要ならばタイム・カウンタCTR IPSを増
分する。 ・サイクル・スチール・モードで受領半ワード
をマイクロプロセツサ１に転送する。 ・制御半ワードを書込む。 ・データ転送中に起きた事象を示すため転送さ
れた４つの半ワードのステータスに関する情
報を入力する。スータス情報のフオーマツト
は後に示す。 ・マイクロプロセツサ制御半ワードを次のキヤ
ラクタ交換のため転送し、前の制御パラメー
タの代りに前記半ワードをメモリＡに書込
む。 ステータス情報フイールドの定義 ・“送信”インターフエース ビツト０：＝１、有効バースト このビツトはバーストに含まれるデー
タが送信されたことと、バーストは他
のデータ入れるため制御マイクロコー
ドによつて再使用できることを意味す
る。 ビツト２：割込みは制御コード（パラメータを
介して）によつて要求された。 ビツト５、６、７：送信データ・カウント ビツト９、10：10＝動作正常、11＝アンダーラ
ン ビツト11：“MODEM―IN”レジスタ内容の変
更 このビツトは“MODEM―IN”レジ
スタの内容が前記バーストを処理する
とき変更したことを示す。ステータス
情報が直ちに送られ、割込みが直ちに
要求される。 ビツト12：＝EOT（伝送終了） このビツトは走査装置７が対応する
パラメータ・フイールドでメツセー
ジ終了情報（EOM）を有するバー
ストを処理したとき１にセツトされ
る。 “受信”インターフエース ビツト０：有効バースト 走査装置７は、関連バーストが一杯に
なつたことを制御コードに知らせるた
めに、ステータス情報がサイクル・ス
チール・モードで転送されるとき、前
記ビツトを１にセツトする。 ビツト２：割込みが制御パラメータを介して制
御コードによつて要求された。 ビツト５、６、７：前記バーストで受信したデ
ータのカウント ビツト８、12、13： 000＝中間データ 001＝CRC検査エラーのない受信終了 101＝CRC検査エラーのある受信終了 011＝境界外フラク 100＝アボート（受信中のメツセージ
不良、考慮しない） 110＝アイドル・ステータス（回線は
休止状態にリセツトされた） ビツト９、10：10＝動作正常、11＝オーバーラ
ン データ処理装置３０１の動作は200nsの７つの
基本期間Ｓ０〜Ｓ６に分割され、第８図のタイ
ム・ダイヤグラムに示すように各々のインターフ
エース走査間に最大８回まで反復可能である。 前記のように、各回線に対して受信インターフ
エースが最初に走査され、次に送信インターフエ
ースが走査される。 データ処理装置３０１の作業は各走査で５つの
フエーズに分割できる。前記フエーズ中の３フエ
ーズの間に、サイクル・スチール・モードにおけ
るアクセスがマイクロプロセツサ・メモリによつ
て実行される。従つて、前記フエーズの期間は可
変である。 モニタ論理回路３１６の詳細は第１５図に示さ
れる。 作業フエーズのカウントはマスター・スレーブ
型のJKラツチを構成する開始ラツチ（Ｌ）７０
０およ包絡線ラツチ（Ｌ）７０１と、カウンタ
（CTR）７０３によつて確保される。カウンタ７
０３は作業期間Ｐ０，Ｐ１，Ｐ２，Ｐ３を規定す
るのに用いる４つの出力を有する。 カウンタ７０３がタイムＳ５で00（フエーズＰ
０）にセツトされると、開始ラツチ７００は
ANDゲート７０４でセツトされる。前記ラツチ
はデータ処理装置３０１が新しいインターフエー
スで作業できることを制御ライン３５２を介して
アドレス選択装置３２６に示す。 次のタイムＳ０で、新しいアドレスがアドレス
選択装置３２６によつてメモリＡに送られる。 次のタイムＳ５で、包絡線ラツチ７０１がOR
ゲート７０５とANDゲート７０６を介してセツ
トされる。 次のタイムＳ６で、カウンタ７０３はANDゲ
ート７０７によつて増分される。包絡線ラツチ７
０１はタイムＳ３でゼロにリセツトされる。 前記フエーズの間に、制御論理７０８はサイク
ル・スチール・フエーズCS REQの開始を決定で
きる。 次に、サイクル・スチール要求ラツチ７０９が
セツトされ、サイクル・スチール要求制御信号は
ライン３５４を介してマイクロプロセツサ１に送
られる。 スチール・サイクルの終了で、マイクロプロセ
ツサ１はサイクル終了信号CS GOをライン３５
６に出すことによつてサイクル・スチール要求ラ
ツチ７０９をゼロにリセツトする。 前記ラツチ７０９がセツトされている限り、包
絡線ラツチ７０１はインバータ（Ｎ）７１０およ
びANDゲート７０６によつてセツトされない。 サイクル・スチール要求ラツチ７０９がゼロに
リセツトされると、次のタイムＳ５で、包絡線ラ
ツチ７０１はセツトされ、カウンタ７０３を２
（フエーズＰ２）に増分する。 タイムＳ３で、包絡線ラツチ７０１はゼロにリ
セツトされる。 前記フエーズの間に、サイクル・スチール期間
が経過可能となり、タイムＳ５で、サイクル・ス
チール要求ラツチ７０９がゼロにセツトされる
と、包絡線ラツチ７０１は再びセツトされ、カウ
ンタ７０３は３（フエーズＰ３）に増分する。こ
のフエーズの間も、サイクル・スチール期間が経
過可能となり、タイムＳ３で、包絡線ラツチ７０
１はゼロにリセツトされる。 前記ラツチ７０１はサイクル・スチール要求ラ
ツチ７０９がゼロにリセツトされると再びセツト
され、カウンタ７０３を０（フエーズＰ０）にセ
ツトする。 包絡線ラツチ７０１はタイムＳ３でゼロにリセ
ツトされる。タイムＳ５で、０にセツトされてい
るカウンタ７０３は前記ラツチが再びセツトされ
るのを防ぐ。これに対して、開始ラツチ７００は
再びセツトされ、新しいインターフエースの走査
を開始する。 開始ラツチ７００と包絡線７０１はマスタ・ス
レーブ型であるから同時に起動できる。 マスタ・ラツチおよびスレーブ・ラツチは次に
示すように、クロツクCKおよびクロツクCJによ
つてそれぞれ起動される。 制御論理７０８から出されたジヤンプ・コマン
ドはカウンタ７０３がフエーズ２をジヤンプして
直接フエーズ１からフエーズ３に移行することを
可能にする。これは“サービス・キヤラクタ”ビ
ツトがSCFフイールドに存在しないときのケース
で、データ処理装置３００からキヤラクタ要求が
来ないことを意味し、ステータス情報書込みフエ
ーズを不要にする。 第１５図で、信号EMIおよびRECは第２アド
レス・カウンタ５０２によつて与えられる信号で
ある。 第１５図に示すように、走査されるインターフ
エースに関連するメモリＡのフイールドはバス３
２０によつて書込まれ、バス３１８によつて読取
られる。 開始フエーズ： カウンタ７０３＝０（P0フエーズ） 開始ビツト＝１ 前記のように、開始フエーズは、カウンタ７０
３が０にセツトされ、開始ラツチ７００がセツト
されると実行され、このフエーズの間、タイムＳ
０で、メモリＡのフイールドSCFは読取られ、Ｓ
０，Ｐ０および開始ラツチ７００の出力STによ
つてセツトされるANDゲート７１３を介してレ
ジスタ７１２にロードされ、メモリＡのフイール
ドNPDFはANDゲート７１５を介してレジスタ
７１４に書込まれる。 タイムＳ１で、フイールドSCFは、同じインタ
ーフエースで同じ動作を再び実行しないように、
制御論理７０８とＳ１，Ｐ０およびSTによつて、
セツトされるANDゲート７１６を介して消去さ
れる。 タイムＳ２で、走査中の回線のインターフエー
スに割当てられた制御メモリ領域のアドレス、フ
イールドSAが読取られる。前記アドレスはAND
ゲート７１８を介してアドレス・レジスタ７１７
にロードされる。タイムＳ５で、ANDゲート７
２０を介してレジスタ７１９にロードされるフイ
ールドSPDFが読取られる。 データ管理フエーズ： カウンタ７０３＝１（P1フエーズ） 包絡線ラツチ７０１＝１（出力Ｅ＝１） データ管理フエーズの間に、タイムＳ０で、制
御パラメータを含むメモリＡのフイールド
PARAMが読取られる。タイムＳ１で、前記フ
イールドは次の動作を実行した制御論理７０８と
ANDゲート７２１とによつて再書込みされる。 ・開始ビツトがあれば消去する。 ・処理中のキヤラクタ数をカウントするために
標識ビツトPDFを変更する。 ・MODEMステータス変更ビツトを書込む
（フイールドSCFに読取られた場合）。 標識ビツトPDFで０が見つかつた場合、１が
再書込みされる。これは、送信モードでは、フイ
ールドSPDFがデータ処理装置３００に与えられ
るキヤラクタを含むことを意味し、受信モードで
は、データ処理装置３００はフイールドNPDFに
所在し、次のフエーズでフイールドSPDFに転送
される１キヤラクタだけが与えられたことを意味
する。標識PDFで１が見つかつた場合、０が再
書込みされる。これは、送信モードでは、フイー
ルドSPDFのキヤラクタが既にデータ処理装置３
００に送られ、サイクル・スチール処理が２つの
新しいキヤラクタを得るように開始されることを
意味し、受信モードでは、データ処理装置３００
が２つのキヤラクタを、１つはフイールドSPDF
に他の１つはフイールドNPDFに与えたことを意
味する。 サイクル・スチール処理は前記２つのキヤラク
タをマイクロプロセツサ１に転送するために開始
される。 アドレス・レジスタ７１７の内容はサイクル・
スチール信号CSによつてセツトされたANDゲー
ト７２２を介してアドレス・バス１７に送られ
る。データ・バス１６は、送信モードでは、レジ
スタ（REG）７２３，７２４の入力に、サイク
ル・スチール信号CS、信号Ｐ１、および信号
EMI（送信モードでの動作を示す）によつてセツ
トされたANDゲート７２５を介して結合され、
受信モードでは、レジスタ７１４および７１９の
出力に、信号CS、信号Ｐ１、および信号REC（受
信モードでの動作を示す）によつてセツトされた
ANDゲート７２６を介して結合される。 ・ステータス情報管理フエーズ カウンタ７０３＝２（フエーズＰ２） 包絡線ラツチ７０１＝１ ステータス情報管理フエーズは制御論理７０８
がレジスタ７１２に含まれたフイールドSCFの
“サービス・キヤラクタ”ビツトを検出するとき
だけ実行される。前記ビツトはデータ処理装置３
００が送信モードで新しいキヤラクタを要求する
か、または受信モードでフイールドNPDFに新し
いキヤラクタを入れたことを意味する。 受信モードにおいて、タイムＳ０で、レジスタ
７１４のフイールドNPDFはＳ０，Ｐ２、および
信号RECによつてセツトされたANDゲート７２
７を介してフイールドSPDFに再書込みされる。 送信モードで、レジスタ７２４にある送信され
るデータはＳ０，Ｐ２、およびEMIによつてセ
ツトされたANDゲート７２８を介してフイール
ドSPDFに書込まれる。 受信モードにおいて、タイムＳ１で、ゼロだけ
で構成されるバイトがデータ処理装置３００のメ
モリＢのフイールドPDFに制御論理７０８と
ANDゲート７２９によつて書込まれる。 送信モードにおいて、タイムＳ１で、レジスタ
７２３で受領したキヤラクタはメモリＢのフイー
ルドPDFに信号EMI，Ｓ１およびＰ２によつて
セツトされたANDゲート７３０を介して書込ま
れる。 両インターフエースにおいて、タイムＳ２で、
アドレス・レジスタ７１７に含まれたアドレスは
増分装置（INC）７３１と、Ｓ２およびＰ２によ
つてセツトされたANDゲート７３２を介して増
分され、半ワード転送毎に＋１が加えられる。 同時にタイムＳ２で、制御論理７０８は、フイ
ールドSCFで見つかつた情報からマイクロプロセ
ツサ１に送られるステータス情報を、Ｓ２および
Ｐ２によつてセツトされたANDゲート７３５を
介してレジスタ７３４に書込む。 制御論理７０８は半ワードPARAMのビツト
５および６（バーストの長さ）を前記アドレスの
最後の２ビツトと比較する。前記半ワードのビツ
ト７は標識ビツトPDFと比較される。この比較
は、インターフエースに割当てられたマイクロプ
ロセツサ・メモリの記憶領域が受信モードで一杯
になつたか、または送信モードで空になつたかど
うかを示す。 前記の場合、ステータス情報をマイクロプロセ
ツサ・メモリに書込む必要がある。前記動作が実
行されるアドレスは制御論理７０８の制御の下に
シフト・レジスタ７３６のシフトによつて、アド
レス・レジスタ７１７に含まれるアドレスから得
られる。 制御論理７０８はサイクル・スチール処理を開
始し、レジスタ７３４の内容を信号CSおよびＰ
２によつてセツトされたANDゲート７３７を介
してデータ・バス１６に送り、シフト・レジスタ
７３６によつてシフトされたアドレス・レジスタ
７１７の出力をアドレス・バス１７に送る。 また、ステータス情報は次の状態で記憶領域の
終了前に書込まれる。 ・受信モードでは、終了ビツトE1、E2、E3の
組合せがフイールドSCFで見つかるか、または
MODEMステータス変更ビツトMCがフイールド
SCFで見つかる。 ・送信モードでは、ビツトMCはフイールド
SCFで見つかる。 ・パラメータ管理フエーズ カウンタ７０３＝３（フエーズＰ３） 包絡線ラツチ７０１＝１ タイムＳ０で、前記インターフエースに現われ
たエラーを含む割込要求INT.REQが読取られ
る。 前記読取りはＳ０，Ｐ３によつてセツトされる
ANDゲート７３８によつて実行される。ビツト
の１つがエラーを示す場合、制御論理７０８は
“エラー・レジスタ・ロード”情報を制御ライン
３５２を介してアドレス選択装置３２６に送るこ
とによつて割込処理を開始する。 タイムＳ１で、INT REQバイトに含まれた情
報はバス３３４を介して外部レジスタ８―６に書
込まれ、同時に、Ｓ１およびＰ３によつてセツト
されたANDゲート７３９を介してINT REQバ
イトに再書込される。 外部レジスタ８―６が空いている場合、INT
REQバイトはそのまま書込まれる。前記レジス
タが既にもう１つのインターフエースから出され
た、マイクロプロセツサ１によつて未だ処理され
ていない割込みによつて占有されている場合、ア
ドレス選択装置３２６は“スタツク使用中”情報
をデータ処理装置３０１に送る。前記時点で、
INT REQフイールドは外部エラー・レジスタ
（表示せず）に送られず、“割込み未定”ビツトは
前記フイールドで１にセツトされる。 INT REQフイールド・フ ―マツト：

【表】

【表】 次の走査の間、前記ビツトは外部エラー・レジ
スタ（表示せず）が空になるまで割込み処理を再
実行する。 その後、制御論理７０８は新しいパラメータを
得るためにサイクル・スチール処理を開始する。
その場合の状態はステータス情報の場合と同じで
ある。ステータス情報が書込まれる毎に、新しい
パラメータが読取られなければならない。前記パ
ラメータはマイクロプロセツサ１からデータ・バ
ス１６と、信号CS（サイクル・スチール）および
Ｐ３によつてセツトされたANDゲート７４０を
介してレジスタ７４１に格納される。 ・パラメータ再書込みフエーズ カウンタ７０３＝０（フエーズＰ０） 包絡線ラツチ７０１＝１ タイムＳ０で、レジスタ７４１の内容はAND
ゲート７４２を介して半ワードPARAMに書込
まれる。受信モードでは、タイム・カウンタ・フ
イールドCTR TPSが読取られて信号REC，Ｓ
０，Ｅ、およびＰ０によつてセツトされたAND
ゲート７４５を介してレジスタ（REG）７４３
に書込まれる。制御論理７０８は、タイムＳ２
で、信号Ｅ，Ｐ０，Ｓ２、およびRECによつて
セツトされたANDゲート７４６を介して
CTRTPSを増分する。タイム・カウンタ・フイ
ールドCTR TPSは次のフオーマツトを有する。 半ワード４ ビツト８：作業 ビツト９：モード ビツト10：サービス ビツト11〜15：カウント 前記増分は“モード”ビツトによつて示された
クロツクに従つて実行される。 前記ビツトが０にセツトされている場合、タイ
ム・カウンタは通信コントローラの100msクロツ
クが１になる毎に増分され、前記ビツトが１にセ
ツトされている場合は、2msクロツクが１になる
毎に増分される。 “作業”ビツトはクロツクの１のセツトが既に
タイム・カウンタを増分したことを示すのに用い
られ、クロツクが０になるとゼロにリセツトされ
る。 タイム・カウンタは希望するタイムに補数値を
“カウント”部分、ビツト11〜15にロードするマ
イクロコードによつて用いられ、増分は11111の
値まで実行される。レジスタ７４３の内容は、常
に同じ回線の送信インターフエースである次のイ
ンターフエースの走査の間、保持される。前記イ
ンターフエースの割込要求フイールドを処理する
際、レジスタ７４３のビツト11〜15の値が11111
であれば、“タイム・アウト”報が“割込要求”
フイールドおよび外部レジスタ８―６に書込ま
れ、マイクロコードは要求された時間が経過する
ことを知らされる。 メモリＡ、ＢおよびＣの読取りＲおよび書込み
Ｗ制御を次に示す。メモリＡに関しては、第８図
のタイム・ダイヤグラムで適当な時間に制御への
報告が行われている。 前記コマンドはメモリ制御装置５０３によつて
生成され、アドレス・マルチプレツクス装置５０
５によつて選択されたメモリＡ、Ｂ、Ｃの場所に
読取りおよび書込み動作Ｒ／Ｗを開始する。

【表】

【表】

【表】

【表】 【図面の簡単な説明】

第１図は本発明が実施される通信コントローラ
の概要ブロツク図、第２図は第１図に示す回線ア
ダプタLAの１つのブロツク図、第３図は第２図
に示す走査装置７のブロツク図、第４図および第
５図は２つの異なるネツトワーク構成での回線走
査図、第６図は回線インターフエース・カード
LICの概要図、第７図は第３図の制御およびアド
レス指定装置３０３の概要図、第８図は第３図の
データ処理装置３０１のタイム・ダイヤグラムを
示す図、第９図は第７図の第１アドレス・カウン
タ５０１の回路図、第１０図は第７図の第１アド
レス・カウンタ５０２の回路図、第１１図は受信
モードで使用される第３図のモニタ論理回路３０
８の素子を示す回路図、第１２図は送信モードで
使用される第３図のモニタ論理回路３０８の素子
を示す回路図、第１３図は同期パターン取出しに
使用される第３図のモニタ論理回路３０８の素子
を示す回路図、第１４図はCRC検査に使用され
る第３図のモニタ論理回路３０８の素子を示す回
路図、第１５図は第１５Ａ及び１５Ｂ図の配置を
示す図、第１５Ａ及び１５Ｂ図は第３図のデータ
処理装置３０１のモニタ論理回路３１６の回路図
である。 １…マイクロプロセツサ、２…制御メモリ、３
…アドレス・バス、４…ローカル・メモリ、５…
アドレス・バス、６…Ｉ／Ｏバス、６ａ，６ｂ，
６ｃ…バス、７…走査装置、８，８―１〜８―７
…外部レジスタ、９…アドレス・バス、１０…デ
ータ・バス、１１…制御バス、１３…アドレス・
バス、１６…データ・バス、１７…アドレス・バ
ス、１８…割込みバス、２０ａ…送信インターフ
エース、２０ｂ…受信インターフエース、２１…
MODEM、２２，２２―０〜２２―７…LIC、２
３―０〜２３―７…バス、２４…アドレス・バ
ス、３００，３０１…データ処理装置、３０３…
制御およびアドレス指定装置、３０６…メモリ・
アセンブリ、３０８…モニタ論理回路、３１０…
読取バス、３１２…書込バス、３１４…メモリ
Ａ、３１６…モニタ論理回路、３１８…読取バ
ス、３２０…書込バス、３２２，３２４，３２４
―Ａ，３２４―Ｂ，３２４―Ｃ，３２４―LIC…
ライン、３２６…アドレス選択装置、３２８…ク
ロツク、３３０，３３２…ライン、３３４，３３
６，３３７，３３８…バス、３４０…アドレス・
ライン、３４２…“現存LIC”ライン、３４４…
“LIC1”ライン、３４６…制御ライン、３４８…
データ・ビツト交換ライン、３５０…レジスタ転
送バス、３５２…制御ライン、３５４，３５６…
ライン、４０２，４０４…制御ワイヤ、４０６…
受信器／駆動回路アセンブリ、４０６―１…駆動
回路、４０６―２…受信器、４０６―３…回路、
４０８，４０８―１，４０８―２…LICレジス
タ、４１０，４１０―１，４１０―２…ラツチ、
４１２，４１２―１，４１２―２…サービス・ラ
ツチ、４１４…ライン、５００…基本タイム・カ
ウンタ、５０１…第１アドレス・カウンタ、５０
２…第２アドレス・カウンタ、５０３…メモリ制
御装置、５０４…エラー収集装置、５０５…アド
レス・マルチプレツクス装置、５１０，５１１…
アドレス・バス、５１２…ライン、５１３，５１
４，５１５…出力ライン、５１６，５１７…出力
バス、５１８…ライン、５３０…送受信ラツチ、
５３２…カード・カウンタ、５３４…ANDゲー
ト、５３６…OR回路、５３７，５３８…論理回
路、５４０…コンパレータ、５４１…出力ライ
ン、５４３…回線カウンタ、５４６…論理回路、
５４７…出力ライン、５４９，５５０…ANDゲ
ート、５５１…インバータ、５５２，５５３…出
力ライン、５５５…ANDゲート、５５７，５５
８，５５９…出力ライン、５６０…パリテイ予想
ラツチ、５６１，５６２，５６３…入力ライン、
５６４…出力ライン、５６５，５６６…ANDゲ
ート、５６７…インバータ、５６８…ANDゲー
ト、５６９，５７０，５７１…インバータ、５７
３…ANDゲート、５７５，５７６…排他的OR回
路、５７７…出力ライン、５８０…ANDゲート、
５９０…コンパレータ、５９１…デコード回路、
５９２，５９３…ゲート回路、５９４…出力ライ
ン、５９５…パリテイ回路、５９７…排他的OR
回路、６０１…ANDゲート、６０２…レジスタ、
６０３…ANDゲート、６０４…レジスタ、６０
５…ANDゲート、６０６…レジスタ、６０７，
６０８…ANDゲート、６０９，６１０…ラツチ、
６１１，６１２…ANDゲート、６１３…コンパ
レータ、６１４…制御論理、６１５…ANDゲー
ト、６１６…ラツチ、６１７…シフト・レジス
タ、６１８…ANDゲート、６１９…DEC.CAR.、
６２０…増分回路、６２１，６２２，６２３…
ANDゲート、６２４…増分回路、６２５，６２
７，６２８，６３０…ANDゲート、６３１…増
分回路、６３２，６３３…ANDゲート、６４０，
６４１，６４２，６４３…ANDゲート、６５０，
６５１…ANDゲート、６５２…コンパレータ、
６５３…ANDゲート、７００…開始ラツチ、７
０１…包絡線ラツチ、７０３…カウンタ、７０４
…ANDゲート、７０５…ORゲート、７０６，７
０７…ANDゲート、７０８…制御論理、７０９
…サイクル・スチール要求ラツチ、７１０…イン
バータ、７１２…レジスタ、７１３…ANDゲー
ト、７１４…レジスタ、７１５，７１６…AND
ゲート、７１７…アドレス・レジスタ、７１８…
ANDゲート、７１９…レジスタ、７２０，７２
１，７２２…ANDゲート、７２３，７２４…レ
ジスタ、７２５，７２６，７２７，７２８，７２
９，７３０…ANDゲート、７３１…増分装置、
７３２…ANDゲート、７３４…レジスタ、７３
５…ANDゲート、７３６…シフト・レジスタ、
７３７，７３８，７３９，７４０…ANDゲート、
７４１…レジスタ、７４２…ANDゲート、７４
３…レジスタ、７４５，７４６…ANDゲート。

Claims (1)

1. 【特許請求の範囲】 １ 通信回線に結合されたターミナルＴとの間で
   直列にメツセージ・ビツトを受信または送信する
   通信コントローラCCの回線アダプタLA内にマイ
   クロプロセツサ１と共に含まれており、通信回線
   毎に１つの貯蔵領域が割当てられている制御メモ
   リ２に結合された前記マイクロプロセツサの制御
   によつて動作する通信回線走査装置７において、 通信回線毎に１つの貯蔵領域が割当てられてい
   る第１記憶手段３０６と、 通信回線毎に１つの貯蔵領域が割当てられてい
   る第２記憶手段３１４と、 基本タイム・カウンタ５００の制御の下で、前
   記第１記憶手段のアドレス情情報５１０をライン
   の走査期間ｔの間出力する第１アドレス・カウン
   タ５０１と、前記基本タイム・カウンタの制御の
   もとで前記第２記憶手段のアドレス情報５１１を
   nt（但しｎは４以上）に等しい時間の間出力する
   第２アドレス・カウンタ５０２と、前記アドレス
   情報５１０，５１１および基本タイム情報５１２
   を受取り、走査期間中の選択された時刻に読取／
   書込制御３５２およびアドレス情報３２４を、そ
   して走査中の通信回線のアドレスを順次に、出力
   する制御手段５０３，５０５とから成る制御およ
   びアドレス指定手段、３０３と、 各々の走査期間にメツセージ・ビツトを受取り
   または送出するため、ビツトを並直列化する手段
   を含み、受取られたビツトまたは送出されるビツ
   トに応答して、前記第１または第２記憶手段のア
   ドレスされた記憶領域における情報が修正または
   無修正で読取られ、処理され、そして再書込みさ
   れるように、一方では回線に、他方では第１読取
   バス３１０および第１書込バス３１２を介して第
   １記憶手段３０６におよび第２書込バス３２２を
   介して第２記憶手段３１４に結合された第１処理
   兼モニタ論理回路３０８と、 キヤラクタを半ワードに組立て、半ワードをキ
   ヤラクタに分解する手段を含み、サイクル・スチ
   ール・モードにおいて送信されるべきメツセージ
   を前記制御メモリ２と前記第１および第２記憶手
   段３０６，３１４のアドレス指定された領域の間
   で交換するように、一方ではアドレス・バス１７
   およびデータ・バス１６を介して前記制御メモリ
   ２に、他方では第２読取バス３１８および第３書
   込バス３２０を介して前記第２記憶手段３１４に
   および前記第２書込バス３２２を介して前記第１
   記憶手段３０６に結合された第２処理兼モニタ論
   理回路３１６と、 よりなる通信回線走査装置。