JPS6346677B2 - - Google Patents
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- JPS6346677B2 JPS6346677B2 JP54082651A JP8265179A JPS6346677B2 JP S6346677 B2 JPS6346677 B2 JP S6346677B2 JP 54082651 A JP54082651 A JP 54082651A JP 8265179 A JP8265179 A JP 8265179A JP S6346677 B2 JPS6346677 B2 JP S6346677B2
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Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02P—CONTROL OR REGULATION OF ELECTRIC MOTORS, ELECTRIC GENERATORS OR DYNAMO-ELECTRIC CONVERTERS; CONTROLLING TRANSFORMERS, REACTORS OR CHOKE COILS
- H02P23/00—Arrangements or methods for the control of AC motors characterised by a control method other than vector control
- H02P23/0077—Characterised by the use of a particular software algorithm
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Control Of Ac Motors In General (AREA)
- Control Of Motors That Do Not Use Commutators (AREA)
Description
本発明は電動機の制御装置、特にインバータ駆
動される電動機を、デイジタル演算回路によつて
デイジタル的に制御するための電動機の制御装置
に関するものである。 近年、電動機あるいは電動機を組込んだ装置の
高機能化として可変速電動機の需要が増大してお
り、これらの制御精度を向上させるために種々の
試みがなされている。 その一つの方式は電動機を変速制御するための
電源回路に、スイツチング速度の速いパワー素子
を採用したインバータが用いられ、パルス幅変調
やチヨツパ制御によつて電動機の入力を制御する
ものである。 このような可変速電動機の制御においては個々
の制御対象ごとに制御回路が構成されるのが一般
的である。 また最近制御装置の高機能化をはかる目的でマ
イクロコンピユータを用いて制御する装置が発表
され、このマイクロコンピユータを用いて制御装
置を構成する場合には、数多くの制御対象を一括
して制御することが可能となるため、例えば電動
機の制御にマイクロコンピユータを使用する場合
は各制御対象を総合的に制御することが望まし
い。 しかしながら、電動機を制御するための原信号
である速度や回転子位置検出信号など外部から得
られるパルス信号が、制御装置内部のクロツク信
号に同期化されていないと外部パルス信号の計数
に誤まりを生じる問題点を有する。 本発明はこのような問題点に着目してなされた
もので、その目的とするところは、前記外部パル
ス信号を内部クロツク信号に同期化してエツジ信
号を検出し、外部パルス信号の正確な検出を行な
わせることにある。 本発明は入力された電動機の運転状態を表わす
情報を用い、この入力情報をデイジタル的に演算
処理し、この処理されたデータを各処理内容に応
じて各々保持できるようにした複数個のレジスタ
を備えている。 これらの各レジスタ内には演算処理を行つて得
られたデータを保持するだけでなく、予じめ定め
られた値を表わすデータを保持するレジスタを含
んでいる。 そしてこれらのレジスタに保持されているデー
タが共通して有している点は、これらのデータが
比較動作の基準値として用いられることであり、
従つて以下これらのレジスタを基準レジスタ群と
称し、この基準レジスタ群内に保持されているデ
ータを基準レジスタと称する。 さらにまた電動機、その他の瞬時の状態を表わ
すデータを保持する複数個のレジスタを備えてお
り、このレジスタを以下単に瞬時レジスタ群と称
し、この瞬時レジスタ群に保持されているデータ
を瞬時データと称することにする。 本発明においては、基準レジスタ群、瞬時レジ
スタ群、データを１だけ増加、あるいは減少させ
たり、データを０にしたりするためのインクリメ
ンタ／デクリメンタ、このインクリメンタ／デク
リメンタを制御するためのインクリメンタ／デク
リメンタ・コントローラ、比較回路、比較回路に
よる比較結果を保持するための保持回路およびス
テージ・カウンタを備えている。 これによつてステージ・カウンタにより予じめ
定められた順序で経済的に各ステージの処理が行
なわれる。各ステージにおいて、そのステージで
定められた仕事を行なうために、上記基準レジス
タ群と瞬時レジスタ群から所定のレジスタが各々
選択され、それぞれのレジスタから基準データと
瞬時データが比較回路へ送られて、この比較結果
が保持回路によつて保持されるものである。 すなわち本発明は、電動機に速度指令を与える
速度指令手段、電動機の速度あるいは回転子の位
置等を検出する複数個の検出手段、これらの複数
個の検出手段の出力信号デイジタル制御量として
演算処理するデイジタル演算回路、該デイジタル
演算回路の出力を所定のパルス出力に変換するパ
ルス入出力回路、該パルス入出力回路の出力に基
づいて前記電動機の複数のデイジタル制御量を制
御するための制御手段を備えたものにおいて、上
記デイジタル演算回路の出力を保持するための基
準デイジタ群と、前記複数個の検出手段の検出信
号を保持する基準レジスタ群と、該瞬時レジスタ
群の出力をサンプリングする出力レジスタ群と、
上記基準レジスタ群および瞬時レジスタ群の中か
ら選択された各レジスタの保持データを比較する
比較回路および該比較回路による比較結果を保持
するための比較出力ラツチ回路と、各処理を時分
割制御するためのステージカウンタを備え、該瞬
時レジスタ群の保持データをステージカウンタの
出力によつて各ステージに応じて選択し、選択さ
れた保持データをインクリメンタ／デクリメンタ
を介して再び瞬時レジスタに保持すると共に、イ
ンクリメンタ／デクリメンタの計数条件を発生さ
せるインクリメンタ／デクリメンタ・コントロー
ラを設け、前記電動機の位置検出手段から得られ
た信号のエツジを各ステージのステージ信号に同
期化て検出し、これによつて検出されたエツジ信
号を前記インクリメンタ／デクリメンタ・コント
ローラに入力する同期化回路を設け、前記比較出
力ラツチ回路の出力信号を前記電動機の制御信号
として出力すると共に、前記インクリメンタ／デ
クリメンタ・コントローラに付与するように構成
したことを特徴とする電動機の制御装置にある。 またこの各ステージに於て、そのステージに関
係した瞬時レジスタに保持されている瞬時データ
が実際の電動機等の瞬時の状態に応じて書き替え
られる。この書き替え動作はインクリメンタ／デ
クリメンタとインクリメンタ／デクリメンタ・コ
ントローラによつて行なわれる。 すなわち時間の基準単位を表わす時間信号や電
動機のシヤフトの回転角単位を表わす位相角信号
の発生状態に応じ、例えば瞬時の時間を表わすデ
ータや位相角回転の瞬時回転角を表わすデータを
増加させるべきか減少させるべきかどうかをイン
クリメンタ／デクリメンタ・コントローラで判断
する。この判断結果に基づきインクリメンタ／デ
クリメンタで瞬時データの増加・減少を具体的に
行なう。このようにして瞬時データは時々刻々新
しい値に書き替えられ、このデータにより比較動
作が行なわれる。この比較により、基準データに
見合つたパルス出力を発生することができる。 この様な構成をとることにより、複雑な制御が
比較的簡単な回路構成により可能となる。さらに
不規則に入力されるパルス信号を同期化し、検出
しているので正確に各信号が検出でき、インクリ
メンタ／デクリメンタが正確に動作する。 次に本発明を位相検出器付電動機（無整流子電
動機）の実施例を、図を使用して説明する。第１
図は位相検出器付電動機の制御装置の回路構成を
示す。 マイクロコンピユータはセントラルプロセツサ
（以下、CPUを記す）１１４、ランダムアクセス
メモリ（以下、RAMと記す）１１６、リードオ
ンリーメモリ（以下、ROMと記す）１１８で構
成されている。 入出力回路１２０は、CPU１１４とのインタ
ーフエイス回路１２３、マルチプレクサ１２２を
備えたアナログ・デイジタル変換回路１２４（以
下、Ａ／Ｄ変換器と記す）、マルチプレクサなし
のＡ／Ｄ変換器１２７、パルス出力回路１２６、
パルス入力回路１２８、デイスクリート入出力回
路１２５を有している。６個のサイリスタ１８６
〜１９１、６個フライホイール・ダイオード１９
２〜197より構成される３相インバータ１６０に
よつて電動機１００は可変される。また直流電源
は、商用交流電源１８５をダイオード１７６〜１
７９によつて構成される整流回路１７５と平滑コ
ンデンサ１３５より作られる。 また、電動機１００には位相検出器１５０が取
りつけられており、巻線Ｕ相、Ｖ相、Ｗ相の位相
が検出される。その位相検出信号PU，PV，PW
を出力する。さらに、入出力回路１２０から出力
されるパルス出力U+，U-，V+，V-，W+，W-
は、ゲート・ドライバー１３０を介して、サイリ
スタ１８６〜１９１を点弧したり、消弧したりす
る。ここで使用するパワー素子は自己消弧のサイ
リスタ例えばゲートターンオフサイリスタGT0
であると回路構成上、都合がよい。 マイクロコンピユータと入出力回路１２０のイ
ンターフエイスは、データ・バス１６２、アドレ
ス・バス１６４、コントロール・バス１６６によ
つて接続される。マイクロコンピユータと入出力
回路１２０はCPU１１４からイネーブル信号Ｅ
が印加され、同期をとつている。 アナログ入力としては、２つの抵抗１３７と１
３８で分圧された直流電圧ED、シヤント抵抗１
３６の直流電流ID、電動機１００に取付けてある
温度センサ１０４の電動機温度TM、速度指令SP
がある。この入力のなかで、重要なアナログ入力
は、直流電流IDである。この直流電流IDは増幅器
１３１を介して、マルチ・プレクサなしのＡ／Ｄ
変換器１２７に入力される。その他の直流電圧
ED、電動機温度TM、速度指令SPはそれぞれ増幅
器１３２〜１３４マルチ・プレクサ１２２を介し
てＡ／Ｄ変換器１２４に入力される。マルチ・プ
レクサ１２２はCPU１１４から指令されたアナ
ログ入力の一つが選択されＡ／Ｄ変換器１２４へ
入力される。これらの入力は、ROM１１８に記
憶されていた命令プログラムに基づきCPU１１
４がアドレスバスを介してそのアドレスが指定さ
れ、指定されたアナログ入力が取込まれる。ま
た、デイジタル変換された値はそれぞれの入力に
対応したレジスタに保持され、必要に応じ、デー
タ・バス１６４を介して送られてくる。 パルス入力回路１２８には位相検出器１５０よ
り位相信号PU，PV，PWが入力され、イネーブ
ル信号Ｅと同期化される。 また、CPU１１４により処理されたデータは
インターフエイス１２３に取込まれパルス出力回
路１２６に保持される。パルス出力回路１２６か
らの出力はインターフエイス１２３によつて入力
された信号に対応するパルス幅の信号を発生する
ものでその出力はパルス幅変調信号U+，V+，
W+，U-，V-，W-であり、これらの信号はデイ
スクリート入出力回路１２５には起動指令が入力
された後出力を発生するようになつている。 第２図はパルス出力回路１２６によつてパルス
幅変調信号U+，V+，W+，U-，V-，W-が発生
するタイミングを示す図であり、信号PWMはパ
ルス出力回路は６で作られる搬送波信号で、位相
検出信号PU，PV，PWの立上り、立下りでリセ
ツトされ、ある傾斜をもつて、増加、減少し、
CPU１１４からのデータD1レベルと比較し、120
度通電の後半60度のみに変調をかける。同様に
CPU１１４のデータD2レベルは前半60度の立上
りのみパルス幅を狭くし、それぞれのパルス幅変
調信号U+，V+，W+，U-，V-，W-を作る。 第３図は位相検出器なしの電動機（誘導電動
機）の回路構成を示す。第３図は第１図とほとん
ど同じで、第１図の位相検出器１５０の代りにパ
ルスジエネレータ１５２と代る。また、電圧制御
のために、サイリスタ１９８と抵抗１８１があ
り、サイリスタ１９８をチヨツピングすることに
より電圧制御を行なう。そのために、入出力回路
１２０のパルス出力回路１２６のチヨツパ信号
CHOPを使用する。 第４図は、パルス出力回路１２６によつて15個
の不等パルスのパルス幅変調信号U+，V+，W+，
U-，V-，W-を作るタイミングを示すもので、
搬送波信号PWMと変調波SU，SV，SWより作
られる。 第５図はパルス出力回路１２６の具体的な回路
を示すもので、レジスタ群５７０は上で述べた基
準レジスタ群であり、CPU１１４で処理された
データを保持したりあるいは予じめ定められた一
定値を示すデータを保持する。このデータは
CPU１１４より第８図に示すようにデータ・ラ
ツチ８０２、ライトバス８０６を介して送られ
る。そして、基準レジスタ群５７０のデータを保
持する各レジスタの指定はアドレスバス１６４よ
りアドレス・デコーダ９０６を介して行なわれ、
指定されたレジスタに上記データが入力され保持
される。 レジスタ群５７２は瞬時レジスタ群であり、電
動機等の瞬時の状態を保持する。瞬時レジスタ群
５７２とラツチ回路５７６とインクリメンタ／デ
クリメンタ５７８とでいわゆるカウンタ機能を呈
する。 出力レジスタ群５７４は例えば電動機の回転速
度を保持するレジスタとパルス入力の周期を保持
するレジスタを有している。これらの値は、ある
条件が満たされたとき瞬時レジスタの値が読み込
まれることにより得られる。出力レジスタ群５７
４に保持されているデータはCPUからアドレス
バスとコントロールバスを介して送られてくる信
号により関係するレジスタが選ばれ、このレジス
タからリードバス８０８を介してCPU１１４に
送られる。 比較回路５８０は基準レジスタ群５７０の内の
選ばれたレジスタからの基準データと瞬時レジス
タ群５７２の内の選ばれたレジスタからの瞬時デ
ータをそれぞれ入力端５８２と５８４から受け、
比較動作を行なう。その比較結果は出力端５８６
より出力される。出力端は比較結果保持回路とし
て作用する第１比較出力ラツチ群６０２の内の所
定のラツチにセツトされる。さらにその後第２比
較出力ラツチ群６０４の所定のラツチにセツトさ
れる。 基準レジスタ群５７０、瞬時レジスタ群５７
２、出力レジスタ群５７４の読出しや書込み動
作、インクリメンタ／デクリメンタ５７８や比較
回路５８０の動作、第１比較出力ラツチ群６０
２、第２比較出力ラツチ群６０４の出力セツト動
作は予じめ定められた時間内に処理される。また
種々の処理はステージ・カウンタ６７０のステー
ジ順序に従い、時分割で行なわれる。各ステージ
毎に基準レジスタ群５７０、瞬時レジスタ群５７
２のそれぞれのレジスタ群の所定のレジスタ、第
１比較出力ラツチ群６０２内の所定のラツチおよ
び必要に応じて出力レジスタ群５７４の内の所定
のレジスタが選ばれる。またインクリメンタ／デ
クリメンタ５７８と比較回路５８０は基準レジス
タ群５７０および瞬時レジスタ群５７２内の各レ
ジスタに対して共通に使用される。 第６図は第５図のタイミングを説明するための
図である。CPU１１４よりイネーブル信号Ｅが
入出力回路１２０に供給される。この信号をイに
示す。このイネーブル信号Ｅにより第７図のノン
オーバー・ラツプ回路７０１により重なりのない
２相のクロツク信号φ1とφ2を作る。この信号を
ハとロに示す。このクロツク信号φ1とφ2により
第５図に示す回路は動作する。 第６図ニはステージ・カウンタ６７０の出力信
号であり、クロツク信号φ1の立上りで計数され
る。しかし、ステージ・カウンタ６７０の出力信
号は、配線やゲートの遅れによつて斜線で示す部
分で確立される。そのステージ・カウンタ６７０
の出力信号ニはステージ・デコーダ６７２によつ
て各ステージの処理信号が発生する。しかし、
φ1より各ステージの処理信号がかなり遅れるた
め、各処理の有効時間が縮まる。その各処理の有
効時間を拡げるために、ステージ・ラツチ６７４
を設け、そのステージ・ラツチ６７４の出力信号
をホに示す。第６図において、“Ｔ”はラツチ回
路やレジスタ回路がイネーブル状態にあることを
示し、これらの回路の出力が入力に依存されるこ
とを示す。また、“Ｌ”とはこれらの回路がある
データを保持し、この回路の出力が入力に依存し
ないことを示す。 φ2＝１で“Ｔ”になるステージ・ラツチ６７
４はステージ・デコーダ６７２の出力信号を保持
し、ホがステージの処理信号となり、クロツク信
号φ2の立上りで切換えられ、各ステージの処理
がφ2に同期して行なわれる。このホに示すステ
ージ信号は基準レジスタ群５７０や瞬時レジスタ
群５７２の読出し信号となり、ある選ばれた所定
のレジスタからそのデータを読出す。ヘとトはそ
れぞれ、基準レジスタ群５７０と瞬時レジスタ群
５７２の動作を示す。基準レジスタ群５７０と瞬
時レジスタ群５７２の読出しは、ホのステージ信
号により行なわれる。また書込みは、φ1＝１で
基準レジスタ群５７０および瞬時レジスタ群５７
２を“Ｔ”にすることにより行い、φ1に同期し
てなされる。 データ・ラツチ回路５７６の動作をチに示す。
この回路はクロツク信号φ2＝１で“Ｔ”にし、
瞬時レジスタ５７２より読出されたある特定のレ
ジスタのデータを書込み、クロツク信号φ2＝０
で“Ｌ”となる。このようにしてそのステージに
対応した瞬時レジスタ群５７２の内の所定のレジ
スタのデータを保持する。データ・ラツチ回路５
７６に保持されたデータはクロツク信号に同期し
ないインクリメンタ／デクリメンタ５７８によ
り、各条件に基づいて修正される。 ここでインクリメンタ／デクリメンタ５７８は
インクリメンタ／デクリメンタ・コントローラ５
９０からコントロール信号発生回路５９１の出力
信号５００に基づき次のような機能を有する。第
１の機能はインクリメント／デクリメント機能で
入力データの示す値を１つ増加させたりもしくは
減少させたりする。第２の機能はノンインクリメ
ント／デクリメント機能で、入力データを増加も
しくは減少させないでそのまま通過させる。第３
の機能はリセツト機能で入力データを全て０の値
を示すデータに変えてしまう。 瞬時レジスタ群５７２内の各レジスタのデータ
の流れを見ると、瞬時レジスタ群５７２の内の１
つのレジスタがステージ・カウンタ６７２により
選ばれ、その保持データがデータ・ラツチ回路５
７６とインクリメンタ／デクリメンタ５７８を介
して比較回路５８０に入力される。さらにインク
リメンタ／デクリメンタ５７８の出力から元の選
ばれたレジスタへ戻る閉ループができる。従つて
インクリメンタ／デクリメンタ５７８がデータに
対し１つ増加させるもしくは減少させる機能を呈
するとこの閉ループはカウンタとしての機能を呈
する。しかしこの閉ループで瞬時レジスタ群５７
２のデータが特定の選ばれたレジスタから出力さ
れながら、しかもデータが回り込んできて入力さ
れるような状態が生じるとカウンタ機能を有しな
くなり誤動作する。従つてデータを切るためにデ
ータ・ラツチ回路５７６を設けている。データ・
ラツチ回路５７６はクロツク信号φ2＝１で“Ｔ”
になり、一方瞬時レジスタに入力データが書込ま
れる状態“Ｔ”はクロツク信号φ1＝１であるた
め、瞬時レジスタ群５７２の特定のレジスタのデ
ータが変更になつてもデータ・ラツチ回路５７６
の出力は変化しない。その動作をチに示す。つま
り、φ2＝０でデータカツトが行なわれる。また
クロツク信号に同期しないインクリメンタ／デク
リメンタ５７８の出力データリが確立するのは配
線やゲートの遅れによつて斜線の部分となる。 比較回路５８０もインクリメンタ／デクリメン
タ５７８と同様クロツク信号と同期せずに動作す
る。比較回路５８０の入力は基準レジスタ群５７
０の内、ステージ信号ホにより選ばれた１つの基
準レジスタの基準データと、瞬時レジスタ群５７
２の内、ステージ信号ホにより選ばれた１つのレ
ジスタの瞬時データのデータ・ラツチ回路５７６
とインクリメンタ／デクリメンタ５７８を介して
伝えられたデータとを受ける。これら２つのデー
タの比較結果は、クロツク信号φ1＝１で“Ｔ”
になる第１の比較出力ラツチ群６０２の内、ステ
ージ信号ホにより選ばれたラツチへセツトされ
る。そのとき、比較回路５８０の比較結果出力信
号をヌに示し、信号が確立するのは斜線部分とな
る。さらにこの第１の比較出力ラツチ群６０２の
出力は、クロツク信号φ2＝１で“Ｔ”になる第
２の比較出力ラツチ群６０４へセツトされる。こ
れら第１および第２の比較出力ラツチ群６０２，
６０４の動作をそれぞれル，ヲに示す。 また、第２の比較出力ラツチ群６０４の出力が
電動機のインバータのゲート信号UP，VP，
WP，UN，VN，WNやテヨツパ信号CHの出力
信号となつたり、瞬時レジスタ群５７２の各条件
となり、インクリメンタ／デクリメンタ・コント
ローラ５９０の入力信号となる。 また第２の比較出力ラツチ群６０４の出力信号
は瞬時レジスタ群５７２から出力レジスタ群５７
４へ書込みを行なう転送信号にもなる。 出力レジスタ群５７４の動作をワに示す。出力
レジスタ群５７４の内ステージ信号ホによつて選
ばれた出力レジスタはクロツク信号φ1＝１で
“Ｔ”で瞬時レジスタ群５７２の内、ステージ信
号ホによつて選ばれた瞬時レジスタの瞬時データ
を書込まれ、クロツク信号φ1＝０で“Ｌ”とな
る。 出力レジスタ群５７４に保持されているデータ
をCPU１１４が読む場合は、CPU１１４よりリ
ードバス８０８を介してレジスタを指定し、第５
図イに示すクロツク信号Ｅに同期してデータの取
込みが行われる。 そこで入出力回路１２３とCPU１１４とのイ
ンターフエイスは（例えば。CPU１１４の日立
製HD46800を用いた場合）、第６図のタイミング
では、CPU１１４からデータが書込まれる基準
レジスタ群５７０とCPU１１４へデータが読出
される出力レジスタ群５７４とでタイミングが異
なる。そのデータとアドレスのブロツク構成図を
第８，９図に示す。CPU１１４から書込まれる
ライト・データ８０６は、φ2＝１で“Ｔ”にな
るライト・ラツチ回路８０２に保持され、φ1＝
１で基準レジスタ群５７０のアドレス信号によつ
て選ばれた基準レジスタにデータが書込まれる。
またCPU１１４へ読出されるリードデータは、
リードバス８０８、CPU１１４のイネーブル信
号Ｅ＝１でイネーブル状態のトライステート・バ
ツフア回路８０４によつてデータバス１６２へ送
り出し、CPU１１４へ取込まれる。 また、基準レジスタ群５７０と出力レジスタ群
５７４はCPU１１４からのアドレス信号によつ
て選ばれる。レジスタ選択信号SELは、データの
場合と同じように、基準レジスタ群５７０と出力
レジスタ群５７４とではタイミングが異なる。基
準レジスタ群５７０は、φ2＝１で“Ｔ”となる
アドレス・ラツチ回路９０２に保持され、次に、
ライト・データか、リード・データかをコントロ
ールバスの信号によつて作られるチツプセレクト
ライト信号CSW、チツプセレクトリード信号
CSRによつて、アドレス・ラツチ回路９０２の
出力信号か、アドレスバス１６４上のアドレス信
号かを選ぶ。CSWの場合はアドレス・ラツチ回
路９０２の出力信号を、CSRの場合はアドレス
信号を選択する。この選択回路９０４を介してア
ドレスデコーダ９０６によつてレジスタが選ばれ
る。 また第１、第３で記述したごとく、インバータ
に制御整流素子を使用しているため、素子の電流
の大きさが問題となつたり、さらに電流制御を行
なうことがある。そのため、入出力回路１２０は
Ａ／Ｄ変換器１２４を有し、アナログ量をデイジ
タル量に変換する。電動機の制御に必要なアナロ
グ量はその他に直流電圧、速度指令等がある。し
かし素子の電流、直流電圧、速度指令等の内一番
重要なアナログ量は制御整流素子の電流である。
そのため、第５図中には素子の電流専用Ａ／Ｄ変
換器１２７とマルチ・プレクサ１２２付Ａ／Ｄ変
換器１２４の２個のＡ／Ｄ変換器を入出力回路１
２０は有している。また、電流専用Ａ／Ｄ変換器
１２７によつてデイジタル量に変換されたデータ
はデイジタル０レジスタ５４６、マルチ・プレク
サ付Ａ／Ｄ変換器１２４によつてデイジタル量に
変換されたデータはデイジタル１レジスタ５４８
に保持される。しかし、デイジタル０レジスタ５
４６の電流値の大きさはCPU１１４によつて演
算処理する時間的余裕がないため、入出力回路１
２０内で処理する。具体的には、電動機への印加
電圧を小さくする処理を行う。 電流がＡ／Ｄ変換されたデイジタル量を保持し
ているデイジタル０レジスタ５４６のデイジタ
ル・データと電流制限値に等価なデータを保持し
ている基準レジスタ群５７０の基準データと比較
する。しかし、Ａ／Ｄ変換器１２７はステージ信
号第６図ホとは無関係に動作している。そのた
め、各処理はある順序に従つてステージ信号ホを
発生するが、このステージ信号に電流値を比較す
るための処理ステージを設ける。これは一種のス
テージへの割込み機能である。ステージへの割込
み機能はφ1の立上りで発生するＡ／Ｄ変換終了
信号第６図中カで要求される。そのとき、ステー
ジ・ラツチ６７４はステージ・デコーダ６７２の
出力信号を保持せずに、Ａ／Ｄ変換終了信号カを
保持し、デイジタル０レジスタ５４６の電流値の
デイジタル・データと制限すべき電流値を保持し
ている基準レジスタ群５７０の基準データとを比
較し、素子の電流が制限値に達したかどうかを判
定する。そのとき、ステージ・カウンタ６７０の
計数は行わず、このステージの割込みが終了した
時点つまり次のφ2＝１でステージ・デコーダ６
７２の出力信号をステージ・ラツチ６７４に保持
することにより割込み処理以前の処理ステージが
行われ、引き続きある定つた順序に従つて各処理
が行われる。 また、マルチ・プレクサ付Ａ／Ｄ変換器１２４
で変換されたデイジタル・データは、ステージへ
の割込み機能はなく、CPU１１４へのリード・
データとしてCPU１１４へ取込まれる。電流専
用Ａ／Ｄ変換器５４０で変換されたデイジタル・
データもCPU１１４へ取込まれる。 入出力回路１２０は、CPU１１４への割込み
要求信号となるステータス・レジスタ５５０とそ
の割込み要求信号をマスクするためのマスク・レ
ジスタ５５２がある。ステータス・レジスタ５５
０は、電動機や入出力回路１２０の内部状態が保
持されている。その内容を第１表に示す。
動される電動機を、デイジタル演算回路によつて
デイジタル的に制御するための電動機の制御装置
に関するものである。 近年、電動機あるいは電動機を組込んだ装置の
高機能化として可変速電動機の需要が増大してお
り、これらの制御精度を向上させるために種々の
試みがなされている。 その一つの方式は電動機を変速制御するための
電源回路に、スイツチング速度の速いパワー素子
を採用したインバータが用いられ、パルス幅変調
やチヨツパ制御によつて電動機の入力を制御する
ものである。 このような可変速電動機の制御においては個々
の制御対象ごとに制御回路が構成されるのが一般
的である。 また最近制御装置の高機能化をはかる目的でマ
イクロコンピユータを用いて制御する装置が発表
され、このマイクロコンピユータを用いて制御装
置を構成する場合には、数多くの制御対象を一括
して制御することが可能となるため、例えば電動
機の制御にマイクロコンピユータを使用する場合
は各制御対象を総合的に制御することが望まし
い。 しかしながら、電動機を制御するための原信号
である速度や回転子位置検出信号など外部から得
られるパルス信号が、制御装置内部のクロツク信
号に同期化されていないと外部パルス信号の計数
に誤まりを生じる問題点を有する。 本発明はこのような問題点に着目してなされた
もので、その目的とするところは、前記外部パル
ス信号を内部クロツク信号に同期化してエツジ信
号を検出し、外部パルス信号の正確な検出を行な
わせることにある。 本発明は入力された電動機の運転状態を表わす
情報を用い、この入力情報をデイジタル的に演算
処理し、この処理されたデータを各処理内容に応
じて各々保持できるようにした複数個のレジスタ
を備えている。 これらの各レジスタ内には演算処理を行つて得
られたデータを保持するだけでなく、予じめ定め
られた値を表わすデータを保持するレジスタを含
んでいる。 そしてこれらのレジスタに保持されているデー
タが共通して有している点は、これらのデータが
比較動作の基準値として用いられることであり、
従つて以下これらのレジスタを基準レジスタ群と
称し、この基準レジスタ群内に保持されているデ
ータを基準レジスタと称する。 さらにまた電動機、その他の瞬時の状態を表わ
すデータを保持する複数個のレジスタを備えてお
り、このレジスタを以下単に瞬時レジスタ群と称
し、この瞬時レジスタ群に保持されているデータ
を瞬時データと称することにする。 本発明においては、基準レジスタ群、瞬時レジ
スタ群、データを１だけ増加、あるいは減少させ
たり、データを０にしたりするためのインクリメ
ンタ／デクリメンタ、このインクリメンタ／デク
リメンタを制御するためのインクリメンタ／デク
リメンタ・コントローラ、比較回路、比較回路に
よる比較結果を保持するための保持回路およびス
テージ・カウンタを備えている。 これによつてステージ・カウンタにより予じめ
定められた順序で経済的に各ステージの処理が行
なわれる。各ステージにおいて、そのステージで
定められた仕事を行なうために、上記基準レジス
タ群と瞬時レジスタ群から所定のレジスタが各々
選択され、それぞれのレジスタから基準データと
瞬時データが比較回路へ送られて、この比較結果
が保持回路によつて保持されるものである。 すなわち本発明は、電動機に速度指令を与える
速度指令手段、電動機の速度あるいは回転子の位
置等を検出する複数個の検出手段、これらの複数
個の検出手段の出力信号デイジタル制御量として
演算処理するデイジタル演算回路、該デイジタル
演算回路の出力を所定のパルス出力に変換するパ
ルス入出力回路、該パルス入出力回路の出力に基
づいて前記電動機の複数のデイジタル制御量を制
御するための制御手段を備えたものにおいて、上
記デイジタル演算回路の出力を保持するための基
準デイジタ群と、前記複数個の検出手段の検出信
号を保持する基準レジスタ群と、該瞬時レジスタ
群の出力をサンプリングする出力レジスタ群と、
上記基準レジスタ群および瞬時レジスタ群の中か
ら選択された各レジスタの保持データを比較する
比較回路および該比較回路による比較結果を保持
するための比較出力ラツチ回路と、各処理を時分
割制御するためのステージカウンタを備え、該瞬
時レジスタ群の保持データをステージカウンタの
出力によつて各ステージに応じて選択し、選択さ
れた保持データをインクリメンタ／デクリメンタ
を介して再び瞬時レジスタに保持すると共に、イ
ンクリメンタ／デクリメンタの計数条件を発生さ
せるインクリメンタ／デクリメンタ・コントロー
ラを設け、前記電動機の位置検出手段から得られ
た信号のエツジを各ステージのステージ信号に同
期化て検出し、これによつて検出されたエツジ信
号を前記インクリメンタ／デクリメンタ・コント
ローラに入力する同期化回路を設け、前記比較出
力ラツチ回路の出力信号を前記電動機の制御信号
として出力すると共に、前記インクリメンタ／デ
クリメンタ・コントローラに付与するように構成
したことを特徴とする電動機の制御装置にある。 またこの各ステージに於て、そのステージに関
係した瞬時レジスタに保持されている瞬時データ
が実際の電動機等の瞬時の状態に応じて書き替え
られる。この書き替え動作はインクリメンタ／デ
クリメンタとインクリメンタ／デクリメンタ・コ
ントローラによつて行なわれる。 すなわち時間の基準単位を表わす時間信号や電
動機のシヤフトの回転角単位を表わす位相角信号
の発生状態に応じ、例えば瞬時の時間を表わすデ
ータや位相角回転の瞬時回転角を表わすデータを
増加させるべきか減少させるべきかどうかをイン
クリメンタ／デクリメンタ・コントローラで判断
する。この判断結果に基づきインクリメンタ／デ
クリメンタで瞬時データの増加・減少を具体的に
行なう。このようにして瞬時データは時々刻々新
しい値に書き替えられ、このデータにより比較動
作が行なわれる。この比較により、基準データに
見合つたパルス出力を発生することができる。 この様な構成をとることにより、複雑な制御が
比較的簡単な回路構成により可能となる。さらに
不規則に入力されるパルス信号を同期化し、検出
しているので正確に各信号が検出でき、インクリ
メンタ／デクリメンタが正確に動作する。 次に本発明を位相検出器付電動機（無整流子電
動機）の実施例を、図を使用して説明する。第１
図は位相検出器付電動機の制御装置の回路構成を
示す。 マイクロコンピユータはセントラルプロセツサ
（以下、CPUを記す）１１４、ランダムアクセス
メモリ（以下、RAMと記す）１１６、リードオ
ンリーメモリ（以下、ROMと記す）１１８で構
成されている。 入出力回路１２０は、CPU１１４とのインタ
ーフエイス回路１２３、マルチプレクサ１２２を
備えたアナログ・デイジタル変換回路１２４（以
下、Ａ／Ｄ変換器と記す）、マルチプレクサなし
のＡ／Ｄ変換器１２７、パルス出力回路１２６、
パルス入力回路１２８、デイスクリート入出力回
路１２５を有している。６個のサイリスタ１８６
〜１９１、６個フライホイール・ダイオード１９
２〜197より構成される３相インバータ１６０に
よつて電動機１００は可変される。また直流電源
は、商用交流電源１８５をダイオード１７６〜１
７９によつて構成される整流回路１７５と平滑コ
ンデンサ１３５より作られる。 また、電動機１００には位相検出器１５０が取
りつけられており、巻線Ｕ相、Ｖ相、Ｗ相の位相
が検出される。その位相検出信号PU，PV，PW
を出力する。さらに、入出力回路１２０から出力
されるパルス出力U+，U-，V+，V-，W+，W-
は、ゲート・ドライバー１３０を介して、サイリ
スタ１８６〜１９１を点弧したり、消弧したりす
る。ここで使用するパワー素子は自己消弧のサイ
リスタ例えばゲートターンオフサイリスタGT0
であると回路構成上、都合がよい。 マイクロコンピユータと入出力回路１２０のイ
ンターフエイスは、データ・バス１６２、アドレ
ス・バス１６４、コントロール・バス１６６によ
つて接続される。マイクロコンピユータと入出力
回路１２０はCPU１１４からイネーブル信号Ｅ
が印加され、同期をとつている。 アナログ入力としては、２つの抵抗１３７と１
３８で分圧された直流電圧ED、シヤント抵抗１
３６の直流電流ID、電動機１００に取付けてある
温度センサ１０４の電動機温度TM、速度指令SP
がある。この入力のなかで、重要なアナログ入力
は、直流電流IDである。この直流電流IDは増幅器
１３１を介して、マルチ・プレクサなしのＡ／Ｄ
変換器１２７に入力される。その他の直流電圧
ED、電動機温度TM、速度指令SPはそれぞれ増幅
器１３２〜１３４マルチ・プレクサ１２２を介し
てＡ／Ｄ変換器１２４に入力される。マルチ・プ
レクサ１２２はCPU１１４から指令されたアナ
ログ入力の一つが選択されＡ／Ｄ変換器１２４へ
入力される。これらの入力は、ROM１１８に記
憶されていた命令プログラムに基づきCPU１１
４がアドレスバスを介してそのアドレスが指定さ
れ、指定されたアナログ入力が取込まれる。ま
た、デイジタル変換された値はそれぞれの入力に
対応したレジスタに保持され、必要に応じ、デー
タ・バス１６４を介して送られてくる。 パルス入力回路１２８には位相検出器１５０よ
り位相信号PU，PV，PWが入力され、イネーブ
ル信号Ｅと同期化される。 また、CPU１１４により処理されたデータは
インターフエイス１２３に取込まれパルス出力回
路１２６に保持される。パルス出力回路１２６か
らの出力はインターフエイス１２３によつて入力
された信号に対応するパルス幅の信号を発生する
ものでその出力はパルス幅変調信号U+，V+，
W+，U-，V-，W-であり、これらの信号はデイ
スクリート入出力回路１２５には起動指令が入力
された後出力を発生するようになつている。 第２図はパルス出力回路１２６によつてパルス
幅変調信号U+，V+，W+，U-，V-，W-が発生
するタイミングを示す図であり、信号PWMはパ
ルス出力回路は６で作られる搬送波信号で、位相
検出信号PU，PV，PWの立上り、立下りでリセ
ツトされ、ある傾斜をもつて、増加、減少し、
CPU１１４からのデータD1レベルと比較し、120
度通電の後半60度のみに変調をかける。同様に
CPU１１４のデータD2レベルは前半60度の立上
りのみパルス幅を狭くし、それぞれのパルス幅変
調信号U+，V+，W+，U-，V-，W-を作る。 第３図は位相検出器なしの電動機（誘導電動
機）の回路構成を示す。第３図は第１図とほとん
ど同じで、第１図の位相検出器１５０の代りにパ
ルスジエネレータ１５２と代る。また、電圧制御
のために、サイリスタ１９８と抵抗１８１があ
り、サイリスタ１９８をチヨツピングすることに
より電圧制御を行なう。そのために、入出力回路
１２０のパルス出力回路１２６のチヨツパ信号
CHOPを使用する。 第４図は、パルス出力回路１２６によつて15個
の不等パルスのパルス幅変調信号U+，V+，W+，
U-，V-，W-を作るタイミングを示すもので、
搬送波信号PWMと変調波SU，SV，SWより作
られる。 第５図はパルス出力回路１２６の具体的な回路
を示すもので、レジスタ群５７０は上で述べた基
準レジスタ群であり、CPU１１４で処理された
データを保持したりあるいは予じめ定められた一
定値を示すデータを保持する。このデータは
CPU１１４より第８図に示すようにデータ・ラ
ツチ８０２、ライトバス８０６を介して送られ
る。そして、基準レジスタ群５７０のデータを保
持する各レジスタの指定はアドレスバス１６４よ
りアドレス・デコーダ９０６を介して行なわれ、
指定されたレジスタに上記データが入力され保持
される。 レジスタ群５７２は瞬時レジスタ群であり、電
動機等の瞬時の状態を保持する。瞬時レジスタ群
５７２とラツチ回路５７６とインクリメンタ／デ
クリメンタ５７８とでいわゆるカウンタ機能を呈
する。 出力レジスタ群５７４は例えば電動機の回転速
度を保持するレジスタとパルス入力の周期を保持
するレジスタを有している。これらの値は、ある
条件が満たされたとき瞬時レジスタの値が読み込
まれることにより得られる。出力レジスタ群５７
４に保持されているデータはCPUからアドレス
バスとコントロールバスを介して送られてくる信
号により関係するレジスタが選ばれ、このレジス
タからリードバス８０８を介してCPU１１４に
送られる。 比較回路５８０は基準レジスタ群５７０の内の
選ばれたレジスタからの基準データと瞬時レジス
タ群５７２の内の選ばれたレジスタからの瞬時デ
ータをそれぞれ入力端５８２と５８４から受け、
比較動作を行なう。その比較結果は出力端５８６
より出力される。出力端は比較結果保持回路とし
て作用する第１比較出力ラツチ群６０２の内の所
定のラツチにセツトされる。さらにその後第２比
較出力ラツチ群６０４の所定のラツチにセツトさ
れる。 基準レジスタ群５７０、瞬時レジスタ群５７
２、出力レジスタ群５７４の読出しや書込み動
作、インクリメンタ／デクリメンタ５７８や比較
回路５８０の動作、第１比較出力ラツチ群６０
２、第２比較出力ラツチ群６０４の出力セツト動
作は予じめ定められた時間内に処理される。また
種々の処理はステージ・カウンタ６７０のステー
ジ順序に従い、時分割で行なわれる。各ステージ
毎に基準レジスタ群５７０、瞬時レジスタ群５７
２のそれぞれのレジスタ群の所定のレジスタ、第
１比較出力ラツチ群６０２内の所定のラツチおよ
び必要に応じて出力レジスタ群５７４の内の所定
のレジスタが選ばれる。またインクリメンタ／デ
クリメンタ５７８と比較回路５８０は基準レジス
タ群５７０および瞬時レジスタ群５７２内の各レ
ジスタに対して共通に使用される。 第６図は第５図のタイミングを説明するための
図である。CPU１１４よりイネーブル信号Ｅが
入出力回路１２０に供給される。この信号をイに
示す。このイネーブル信号Ｅにより第７図のノン
オーバー・ラツプ回路７０１により重なりのない
２相のクロツク信号φ1とφ2を作る。この信号を
ハとロに示す。このクロツク信号φ1とφ2により
第５図に示す回路は動作する。 第６図ニはステージ・カウンタ６７０の出力信
号であり、クロツク信号φ1の立上りで計数され
る。しかし、ステージ・カウンタ６７０の出力信
号は、配線やゲートの遅れによつて斜線で示す部
分で確立される。そのステージ・カウンタ６７０
の出力信号ニはステージ・デコーダ６７２によつ
て各ステージの処理信号が発生する。しかし、
φ1より各ステージの処理信号がかなり遅れるた
め、各処理の有効時間が縮まる。その各処理の有
効時間を拡げるために、ステージ・ラツチ６７４
を設け、そのステージ・ラツチ６７４の出力信号
をホに示す。第６図において、“Ｔ”はラツチ回
路やレジスタ回路がイネーブル状態にあることを
示し、これらの回路の出力が入力に依存されるこ
とを示す。また、“Ｌ”とはこれらの回路がある
データを保持し、この回路の出力が入力に依存し
ないことを示す。 φ2＝１で“Ｔ”になるステージ・ラツチ６７
４はステージ・デコーダ６７２の出力信号を保持
し、ホがステージの処理信号となり、クロツク信
号φ2の立上りで切換えられ、各ステージの処理
がφ2に同期して行なわれる。このホに示すステ
ージ信号は基準レジスタ群５７０や瞬時レジスタ
群５７２の読出し信号となり、ある選ばれた所定
のレジスタからそのデータを読出す。ヘとトはそ
れぞれ、基準レジスタ群５７０と瞬時レジスタ群
５７２の動作を示す。基準レジスタ群５７０と瞬
時レジスタ群５７２の読出しは、ホのステージ信
号により行なわれる。また書込みは、φ1＝１で
基準レジスタ群５７０および瞬時レジスタ群５７
２を“Ｔ”にすることにより行い、φ1に同期し
てなされる。 データ・ラツチ回路５７６の動作をチに示す。
この回路はクロツク信号φ2＝１で“Ｔ”にし、
瞬時レジスタ５７２より読出されたある特定のレ
ジスタのデータを書込み、クロツク信号φ2＝０
で“Ｌ”となる。このようにしてそのステージに
対応した瞬時レジスタ群５７２の内の所定のレジ
スタのデータを保持する。データ・ラツチ回路５
７６に保持されたデータはクロツク信号に同期し
ないインクリメンタ／デクリメンタ５７８によ
り、各条件に基づいて修正される。 ここでインクリメンタ／デクリメンタ５７８は
インクリメンタ／デクリメンタ・コントローラ５
９０からコントロール信号発生回路５９１の出力
信号５００に基づき次のような機能を有する。第
１の機能はインクリメント／デクリメント機能で
入力データの示す値を１つ増加させたりもしくは
減少させたりする。第２の機能はノンインクリメ
ント／デクリメント機能で、入力データを増加も
しくは減少させないでそのまま通過させる。第３
の機能はリセツト機能で入力データを全て０の値
を示すデータに変えてしまう。 瞬時レジスタ群５７２内の各レジスタのデータ
の流れを見ると、瞬時レジスタ群５７２の内の１
つのレジスタがステージ・カウンタ６７２により
選ばれ、その保持データがデータ・ラツチ回路５
７６とインクリメンタ／デクリメンタ５７８を介
して比較回路５８０に入力される。さらにインク
リメンタ／デクリメンタ５７８の出力から元の選
ばれたレジスタへ戻る閉ループができる。従つて
インクリメンタ／デクリメンタ５７８がデータに
対し１つ増加させるもしくは減少させる機能を呈
するとこの閉ループはカウンタとしての機能を呈
する。しかしこの閉ループで瞬時レジスタ群５７
２のデータが特定の選ばれたレジスタから出力さ
れながら、しかもデータが回り込んできて入力さ
れるような状態が生じるとカウンタ機能を有しな
くなり誤動作する。従つてデータを切るためにデ
ータ・ラツチ回路５７６を設けている。データ・
ラツチ回路５７６はクロツク信号φ2＝１で“Ｔ”
になり、一方瞬時レジスタに入力データが書込ま
れる状態“Ｔ”はクロツク信号φ1＝１であるた
め、瞬時レジスタ群５７２の特定のレジスタのデ
ータが変更になつてもデータ・ラツチ回路５７６
の出力は変化しない。その動作をチに示す。つま
り、φ2＝０でデータカツトが行なわれる。また
クロツク信号に同期しないインクリメンタ／デク
リメンタ５７８の出力データリが確立するのは配
線やゲートの遅れによつて斜線の部分となる。 比較回路５８０もインクリメンタ／デクリメン
タ５７８と同様クロツク信号と同期せずに動作す
る。比較回路５８０の入力は基準レジスタ群５７
０の内、ステージ信号ホにより選ばれた１つの基
準レジスタの基準データと、瞬時レジスタ群５７
２の内、ステージ信号ホにより選ばれた１つのレ
ジスタの瞬時データのデータ・ラツチ回路５７６
とインクリメンタ／デクリメンタ５７８を介して
伝えられたデータとを受ける。これら２つのデー
タの比較結果は、クロツク信号φ1＝１で“Ｔ”
になる第１の比較出力ラツチ群６０２の内、ステ
ージ信号ホにより選ばれたラツチへセツトされ
る。そのとき、比較回路５８０の比較結果出力信
号をヌに示し、信号が確立するのは斜線部分とな
る。さらにこの第１の比較出力ラツチ群６０２の
出力は、クロツク信号φ2＝１で“Ｔ”になる第
２の比較出力ラツチ群６０４へセツトされる。こ
れら第１および第２の比較出力ラツチ群６０２，
６０４の動作をそれぞれル，ヲに示す。 また、第２の比較出力ラツチ群６０４の出力が
電動機のインバータのゲート信号UP，VP，
WP，UN，VN，WNやテヨツパ信号CHの出力
信号となつたり、瞬時レジスタ群５７２の各条件
となり、インクリメンタ／デクリメンタ・コント
ローラ５９０の入力信号となる。 また第２の比較出力ラツチ群６０４の出力信号
は瞬時レジスタ群５７２から出力レジスタ群５７
４へ書込みを行なう転送信号にもなる。 出力レジスタ群５７４の動作をワに示す。出力
レジスタ群５７４の内ステージ信号ホによつて選
ばれた出力レジスタはクロツク信号φ1＝１で
“Ｔ”で瞬時レジスタ群５７２の内、ステージ信
号ホによつて選ばれた瞬時レジスタの瞬時データ
を書込まれ、クロツク信号φ1＝０で“Ｌ”とな
る。 出力レジスタ群５７４に保持されているデータ
をCPU１１４が読む場合は、CPU１１４よりリ
ードバス８０８を介してレジスタを指定し、第５
図イに示すクロツク信号Ｅに同期してデータの取
込みが行われる。 そこで入出力回路１２３とCPU１１４とのイ
ンターフエイスは（例えば。CPU１１４の日立
製HD46800を用いた場合）、第６図のタイミング
では、CPU１１４からデータが書込まれる基準
レジスタ群５７０とCPU１１４へデータが読出
される出力レジスタ群５７４とでタイミングが異
なる。そのデータとアドレスのブロツク構成図を
第８，９図に示す。CPU１１４から書込まれる
ライト・データ８０６は、φ2＝１で“Ｔ”にな
るライト・ラツチ回路８０２に保持され、φ1＝
１で基準レジスタ群５７０のアドレス信号によつ
て選ばれた基準レジスタにデータが書込まれる。
またCPU１１４へ読出されるリードデータは、
リードバス８０８、CPU１１４のイネーブル信
号Ｅ＝１でイネーブル状態のトライステート・バ
ツフア回路８０４によつてデータバス１６２へ送
り出し、CPU１１４へ取込まれる。 また、基準レジスタ群５７０と出力レジスタ群
５７４はCPU１１４からのアドレス信号によつ
て選ばれる。レジスタ選択信号SELは、データの
場合と同じように、基準レジスタ群５７０と出力
レジスタ群５７４とではタイミングが異なる。基
準レジスタ群５７０は、φ2＝１で“Ｔ”となる
アドレス・ラツチ回路９０２に保持され、次に、
ライト・データか、リード・データかをコントロ
ールバスの信号によつて作られるチツプセレクト
ライト信号CSW、チツプセレクトリード信号
CSRによつて、アドレス・ラツチ回路９０２の
出力信号か、アドレスバス１６４上のアドレス信
号かを選ぶ。CSWの場合はアドレス・ラツチ回
路９０２の出力信号を、CSRの場合はアドレス
信号を選択する。この選択回路９０４を介してア
ドレスデコーダ９０６によつてレジスタが選ばれ
る。 また第１、第３で記述したごとく、インバータ
に制御整流素子を使用しているため、素子の電流
の大きさが問題となつたり、さらに電流制御を行
なうことがある。そのため、入出力回路１２０は
Ａ／Ｄ変換器１２４を有し、アナログ量をデイジ
タル量に変換する。電動機の制御に必要なアナロ
グ量はその他に直流電圧、速度指令等がある。し
かし素子の電流、直流電圧、速度指令等の内一番
重要なアナログ量は制御整流素子の電流である。
そのため、第５図中には素子の電流専用Ａ／Ｄ変
換器１２７とマルチ・プレクサ１２２付Ａ／Ｄ変
換器１２４の２個のＡ／Ｄ変換器を入出力回路１
２０は有している。また、電流専用Ａ／Ｄ変換器
１２７によつてデイジタル量に変換されたデータ
はデイジタル０レジスタ５４６、マルチ・プレク
サ付Ａ／Ｄ変換器１２４によつてデイジタル量に
変換されたデータはデイジタル１レジスタ５４８
に保持される。しかし、デイジタル０レジスタ５
４６の電流値の大きさはCPU１１４によつて演
算処理する時間的余裕がないため、入出力回路１
２０内で処理する。具体的には、電動機への印加
電圧を小さくする処理を行う。 電流がＡ／Ｄ変換されたデイジタル量を保持し
ているデイジタル０レジスタ５４６のデイジタ
ル・データと電流制限値に等価なデータを保持し
ている基準レジスタ群５７０の基準データと比較
する。しかし、Ａ／Ｄ変換器１２７はステージ信
号第６図ホとは無関係に動作している。そのた
め、各処理はある順序に従つてステージ信号ホを
発生するが、このステージ信号に電流値を比較す
るための処理ステージを設ける。これは一種のス
テージへの割込み機能である。ステージへの割込
み機能はφ1の立上りで発生するＡ／Ｄ変換終了
信号第６図中カで要求される。そのとき、ステー
ジ・ラツチ６７４はステージ・デコーダ６７２の
出力信号を保持せずに、Ａ／Ｄ変換終了信号カを
保持し、デイジタル０レジスタ５４６の電流値の
デイジタル・データと制限すべき電流値を保持し
ている基準レジスタ群５７０の基準データとを比
較し、素子の電流が制限値に達したかどうかを判
定する。そのとき、ステージ・カウンタ６７０の
計数は行わず、このステージの割込みが終了した
時点つまり次のφ2＝１でステージ・デコーダ６
７２の出力信号をステージ・ラツチ６７４に保持
することにより割込み処理以前の処理ステージが
行われ、引き続きある定つた順序に従つて各処理
が行われる。 また、マルチ・プレクサ付Ａ／Ｄ変換器１２４
で変換されたデイジタル・データは、ステージへ
の割込み機能はなく、CPU１１４へのリード・
データとしてCPU１１４へ取込まれる。電流専
用Ａ／Ｄ変換器５４０で変換されたデイジタル・
データもCPU１１４へ取込まれる。 入出力回路１２０は、CPU１１４への割込み
要求信号となるステータス・レジスタ５５０とそ
の割込み要求信号をマスクするためのマスク・レ
ジスタ５５２がある。ステータス・レジスタ５５
０は、電動機や入出力回路１２０の内部状態が保
持されている。その内容を第１表に示す。
【表】
【表】
第１０図はステータス・レジスタ５５０、マス
ク・レジスタ５５２と割込みコントローラ５５４
を示す。 ステータス・レジスタ５５０は、CPU１１４
で割込み要因分析を行うために、CPU１１４の
読出しレジスタとなつている。また、マスク・レ
ジスタ５５２はCPU１１４から指定するために
書込みレジスタとなつている。ステータス・レジ
スタ５５０とマスク・レジスタ５５２の出力信号
は各ビツトに対応して、アンド−オア−ノツトが
とられ、その出力が割込み要求信号IRQとなる。
８１０は割込み要因となる信号である。 また、CPU１１４から入出力回路１２０への
モード指定を行うレジスタは、モード０・レジス
タ５５６、モード１・レジスタ５５８、モード
２・レジスタ５６０がある。その内容を第２表に
示す。
ク・レジスタ５５２と割込みコントローラ５５４
を示す。 ステータス・レジスタ５５０は、CPU１１４
で割込み要因分析を行うために、CPU１１４の
読出しレジスタとなつている。また、マスク・レ
ジスタ５５２はCPU１１４から指定するために
書込みレジスタとなつている。ステータス・レジ
スタ５５０とマスク・レジスタ５５２の出力信号
は各ビツトに対応して、アンド−オア−ノツトが
とられ、その出力が割込み要求信号IRQとなる。
８１０は割込み要因となる信号である。 また、CPU１１４から入出力回路１２０への
モード指定を行うレジスタは、モード０・レジス
タ５５６、モード１・レジスタ５５８、モード
２・レジスタ５６０がある。その内容を第２表に
示す。
【表】
【表】
モード０・レジスタ５５６、モード１・レジス
タ５５８、モード２・レジスタ５６０はすべて、
CPU１１４から各モードを指定するため書込み
レジスタとなる。 コントロール信号発生回路５９１はインクリメ
ンタ／デクリメンタ・コントローラ５９０によつ
て、インクリメンタ／デクリメンタ５７８の機能
であるインクリメント／デクリメント機能、ノン
インクリメント／デクリメント機能、リセツト機
能を制御するため、カウント信号、インクリメン
ト／デクリメント信号、リセツト信号を発生す
る。 また比較コントローラ５８１は、比較回路５８
０の比較結果（≧，≦，＝）を制御するためのもの
である。 出力コントローラ６６６は、パワー素子の最大
オン時間、最小オフ時間、Ｐ側アームとＮ側アー
ムのラツグ防止のための制御を行い、パワー素子
の保護、補償を行う。 トリガカウンタ６６０，６６１は、保護、補償
のための時間を発生させるためのカウンタで、ト
リガ・デコーダ６６２，６６３は、保護、補償の
ための時間を発生し、トリガ・ラツチ６６４，６
６５はトリガ・パルスを発生する。 ステージ信号ホの発生回路を第１１図に示す。
第７図のノンオーバー・ラツプ回路７０１からの
クロツク信号φ1＝１でステージ・カウンタ６７
０が計数を開始し、そのステージ・カウンタ６７
０の出力C0〜C9と第５図のモード０・レジスタ
５５６のビツト２のM2、ビツト６のM6、モード
１・レジスタ５５８のビツト０，１，２のT0，
T1，T2を入力としてステージ・デコーダ６７２
に加えられる。ステージ・デコーダ６７２は出力
としてO0〜O23の信号を発生する。この出力信号
O0〜O23をステージ・ラツチ回路６７４へ入力
し、クロツク信号φ2＝１でこのステージ・ラツ
チ回路６７４“Ｔ”にして前記ステージ・デコー
ダ６７２の出力O0〜O23を保持する。 またステージ・ラツチ回路６７４のリセツト入
力Ｒには第５図のモード０・レジスタ５５６のビ
ツト０のM0の信号が入力され、M0＝０となると
きはステージ・ラツチ回路６７４の総ての出力が
“０”（ローレベル）となり、どの処理動作も総て
停止する。一方、上記モード０・レジスタ５５６
のビツト０の信号M0＝１になるとステージ信号
がある定つた順序で出力され、それに基づいて処
理が行われる。 上記ステージ・デコーダ６７２はリードオンリ
ーメモリなどを使用することにより容易に実現で
き、マイクロ・プログラミング方式にすることも
可能である。また、ステージへの割込み機能は
CMT−Ｐを出力しているステージ・ラツチ回路
６７４のラツチ１１０２で行う。先ず、ステー
ジ・ラツチ回路６７４のラツチ１１０２以外のラ
ツチ群１１０４をＡ／Ｄ変換終了信号で総てリセ
ツトし割込み動作以外へ停止させる。そして、
Ａ／Ｄ変換終了信号（第６図カ）をラツチ１１０
２に保持して、割込み動作を行う。 尚ステージ・ラツチ回路６７４の出力であるス
テージ信号の詳細な処理内容を第３表に示す。
タ５５８、モード２・レジスタ５６０はすべて、
CPU１１４から各モードを指定するため書込み
レジスタとなる。 コントロール信号発生回路５９１はインクリメ
ンタ／デクリメンタ・コントローラ５９０によつ
て、インクリメンタ／デクリメンタ５７８の機能
であるインクリメント／デクリメント機能、ノン
インクリメント／デクリメント機能、リセツト機
能を制御するため、カウント信号、インクリメン
ト／デクリメント信号、リセツト信号を発生す
る。 また比較コントローラ５８１は、比較回路５８
０の比較結果（≧，≦，＝）を制御するためのもの
である。 出力コントローラ６６６は、パワー素子の最大
オン時間、最小オフ時間、Ｐ側アームとＮ側アー
ムのラツグ防止のための制御を行い、パワー素子
の保護、補償を行う。 トリガカウンタ６６０，６６１は、保護、補償
のための時間を発生させるためのカウンタで、ト
リガ・デコーダ６６２，６６３は、保護、補償の
ための時間を発生し、トリガ・ラツチ６６４，６
６５はトリガ・パルスを発生する。 ステージ信号ホの発生回路を第１１図に示す。
第７図のノンオーバー・ラツプ回路７０１からの
クロツク信号φ1＝１でステージ・カウンタ６７
０が計数を開始し、そのステージ・カウンタ６７
０の出力C0〜C9と第５図のモード０・レジスタ
５５６のビツト２のM2、ビツト６のM6、モード
１・レジスタ５５８のビツト０，１，２のT0，
T1，T2を入力としてステージ・デコーダ６７２
に加えられる。ステージ・デコーダ６７２は出力
としてO0〜O23の信号を発生する。この出力信号
O0〜O23をステージ・ラツチ回路６７４へ入力
し、クロツク信号φ2＝１でこのステージ・ラツ
チ回路６７４“Ｔ”にして前記ステージ・デコー
ダ６７２の出力O0〜O23を保持する。 またステージ・ラツチ回路６７４のリセツト入
力Ｒには第５図のモード０・レジスタ５５６のビ
ツト０のM0の信号が入力され、M0＝０となると
きはステージ・ラツチ回路６７４の総ての出力が
“０”（ローレベル）となり、どの処理動作も総て
停止する。一方、上記モード０・レジスタ５５６
のビツト０の信号M0＝１になるとステージ信号
がある定つた順序で出力され、それに基づいて処
理が行われる。 上記ステージ・デコーダ６７２はリードオンリ
ーメモリなどを使用することにより容易に実現で
き、マイクロ・プログラミング方式にすることも
可能である。また、ステージへの割込み機能は
CMT−Ｐを出力しているステージ・ラツチ回路
６７４のラツチ１１０２で行う。先ず、ステー
ジ・ラツチ回路６７４のラツチ１１０２以外のラ
ツチ群１１０４をＡ／Ｄ変換終了信号で総てリセ
ツトし割込み動作以外へ停止させる。そして、
Ａ／Ｄ変換終了信号（第６図カ）をラツチ１１０
２に保持して、割込み動作を行う。 尚ステージ・ラツチ回路６７４の出力であるス
テージ信号の詳細な処理内容を第３表に示す。
【表】
【表】
【表】
次に、ステージ信号とステージカウンタ６７
０、レジスタ５５６，５５８の出力との関係を示
すと第４表に示すようになる。
０、レジスタ５５６，５５８の出力との関係を示
すと第４表に示すようになる。
【表】
【表】
先ず第１１図のステージ・カウンタ６７０のリ
セツト端子にゼネラル・リセツト信号GRが入力
され、これによつてカウンタ出力C0〜C9は総て
０となる。このゼネラル・リセツト信号GRはこ
の制御回路の起動時CPU１１４より送られる。
この状態でステージカウンタ６７０のカウンタ
C0〜C3は０であり、モード１・レジスタのビツ
ト０のT0、ビツト１のT1とビツト２のT2が総て
０のとき、クロツク信号φ2が入力されるとφ2の
立上りで、PWM8−Ｐのステージ信号が出る。
このステージ信号によつてPWM8の処理を行う。
次にクロツク信号φ1＝１でステージ・カウンタ
６７０が１つ計数され、さらに、クロツク信号
φ2の立上りで次のステージ信号のPN−Ｐが出力
され、このステージ信号によつてPNの処理が行
われる。このようにしてステージ・カウンタ６７
０がφ1＝１で計数し続けると、φ2の立上りでス
テージ信号が出力され、この信号に応じた処理が
行われる。 ステージ・カウンタ６７０のC0〜C9が総て１
となるとステージ信号PGN−Ｐが出力され（た
だし、モード０・レジスタのM2＝０のとき）、
PGN処理が行われ、第４表の総ての処理が終了
する。次のクロツク信号φ1＝１でステージ・カ
ウンタ６７０のC0〜C9は総て０となり、モード
１レジスタ５５８の出力が０ならば、クロツク信
号φ2＝１でステージ信号PWM8−Ｐが出力され、
PWMの処理が行われる。このように第４表の処
理を繰り返す。 そこで、入出力回路１２０のシステム・フロー
を第１２図に示す。 ゼネラル・リセツト信号GR＝０によつて、レ
ジスタ群やステージ・カウンタ６７０が総て０と
なる。ゼネラル・リセツト信号GR＝１になる
と、先ずモード０・レジスタ５５６のビツト０つ
まり、入出力回路１２０の起動／停止を指定する
M0が１であるかどうかを判定し、M0＝０のとき
はM0＝１になるまで、入出力回路１２０は停止
状態にある。M0＝１で、ステージ・カウンタ６
７０の出力が０つまり、ｎ＝０番目のステージ信
号が発生する。ここから、実際の処理入る。ま
ず、M0＝１であるとｎ番目のステージ信号がス
テージ・ラツチ回路６７４に保持されると同時に
以下の動作がある。 (i) 第１比較出力ラツチ群６０２の出力信号を第
２比較出力ラツチ群６０４へ保持する。 (ii) 瞬時レジスタ群５７２からステージ信号によ
つて選ばれた瞬時レジスタの内容をラツチ回路
５７６に保持する。 次に、転送信号MOVEが０か１かどうか判定
し、MOVE＝０の場合、ステージ・カウンタ６
７０は計数され、さらにラツチ回路５７６の出力
をインクリメンタ／デクリメンタ５７８に通し、
その出力は選ばれた瞬時レジスタに書込まれると
同時に、基準レジスタ群５７０からステージ信号
によつて選ばれた基準レジスタとの比較を行い、
その比較結果を第１比較出力ラツチ群６０２から
ステージ信号によつて選ばれた第１比較出力カラ
ツチにセツトする。その後Ａ／Ｄ変換終了信号
ADEの判定を行う。また、転送信号MOVE＝１
のときは、ステージ・カウンタ６７０を計数する
と同時に、瞬時レジスタの内容を出力レジスタ群
５７４からステージ信号によつて選ばれた出力レ
ジスタを転送し、瞬時レジスタを総て０にする。 Ａ／Ｄ変換終了信号ADEが０か１かの判定に
より、ステージへの割込みが要求される。ADE
＝０のときは、再び元に戻つて次の処理を行う
が、ADE＝１のときは、モード０・レジスタ５
５６のビツト３のM3つまりステージへの割込み
マスクビツトが０か１かを判定し、M3＝０のと
きは再び元に戻つて次の処理を行う。M3＝１の
ときは、ステージへの割込み処理を行う。そのた
めに、Ａ／Ｄ変換終了信号ADEをステージ・ラ
ツチ回路６７４に保持し、ステージ信号CMT−
Ｐを発生し、デイジタル０・レジスタの内容と基
準レジスタ群５７０の電流に関する基準レジスタ
の内容を比較し、その比較結果を第１比較出力ラ
ツチ群６０２の電流に関する第１比較出力ラツチ
にセツトし、再び元に戻りステージへの割込み前
の処理が以後行われる。 第１２図の右上のフローは、モード０・レジス
タ５５６のM0＝０のときのフローであり、入出
力回路１２０の動作が停止すると同時に、M0＝
１となる起動指令まで持つことになる。 次に外部パルス信号PU，PV，PWの内容動作
に対する同期化の回路図を第１３図、タイミング
を第１４図に示す。 第１１図のステージ・ラツチ回路６７４の出力
STAGE3−Ｐ，STAGE2−Ｐを使用してイネー
ブル信号Ｅと上記外部パルス信号PU，PV，PW
（第１４図タ）の同期をとつた信号を発生させる。 電動機の位相検出器等の外部パルス信号PU，
PV，PWは第１１図のSTAGE3−Ｐとφ2を合成
した信号ツにより第１３図のラツチ回路１３０
２，１３０４，１３０６にそれぞれラツチされ
る。 第１４図でロはクロツク信号φ2、ハはクロツ
ク信号φ1、タは外部パルス信号PU，PV，PW、
レとソはステージ信号STAGE3−Ｐ，STAGE2
−Ｐである。このステージ信号は第１１図で説明
した如く、φ2＝１に同期して発生する。外部パ
ルス信号タとステージ信号レとソは時間的には何
ら無関係にある。 いま、第１４図の如く、外部パルス信号タが第
１３図のラツチ回路１３０２，１３０４，１３０
６に入力されたと仮定するとステージ信号
STAGE3−Ｐとクロツク信号φ2とのAND信号
STAGE3−Ｐ・φ2ツによつてそれぞれラツチさ
れる。従つて、ラツチ回路１３０２，１３０４，
１３０６の出力信号PU1，PV1，PW1は第１４
図のナに示すようになる。ラツチ回路１３０８，
１３１０，１３１２は出力信号PU1，PV1，
PW1をそれぞれステージ信号STAGE2−Ｐとク
ロツク信号φ2とのAND信号STAGE2−Ｐ・φ2ネ
でラツチするため、ラツチ回路１３０８，１３１
０，１３１２の出力信号PU2，PV2，PW2は第
１４図のラに示すようになる。 排他オア回路１３１４，１３１６，１３１８
は、それぞれ信号PU1とPU2、信号PV1とPV2、
信号PW1とPW2が入力され、外部パルス信号
PU，PV，PWの立上り、立下りの検出信号
PUS，PVS，PWSを発生し（第１３図ム）ステ
ージ信号STAGE3−ＰからSTAGE2−Ｐのパル
ス幅となる。第１３図の同期化回路６８０によれ
ば外部パルス信号の立上り、立下りを一定の幅の
パルスで検出でき、このパルス幅はステージ信号
STAGE3−ＰとSTAGE2−Ｐの時間差で定まる。
従つてラツチ回路１３０２，１３０４，１３０６
と１３０８，１３１０，１３１２へ入力するステ
ージ信号を変更することによりパルス幅を調整し
変更することができる。 このパルス幅は第４表のステージ信号の割付け
に関連して定められる。つまり、処理の上で外部
パルス信号を必要としないSTAGE2−Ｐ以外に
外部パルスの立上り、立下りの検出信号ムが確立
するように定められている。この検出信号ムがイ
ンクリメンタ／デクリメンタ・コントローラ５９
０の制御信号となる。 また、第１３図に示す同期化回路６８０の外部
パルス信号PU，PV，PWはそれぞれ、120度の
位相差をもつ180度のパルスを考えた場合で排他
オア回路１３１４，１３１６，１３１８の出力を
３入力のオア回路１３２０に入力し、その出力を
ノツト回路１３２２に入力することにより、60度
のパルスを得ることができる。また、３入力でな
く、第３図に示すようにパルス・ジエネレータ１
５２の出力をこの同期化回路６８０の外部パルス
信号PU，PV，PWのいずれか一つに入力するこ
とによつて電動機１０２の回転数の検出を行うこ
とができる。 また位相検出器等からの外部パルス信号に対し
て同期を確実にかけ、同期化パルスPUS，PVS，
PWSを確実に発生させるためには上記位相検出
器等からの出力が8μs以上のパルス幅をもつこと
が必要である。（本実施例ではCPU１１４からの
イネーブル信号Ｅが1μsとして、第４表のステー
ジ信号のPG−Ｐ，PULS−Ｐは8μs毎に出力され
る。 例えば、位相検出器でなく、１回転に500パル
ス出力するパルス・ジエネレータをこの同期化回
路６８０に入力したとすると、パルス幅8μsにな
る回転数は7500回転／分である。これ以上の回転
数に追従するためには、この8μsを短くする必要
がある。 電動機等の入力データを取込みCPU１１４内
で演算処理された各パルス出力に応じた基準デー
タを保持している基準レジスタ群５７０の詳細な
内容を第５表に示す。またその構成図を第１５図
に示す。
セツト端子にゼネラル・リセツト信号GRが入力
され、これによつてカウンタ出力C0〜C9は総て
０となる。このゼネラル・リセツト信号GRはこ
の制御回路の起動時CPU１１４より送られる。
この状態でステージカウンタ６７０のカウンタ
C0〜C3は０であり、モード１・レジスタのビツ
ト０のT0、ビツト１のT1とビツト２のT2が総て
０のとき、クロツク信号φ2が入力されるとφ2の
立上りで、PWM8−Ｐのステージ信号が出る。
このステージ信号によつてPWM8の処理を行う。
次にクロツク信号φ1＝１でステージ・カウンタ
６７０が１つ計数され、さらに、クロツク信号
φ2の立上りで次のステージ信号のPN−Ｐが出力
され、このステージ信号によつてPNの処理が行
われる。このようにしてステージ・カウンタ６７
０がφ1＝１で計数し続けると、φ2の立上りでス
テージ信号が出力され、この信号に応じた処理が
行われる。 ステージ・カウンタ６７０のC0〜C9が総て１
となるとステージ信号PGN−Ｐが出力され（た
だし、モード０・レジスタのM2＝０のとき）、
PGN処理が行われ、第４表の総ての処理が終了
する。次のクロツク信号φ1＝１でステージ・カ
ウンタ６７０のC0〜C9は総て０となり、モード
１レジスタ５５８の出力が０ならば、クロツク信
号φ2＝１でステージ信号PWM8−Ｐが出力され、
PWMの処理が行われる。このように第４表の処
理を繰り返す。 そこで、入出力回路１２０のシステム・フロー
を第１２図に示す。 ゼネラル・リセツト信号GR＝０によつて、レ
ジスタ群やステージ・カウンタ６７０が総て０と
なる。ゼネラル・リセツト信号GR＝１になる
と、先ずモード０・レジスタ５５６のビツト０つ
まり、入出力回路１２０の起動／停止を指定する
M0が１であるかどうかを判定し、M0＝０のとき
はM0＝１になるまで、入出力回路１２０は停止
状態にある。M0＝１で、ステージ・カウンタ６
７０の出力が０つまり、ｎ＝０番目のステージ信
号が発生する。ここから、実際の処理入る。ま
ず、M0＝１であるとｎ番目のステージ信号がス
テージ・ラツチ回路６７４に保持されると同時に
以下の動作がある。 (i) 第１比較出力ラツチ群６０２の出力信号を第
２比較出力ラツチ群６０４へ保持する。 (ii) 瞬時レジスタ群５７２からステージ信号によ
つて選ばれた瞬時レジスタの内容をラツチ回路
５７６に保持する。 次に、転送信号MOVEが０か１かどうか判定
し、MOVE＝０の場合、ステージ・カウンタ６
７０は計数され、さらにラツチ回路５７６の出力
をインクリメンタ／デクリメンタ５７８に通し、
その出力は選ばれた瞬時レジスタに書込まれると
同時に、基準レジスタ群５７０からステージ信号
によつて選ばれた基準レジスタとの比較を行い、
その比較結果を第１比較出力ラツチ群６０２から
ステージ信号によつて選ばれた第１比較出力カラ
ツチにセツトする。その後Ａ／Ｄ変換終了信号
ADEの判定を行う。また、転送信号MOVE＝１
のときは、ステージ・カウンタ６７０を計数する
と同時に、瞬時レジスタの内容を出力レジスタ群
５７４からステージ信号によつて選ばれた出力レ
ジスタを転送し、瞬時レジスタを総て０にする。 Ａ／Ｄ変換終了信号ADEが０か１かの判定に
より、ステージへの割込みが要求される。ADE
＝０のときは、再び元に戻つて次の処理を行う
が、ADE＝１のときは、モード０・レジスタ５
５６のビツト３のM3つまりステージへの割込み
マスクビツトが０か１かを判定し、M3＝０のと
きは再び元に戻つて次の処理を行う。M3＝１の
ときは、ステージへの割込み処理を行う。そのた
めに、Ａ／Ｄ変換終了信号ADEをステージ・ラ
ツチ回路６７４に保持し、ステージ信号CMT−
Ｐを発生し、デイジタル０・レジスタの内容と基
準レジスタ群５７０の電流に関する基準レジスタ
の内容を比較し、その比較結果を第１比較出力ラ
ツチ群６０２の電流に関する第１比較出力ラツチ
にセツトし、再び元に戻りステージへの割込み前
の処理が以後行われる。 第１２図の右上のフローは、モード０・レジス
タ５５６のM0＝０のときのフローであり、入出
力回路１２０の動作が停止すると同時に、M0＝
１となる起動指令まで持つことになる。 次に外部パルス信号PU，PV，PWの内容動作
に対する同期化の回路図を第１３図、タイミング
を第１４図に示す。 第１１図のステージ・ラツチ回路６７４の出力
STAGE3−Ｐ，STAGE2−Ｐを使用してイネー
ブル信号Ｅと上記外部パルス信号PU，PV，PW
（第１４図タ）の同期をとつた信号を発生させる。 電動機の位相検出器等の外部パルス信号PU，
PV，PWは第１１図のSTAGE3−Ｐとφ2を合成
した信号ツにより第１３図のラツチ回路１３０
２，１３０４，１３０６にそれぞれラツチされ
る。 第１４図でロはクロツク信号φ2、ハはクロツ
ク信号φ1、タは外部パルス信号PU，PV，PW、
レとソはステージ信号STAGE3−Ｐ，STAGE2
−Ｐである。このステージ信号は第１１図で説明
した如く、φ2＝１に同期して発生する。外部パ
ルス信号タとステージ信号レとソは時間的には何
ら無関係にある。 いま、第１４図の如く、外部パルス信号タが第
１３図のラツチ回路１３０２，１３０４，１３０
６に入力されたと仮定するとステージ信号
STAGE3−Ｐとクロツク信号φ2とのAND信号
STAGE3−Ｐ・φ2ツによつてそれぞれラツチさ
れる。従つて、ラツチ回路１３０２，１３０４，
１３０６の出力信号PU1，PV1，PW1は第１４
図のナに示すようになる。ラツチ回路１３０８，
１３１０，１３１２は出力信号PU1，PV1，
PW1をそれぞれステージ信号STAGE2−Ｐとク
ロツク信号φ2とのAND信号STAGE2−Ｐ・φ2ネ
でラツチするため、ラツチ回路１３０８，１３１
０，１３１２の出力信号PU2，PV2，PW2は第
１４図のラに示すようになる。 排他オア回路１３１４，１３１６，１３１８
は、それぞれ信号PU1とPU2、信号PV1とPV2、
信号PW1とPW2が入力され、外部パルス信号
PU，PV，PWの立上り、立下りの検出信号
PUS，PVS，PWSを発生し（第１３図ム）ステ
ージ信号STAGE3−ＰからSTAGE2−Ｐのパル
ス幅となる。第１３図の同期化回路６８０によれ
ば外部パルス信号の立上り、立下りを一定の幅の
パルスで検出でき、このパルス幅はステージ信号
STAGE3−ＰとSTAGE2−Ｐの時間差で定まる。
従つてラツチ回路１３０２，１３０４，１３０６
と１３０８，１３１０，１３１２へ入力するステ
ージ信号を変更することによりパルス幅を調整し
変更することができる。 このパルス幅は第４表のステージ信号の割付け
に関連して定められる。つまり、処理の上で外部
パルス信号を必要としないSTAGE2−Ｐ以外に
外部パルスの立上り、立下りの検出信号ムが確立
するように定められている。この検出信号ムがイ
ンクリメンタ／デクリメンタ・コントローラ５９
０の制御信号となる。 また、第１３図に示す同期化回路６８０の外部
パルス信号PU，PV，PWはそれぞれ、120度の
位相差をもつ180度のパルスを考えた場合で排他
オア回路１３１４，１３１６，１３１８の出力を
３入力のオア回路１３２０に入力し、その出力を
ノツト回路１３２２に入力することにより、60度
のパルスを得ることができる。また、３入力でな
く、第３図に示すようにパルス・ジエネレータ１
５２の出力をこの同期化回路６８０の外部パルス
信号PU，PV，PWのいずれか一つに入力するこ
とによつて電動機１０２の回転数の検出を行うこ
とができる。 また位相検出器等からの外部パルス信号に対し
て同期を確実にかけ、同期化パルスPUS，PVS，
PWSを確実に発生させるためには上記位相検出
器等からの出力が8μs以上のパルス幅をもつこと
が必要である。（本実施例ではCPU１１４からの
イネーブル信号Ｅが1μsとして、第４表のステー
ジ信号のPG−Ｐ，PULS−Ｐは8μs毎に出力され
る。 例えば、位相検出器でなく、１回転に500パル
ス出力するパルス・ジエネレータをこの同期化回
路６８０に入力したとすると、パルス幅8μsにな
る回転数は7500回転／分である。これ以上の回転
数に追従するためには、この8μsを短くする必要
がある。 電動機等の入力データを取込みCPU１１４内
で演算処理された各パルス出力に応じた基準デー
タを保持している基準レジスタ群５７０の詳細な
内容を第５表に示す。またその構成図を第１５図
に示す。
【表】
電動機等の瞬時の状態を保持し、カウンタ機能
を有する瞬時レジスタ群５７２の詳細な内容を第
６表に示す。その構成図を第１６図に示す。
を有する瞬時レジスタ群５７２の詳細な内容を第
６表に示す。その構成図を第１６図に示す。
【表】
測定されたデータを保持している出力レジスタ
群５７４の詳細な内容を第７表に示す。その構成
図を第１７図に示す。
群５７４の詳細な内容を第７表に示す。その構成
図を第１７図に示す。
【表】
比較回路５８０の比較出力を保持する第１比較
出力ラツチ群６０２と第２比較出力ラツチ群６０
４の詳細な内容を第８表に示し、その構成図を第
１８図に示す。
出力ラツチ群６０２と第２比較出力ラツチ群６０
４の詳細な内容を第８表に示し、その構成図を第
１８図に示す。
【表】
【表】
【表】
第１９図は第１図に示した位相検出器付電動機
（無整流子電動機）のインバータのゲート信号で
あるパルス幅変調信号の発生を説明した図であ
る。 パルス幅変調信号の搬送波PWMの発生はステ
ージ信号PWM−Ｐの処理によつて行う。搬送波
は瞬時レジスタ群５７２のPWMT REG７３２
と基準レジスタ群５７０のP0 REG７０２と、
P1 REG７０４によつて作られる。ステージ信号
PWM−Ｐの処理のとき、PWMT REG７３２は
は無条件にインクリメンタ／デクリメンタ５７８
によつてインクリメントもしくはデクリメントさ
れる。また、位相検出器１５０の出力信号である
PU，PV，PWが外部パルス信号となつて入出力
回路１２０に入力され、それらの立上り、立下り
を示した同期化された外部パルス信号PSが“１”
のとき、PWMT REG７３２はリセツトされる。 インクリメントとデクリメントの制御は、第２
比較出力ラツチ群６０４のP0 BF９１０とP1
BF９１２によつて行われる。P0 BF＝１でリセ
ツト、P1 BF＝１でセツトされるフリツプ・フ
ロツプ（図示せず）の出力のDEC／INCが“０”
のとき、PWMT REG７３２はインクリメント
され、DEC／INCが“１”のとき、PWMT
REG７３２はデクリメントされる。 また、デクリメントされるときは、PO REG
７０２と比較され、P0 REG７０２の保持データ
がPWMT REG７３２の保持データ以上と条件
を満足すると、第１比較出力ラツチ群６０２の
P0 FF７５４に“１”をラツチする。さらに、
第２比較出力ラツチ群６０４のP0 BF９１０は
P0 FF７５４の出力をラツチし、P0 BF９１０
の出力は“１”となる。 インクリメントされるときは、P1 REG７０４
と比較され、P1 REG７０４の保持データが
PWMT REG７３２の保持データ以下の条件を
満足すると、第１比較出力ラツチ群６０２のP1
FF７５６に“１”をラツチする。さらに、第２
比較出力ラツチ群６０４のP1 BF９１２はP1
FF７５６の出力をラツチし、P1 BF９１２の出
力が“１”となる。第１９図に示すように
PWMT REG７３２の保持データは時間と共に
変化する。 次に、パルス変調信号のパルスの個数を計数す
るPN−Ｐの処理は、瞬時レジスタ群５７２の
PNC REG７３４はPO BF９１０が“１”のと
きインクリメントされ、同期化された外部パルス
信号PSが“１”のとき、PNC REG７３４の保
持データは出力レジスタ群５７４のCPN REG７
５２に転送し（第１９図Ａ）、書込まれ、PNC
REG７３４はリセツトされる。その故CPU１１
４はパルスの個数を読み取ることができる。 ステージ信号OP−Ｐの処理のとき、PWMT
REG７３２は無条件にノンインクリメントされ、
基準レジスタ群５７０のD2 REG７０８と比較さ
れ、D2 REG７０８の保持データがPWMT
REG７３２の保持データ以下の条件を満足する
とき、第１比較出力ラツチ群５７４のUP FF７
６０，VP FF７６２，WP FF７６４，UN FF
７６６，VN FF７６８，WN FF７７０を第２
０図の選択回路で選んで、その第１比較出力ラツ
チ群６０２に“１”をラツチする。さらに第２比
較出力ラツチ群６０４のUP BF９１６，VP BF
９１８，WP BF９２０，UN BF９２２，VN
BF９２４，WN BF９２６はそれぞれ、UP FF
７６０，VP FF７６２，WP FF７６４，UN
FF７６６，VN FF７６８，WN FF７７０の出
力をラツチする。 また、ステージ信号DP−Ｐの処理のとき、
PWMT REG７３２は無条件にノンインクリメ
ントされ、基準レジスタ群５７０のD1 REG７０
６と比較され、D1 REG７０６の保持データが
PWMT REG７３２の保持データ以上の条件を
満足するとき、第１比較出力ラツチ群５７４の
UP FF７６０，VP FF７６２，WP FF７６４，
UN FF７６６，VN FF７６８，WN FF７７０
を第２０図の選択回路で選んで、との第１比較出
力ラツチ群６０２に“１”をラツチする。第２比
較出力ラツチ群６０４のUP BF９１６，VP BF
９１８，WP BF９２０，UN BF９２２，VN
BF９２４，UP BF９２６はそれぞれUP FF７
６０，VP FF７６２，WP FF７６４，UN FF
７６６，VN FF７６８，WN FF７７０の出力
をラツチする。 UP BF９１６，VP BF９１８，WP BF９２
０，UN BF９２２，VN BF９２４，WN BF
９２６の出力信号が各アームのパルス幅変調信号
となる。 第２０図は、第１３図に示す位相検出信号を同
期化した信号PU1，PV1，PW1によりステージ
信号OP−Ｐ，DP−Ｐの処理に必要な第１比較出
力ラツチ群６０２の選択回路を示す。また、第９
表はPU1，PV1，PW1の位相モードに応じた第
１比較出力ラツチ群６０２の選択表である。
（無整流子電動機）のインバータのゲート信号で
あるパルス幅変調信号の発生を説明した図であ
る。 パルス幅変調信号の搬送波PWMの発生はステ
ージ信号PWM−Ｐの処理によつて行う。搬送波
は瞬時レジスタ群５７２のPWMT REG７３２
と基準レジスタ群５７０のP0 REG７０２と、
P1 REG７０４によつて作られる。ステージ信号
PWM−Ｐの処理のとき、PWMT REG７３２は
は無条件にインクリメンタ／デクリメンタ５７８
によつてインクリメントもしくはデクリメントさ
れる。また、位相検出器１５０の出力信号である
PU，PV，PWが外部パルス信号となつて入出力
回路１２０に入力され、それらの立上り、立下り
を示した同期化された外部パルス信号PSが“１”
のとき、PWMT REG７３２はリセツトされる。 インクリメントとデクリメントの制御は、第２
比較出力ラツチ群６０４のP0 BF９１０とP1
BF９１２によつて行われる。P0 BF＝１でリセ
ツト、P1 BF＝１でセツトされるフリツプ・フ
ロツプ（図示せず）の出力のDEC／INCが“０”
のとき、PWMT REG７３２はインクリメント
され、DEC／INCが“１”のとき、PWMT
REG７３２はデクリメントされる。 また、デクリメントされるときは、PO REG
７０２と比較され、P0 REG７０２の保持データ
がPWMT REG７３２の保持データ以上と条件
を満足すると、第１比較出力ラツチ群６０２の
P0 FF７５４に“１”をラツチする。さらに、
第２比較出力ラツチ群６０４のP0 BF９１０は
P0 FF７５４の出力をラツチし、P0 BF９１０
の出力は“１”となる。 インクリメントされるときは、P1 REG７０４
と比較され、P1 REG７０４の保持データが
PWMT REG７３２の保持データ以下の条件を
満足すると、第１比較出力ラツチ群６０２のP1
FF７５６に“１”をラツチする。さらに、第２
比較出力ラツチ群６０４のP1 BF９１２はP1
FF７５６の出力をラツチし、P1 BF９１２の出
力が“１”となる。第１９図に示すように
PWMT REG７３２の保持データは時間と共に
変化する。 次に、パルス変調信号のパルスの個数を計数す
るPN−Ｐの処理は、瞬時レジスタ群５７２の
PNC REG７３４はPO BF９１０が“１”のと
きインクリメントされ、同期化された外部パルス
信号PSが“１”のとき、PNC REG７３４の保
持データは出力レジスタ群５７４のCPN REG７
５２に転送し（第１９図Ａ）、書込まれ、PNC
REG７３４はリセツトされる。その故CPU１１
４はパルスの個数を読み取ることができる。 ステージ信号OP−Ｐの処理のとき、PWMT
REG７３２は無条件にノンインクリメントされ、
基準レジスタ群５７０のD2 REG７０８と比較さ
れ、D2 REG７０８の保持データがPWMT
REG７３２の保持データ以下の条件を満足する
とき、第１比較出力ラツチ群５７４のUP FF７
６０，VP FF７６２，WP FF７６４，UN FF
７６６，VN FF７６８，WN FF７７０を第２
０図の選択回路で選んで、その第１比較出力ラツ
チ群６０２に“１”をラツチする。さらに第２比
較出力ラツチ群６０４のUP BF９１６，VP BF
９１８，WP BF９２０，UN BF９２２，VN
BF９２４，WN BF９２６はそれぞれ、UP FF
７６０，VP FF７６２，WP FF７６４，UN
FF７６６，VN FF７６８，WN FF７７０の出
力をラツチする。 また、ステージ信号DP−Ｐの処理のとき、
PWMT REG７３２は無条件にノンインクリメ
ントされ、基準レジスタ群５７０のD1 REG７０
６と比較され、D1 REG７０６の保持データが
PWMT REG７３２の保持データ以上の条件を
満足するとき、第１比較出力ラツチ群５７４の
UP FF７６０，VP FF７６２，WP FF７６４，
UN FF７６６，VN FF７６８，WN FF７７０
を第２０図の選択回路で選んで、との第１比較出
力ラツチ群６０２に“１”をラツチする。第２比
較出力ラツチ群６０４のUP BF９１６，VP BF
９１８，WP BF９２０，UN BF９２２，VN
BF９２４，UP BF９２６はそれぞれUP FF７
６０，VP FF７６２，WP FF７６４，UN FF
７６６，VN FF７６８，WN FF７７０の出力
をラツチする。 UP BF９１６，VP BF９１８，WP BF９２
０，UN BF９２２，VN BF９２４，WN BF
９２６の出力信号が各アームのパルス幅変調信号
となる。 第２０図は、第１３図に示す位相検出信号を同
期化した信号PU1，PV1，PW1によりステージ
信号OP−Ｐ，DP−Ｐの処理に必要な第１比較出
力ラツチ群６０２の選択回路を示す。また、第９
表はPU1，PV1，PW1の位相モードに応じた第
１比較出力ラツチ群６０２の選択表である。
【表】
【表】
第２０図は、外部パルス信号である位相検出信
号をSTAGE3−Ｐ・φ2＝１でラツチした信号
PU1，PV1，PW1を入力として、第９表に示す
位相信号であるPHASE0，PHASE1，
PHASE2，PHASE3，PHASE4，PHASE5，
PHASE6，PHASE7を位相デコーダ３０２、位
相ラツチ回路３０４を介して発生させる。そし
て、第１比較出力ラツチ群の選択するラツチは位
相信号に対応して第９表にOP−Ｐ，DP−Ｐの処
理毎に選ばれる。ここで、PHASE0，PHASE7
の状態は、位相検出器１５０の故障であり、あり
得ない状態である。このようなPHASE0，
PHASE7では、全アームを遮断して保護する。
第２０図は、位相検出器１５０の故障診断機能を
有していることになる。また、PHASE0，
PHASE7ではステータス・レジスタ５５０のビ
ツト４のS4へ“１”が書込まれ、CPU１１４へ
の割込み要求信号IRQとなり、パワー素子の保護
が可能である。 第２１図は、第３図に示すような位相検出器な
しの電動機（誘導電動機）の不等パルスのインバ
ータのゲート信号であるパルス変調信号PWMの
発生を説明した図である。 パルス幅変調信号の搬送波PWMの発生はステ
ージ信号PWM−Ｐの処理によつて行われる。搬
送波PWMは瞬時レジスタ群５７２のPWMT、
REG７３２と基準レジスタ群５７０のP0 REG
７０２、P1 REG７０４によつて作られる。ステ
ージ信号PWM−Ｐの処理のとき、PWMT REG
７３２は無条件にインクリメンタ／デクリメンタ
５７８によつてインクリメントもしくはデクリメ
ントされる。インクリメントとデクリメントの制
御は、第２比較出力ラツチ群６０４のP0 BF９
１０とP1 BF９１２によつて行われる。P0 BF
＝１でリセツト、P1 BF＝１でセツトされるフ
リツプ・フロツプ（図示せず）の出力のDEC／
INCが“０”のとき、PWMT REG７３２はイ
ンクリメントされ、DEC／INCが“１”のとき、
PWMT REG７３２はデクリメントされる。 また、デクリメントされるときは、P0 REG７
０２と比較され、P0 REG７０２の保持データが
PWMT REG７３２の保持データ以上の条件を
満足すると、第１比較出力ラツチ群６０２のP0
FF７５４に“１”をラツチする。さらに、第２
比較出力ラツチ群６０４のP0 BF９１０はP0
FF７５４の出力をラツチし、P0 BF９１０の出
力は“１”となる。 インクリメントされるときは、P1 REG７０４
と比較され、P1 REG７０４の保持データが
PWNT REGの保持データ以下の条件を満足す
ると、第１比較出力ラツチ群６０２のP1 FF７
５６に“１”をラツチする。さらに、第２比較出
力ラツチ群６０４のP1 BF９１２はP1 FF７５
６の出力をラツチし、P1 BF９１２の出力が
“１”となる。第２１図に示すようにPWMT
REG７３２の保持データは時間と共に変化する。 次に、モード０・レジスタ５５６のビツト４の
M4を“１”にした場合の不等パルスの個数の制
御について説明する。 パルス変調信号のパルスの個数を計数するPN
−Ｐの処理は、瞬時レジスタ群５７２のPNC
REG７３４はP0 BF９１０が“１”のときイン
クリメントされ、基準レジスタ群５７０のPN
REG７２０と比較され、PN REG７２０の保持
データがPNC REG７３４の保持データ以下の条
件を満足すると、第１比較出力ラツチ群５７４の
PN FF７５８に“１”をラツチする。さらに、
第２比較出力ラツチ群６０４のPN BF９１２は
PN FF７５８の出力をラツチし、PN BF９１２
の出力は“１”となる。また、PNC REG７３４
はPN BF９１２の出力が“１”のとき、リセツ
トされる。このPN BF９１２によつて、パルス
の個数が制御される。 第２２図は、位相検出器１５０の位相検出信号
PU，PV，PWに相当する信号PUI，PVI，PWI
の位相発生回路３０６を示す。位相発生回路３０
６は３段のシフト・レジスタであり、PN BF＝
１で１段づつシフトされ、そのシフト状態を第10
表に示す。位相モードは６モードあり、
PHASE1，PHASE2，PHASE3，PHASE4，
PHASE5，PHASE6である。
号をSTAGE3−Ｐ・φ2＝１でラツチした信号
PU1，PV1，PW1を入力として、第９表に示す
位相信号であるPHASE0，PHASE1，
PHASE2，PHASE3，PHASE4，PHASE5，
PHASE6，PHASE7を位相デコーダ３０２、位
相ラツチ回路３０４を介して発生させる。そし
て、第１比較出力ラツチ群の選択するラツチは位
相信号に対応して第９表にOP−Ｐ，DP−Ｐの処
理毎に選ばれる。ここで、PHASE0，PHASE7
の状態は、位相検出器１５０の故障であり、あり
得ない状態である。このようなPHASE0，
PHASE7では、全アームを遮断して保護する。
第２０図は、位相検出器１５０の故障診断機能を
有していることになる。また、PHASE0，
PHASE7ではステータス・レジスタ５５０のビ
ツト４のS4へ“１”が書込まれ、CPU１１４へ
の割込み要求信号IRQとなり、パワー素子の保護
が可能である。 第２１図は、第３図に示すような位相検出器な
しの電動機（誘導電動機）の不等パルスのインバ
ータのゲート信号であるパルス変調信号PWMの
発生を説明した図である。 パルス幅変調信号の搬送波PWMの発生はステ
ージ信号PWM−Ｐの処理によつて行われる。搬
送波PWMは瞬時レジスタ群５７２のPWMT、
REG７３２と基準レジスタ群５７０のP0 REG
７０２、P1 REG７０４によつて作られる。ステ
ージ信号PWM−Ｐの処理のとき、PWMT REG
７３２は無条件にインクリメンタ／デクリメンタ
５７８によつてインクリメントもしくはデクリメ
ントされる。インクリメントとデクリメントの制
御は、第２比較出力ラツチ群６０４のP0 BF９
１０とP1 BF９１２によつて行われる。P0 BF
＝１でリセツト、P1 BF＝１でセツトされるフ
リツプ・フロツプ（図示せず）の出力のDEC／
INCが“０”のとき、PWMT REG７３２はイ
ンクリメントされ、DEC／INCが“１”のとき、
PWMT REG７３２はデクリメントされる。 また、デクリメントされるときは、P0 REG７
０２と比較され、P0 REG７０２の保持データが
PWMT REG７３２の保持データ以上の条件を
満足すると、第１比較出力ラツチ群６０２のP0
FF７５４に“１”をラツチする。さらに、第２
比較出力ラツチ群６０４のP0 BF９１０はP0
FF７５４の出力をラツチし、P0 BF９１０の出
力は“１”となる。 インクリメントされるときは、P1 REG７０４
と比較され、P1 REG７０４の保持データが
PWNT REGの保持データ以下の条件を満足す
ると、第１比較出力ラツチ群６０２のP1 FF７
５６に“１”をラツチする。さらに、第２比較出
力ラツチ群６０４のP1 BF９１２はP1 FF７５
６の出力をラツチし、P1 BF９１２の出力が
“１”となる。第２１図に示すようにPWMT
REG７３２の保持データは時間と共に変化する。 次に、モード０・レジスタ５５６のビツト４の
M4を“１”にした場合の不等パルスの個数の制
御について説明する。 パルス変調信号のパルスの個数を計数するPN
−Ｐの処理は、瞬時レジスタ群５７２のPNC
REG７３４はP0 BF９１０が“１”のときイン
クリメントされ、基準レジスタ群５７０のPN
REG７２０と比較され、PN REG７２０の保持
データがPNC REG７３４の保持データ以下の条
件を満足すると、第１比較出力ラツチ群５７４の
PN FF７５８に“１”をラツチする。さらに、
第２比較出力ラツチ群６０４のPN BF９１２は
PN FF７５８の出力をラツチし、PN BF９１２
の出力は“１”となる。また、PNC REG７３４
はPN BF９１２の出力が“１”のとき、リセツ
トされる。このPN BF９１２によつて、パルス
の個数が制御される。 第２２図は、位相検出器１５０の位相検出信号
PU，PV，PWに相当する信号PUI，PVI，PWI
の位相発生回路３０６を示す。位相発生回路３０
６は３段のシフト・レジスタであり、PN BF＝
１で１段づつシフトされ、そのシフト状態を第10
表に示す。位相モードは６モードあり、
PHASE1，PHASE2，PHASE3，PHASE4，
PHASE5，PHASE6である。
【表】
次に不等パルスの各アームのパルス幅変調信号
はステージ信号UTM−Ｐ，VTM−Ｐ，WTM
−Ｐの処理によつて行われる。UTM−Ｐの処理
のとき、PWMT REG７３２は無条件にノンイ
ンクリメントされ、第２３図の基準レジスタ群５
７０の選択回路の基準レジスタ選択ラツチ３１２
によつて選ばれた変調波に関するレジスタ（D1
REG７０６，D2 REG７０８，D3 REG７１０，
D4 REG７１２，D5 REG７１４，D6 REG７１
６，D7 REG７１８）の保持データと比較され、
その比較結果は第２３図の比較結果選択ラツチ３
１０によつて選ばれた比較出力（基準レジスタ≦
瞬時レジスタ、基準レジスタ≧瞬時レジスタ、位
相信号）を第１比較出力ラツチ群６０２のUP
FF７６０にラツチすると同時に、その比較出力
の反転信号を第１比較出力ラツチ群６０２のUN
FF７６６にラツチし、さらに、第２比較出力ラ
ツチ群６０４のUP BF９１６，UN BF９２２
にそれぞれUP FF７６０，UN FF７６０の出力
をラツチする。また、ステージ信号VTM−Ｐ；
WTM−Ｐの処理も同様に動作する。 第２３図は、パルス幅変調制御回路を示す。
P0 BF９１０の出力が“１”で計数され、PN
BF９１４の出力が“１”でリセツトされるPNス
テージ・カウンタ３１４の出力SC0，SC1，SC2，
SC3と位相信号PUI，PVI，PWIを入力とするパ
ルス幅変調デコーダ３０８によつて、基準レジス
タ群５７０の基準レジスタの選択および比較結果
の選択が行なわれる。ステージ信号UTM−Ｐ，
VTM−Ｐ，WTM−Ｐでラツチられる基準レジ
スタ選択ラツチ３１２と比較結果選択ラツチ３１
０によつて、第11表に示す基準レジスタ選択信号
D1 REG SEL，D2 REG SEL，D3 REG SEL，
D4 REG SEL，D5 REG SEL，D6 REG SEL，
D7 REG SELと比較結果選択信号GE SEL（基準
レジスタの保持データ 瞬時レジスタの保持デー
タ）、LESEL（基準レジスタの保持データ 瞬時
レジスタの保持データ）、PHASE SEL（位相信
号）を発生させる。
はステージ信号UTM−Ｐ，VTM−Ｐ，WTM
−Ｐの処理によつて行われる。UTM−Ｐの処理
のとき、PWMT REG７３２は無条件にノンイ
ンクリメントされ、第２３図の基準レジスタ群５
７０の選択回路の基準レジスタ選択ラツチ３１２
によつて選ばれた変調波に関するレジスタ（D1
REG７０６，D2 REG７０８，D3 REG７１０，
D4 REG７１２，D5 REG７１４，D6 REG７１
６，D7 REG７１８）の保持データと比較され、
その比較結果は第２３図の比較結果選択ラツチ３
１０によつて選ばれた比較出力（基準レジスタ≦
瞬時レジスタ、基準レジスタ≧瞬時レジスタ、位
相信号）を第１比較出力ラツチ群６０２のUP
FF７６０にラツチすると同時に、その比較出力
の反転信号を第１比較出力ラツチ群６０２のUN
FF７６６にラツチし、さらに、第２比較出力ラ
ツチ群６０４のUP BF９１６，UN BF９２２
にそれぞれUP FF７６０，UN FF７６０の出力
をラツチする。また、ステージ信号VTM−Ｐ；
WTM−Ｐの処理も同様に動作する。 第２３図は、パルス幅変調制御回路を示す。
P0 BF９１０の出力が“１”で計数され、PN
BF９１４の出力が“１”でリセツトされるPNス
テージ・カウンタ３１４の出力SC0，SC1，SC2，
SC3と位相信号PUI，PVI，PWIを入力とするパ
ルス幅変調デコーダ３０８によつて、基準レジス
タ群５７０の基準レジスタの選択および比較結果
の選択が行なわれる。ステージ信号UTM−Ｐ，
VTM−Ｐ，WTM−Ｐでラツチられる基準レジ
スタ選択ラツチ３１２と比較結果選択ラツチ３１
０によつて、第11表に示す基準レジスタ選択信号
D1 REG SEL，D2 REG SEL，D3 REG SEL，
D4 REG SEL，D5 REG SEL，D6 REG SEL，
D7 REG SELと比較結果選択信号GE SEL（基準
レジスタの保持データ 瞬時レジスタの保持デー
タ）、LESEL（基準レジスタの保持データ 瞬時
レジスタの保持データ）、PHASE SEL（位相信
号）を発生させる。
【表】
【表】
【表】
この結果第２１図に示すUP BF９１６，VP
BF９１８，WP BF９２０，UN BF９２２，
VN BF９２４，WN BF９２６の信号が作られ、
各アームにゲート信号となる。第２１図に示す15
個の不等パルスのパルス幅変調信号を発生するこ
とができる。また、９個の不等パルス、３個の不
等パルスも、基準レジスタ群５７０のPN REG
７２０のデータをCPU１１４より変更すること
によつて可能であり、インバータの周波数に応じ
て変更するのがよい。 さらに、等パルスについては、モード０・レジ
スタ５５６のビツト４のM4を“０”にすること
によつて、基準レジスタ５７０のD1 REG７０６
のみを選択することで可能となる。 また、モード０・レジスタ５５６のビツト６の
M6を“０”にすると、第１９図の位相検出器付
電動機（無整流子電動機）のパルス幅変調信号発
生となり、M6を“１”にすると第２１図の誘導
電動機の不等パルスのパルス幅変調信号発生とな
る。 第２４図はチヨツパ信号CHの発生を説明した
図である。チヨツパ信号CHはデユーテイ制御を
行う。基準レジスタ群５７０には第１５図に示す
ように同期のデータを保持するCHP REG７２４
とオン時間のデータを保持するCHD REG７２
６がある。またタイマとしては瞬時レジスタ群５
７２のCHT REG７４０により作られる。 ステージ信号CHP−Ｐ処理のとき、CHT
REG７４０は無条件にインクリメントされ、ま
たCHP REG７２４と比較され、CHP REG７２
４の保持データがCHT REG７４０の保持デー
タ以下の条件を満足するとき、第１比較出力ラツ
チ群６０２のCHP FF７７４に“１”をラツチ
する。さらに、第２比較出力ラツチ群６０４の
CHP BF９３０はCHP FF７７４の出力をラツ
チし、CHP BF９３０の出力は“１”となる。 ステージ信号CHD−Ｐの処理のとき、CHT
REG７４０は無条件にノンインクリメントされ
る。また、CHP BF９３０の出力が“１”で
CHT REG７４０はリセツトされる。この処理
では、CHD REG７２６の保持データがCHT
REG７４０の保持データ以下の条件を満足した
とき、第１比較出力ラツチ群６０２のCHD FF
７７６に“１”をラツチし、第２比較出力ラツチ
群６０４のCHD BF９３２はCHD FF７７６の
出力がラツチされ、CHD BF９３２の出力は
“１”となる。 このCHD BF９３２の反転出力がチヨツパ信
号CHである。 第２５図は、同期化された外部パルス信号PS
のパルス時間幅を測定する２つの処理、PG処理、
PGN処理をモード０レジスタ５５６のM2＝０の
ときの状態を説明した図である。 測定方法は、同期化された外部パルス信号PS
＝１のときから測定が始まる。測定する時間幅は
瞬時レジスタ群５７２のPG REG７３８で決定
される。 PG REG７３８はステージ信号PG−Ｐの処理
のとき、瞬時レジスタ群５７２のPGT REG７３
８は無条件にインクリメントされる。しかし、同
期化された外部パルス信号PSのパルス時間幅が
長くなるとPGT REG７３８はオーバーフローす
ることになる（第２５図のＢ点）。そこで、PGT
REG７３８のオーバーフロー回数を計数するス
テージ信号PGN−Ｐ処理がある。 また、PGT REG７３８の保持データは基準レ
ジスタ群５７０のP0 REG７０２の保持データ
（通常、総て０である。）と比較され、P0 REG７
０２の保持データがPGT REG７３８の保持デー
タ以上の条件を満足するとき、第１比較出力ラツ
チ群６０２のPG FF７８０に“１”をラツチす
る。さらに、第２比較出力ラツチ群６０４のPG
BF９３６はPG FF７８０の出力をラツチ、PG
BF７８０の出力は“１”となり、PGT REG７
３８がオーバーフローしたことが分る。また、オ
ーバーフローの回数を計数するステージ信号
PGN−Ｐの処理はオーバーフローを示すPG BF
が“１”という条件で、瞬時レジスタ群５７２の
PGNC REG７４０はインクリメントされる。 同期化された外部パルス信号PS＝１により、
ステージ信号PG−Ｐの処理で、PGT REG７３
８の保持データを出力レジスタ群５７４のPG
REG７４８に転送し（第２５図Ｃ）、書込みPG
REG７３８はリセツトされる。また、ステージ
信号PGN−Ｐの処理で、PGNC REG７４０の
保持データを出力レジスタ群５７４のPGN
REG７５０に転送し（第２５図Ｄ）、書込み、
PGNC REG７４０はリセツトされる。 出力レジスタ群５７４のPG REG７４８と
PGN REG７５０のそれぞれの保持データで同
期化された外部パルス信号PSのパルス時間幅の
測定ができる。 第２６図は、モード０レジスタ５５６のＭ＝１
の状態における時間幅内の同期化された外部パル
ス信号PSを計数する方法や処理を説明した図で
ある。 時間幅を測定する瞬時レジスタ群５７２の
PULSWT REG７３６は、ステージ信号
PULSW−Ｐで無条件にインクリメントされ、ま
た、第２比較出力ラツチ群６０４のPULSW BF
９２８が“１”のときリセツトされる。また、基
準レジスタ群５７０のPULSW REG７２２の保
持データと瞬時レジスタ群５７２のPULSWT
REG７３６の保持データと比較され、PULSW
REG７２２の保持データがPULSWT REG７３
６の保持データ以下の条件を満足するとき、第１
比較出力ラツチ群６０２のPULSW FF７７２に
“１”をラツチする。さらに、第２比較出力ラツ
チ群６０４のPULSW BF９２８はPULSW FF
７７２の出力をラツチし、PULSW BF９２８の
出力は“１”となり、ある時間幅を得ることがで
きる。 PULSW BF９２８の立上りを示すPULSWD
＝１により、ステージ信号PULS−Ｐの処理で同
期化された外部パルス信号PSを計数した瞬時レ
ジスタ群５７２のPULSC REG７３８の保持デ
ータを出力レジスタ群５７４のPULS・REG７４
８に転送し（第２６図Ｅ）、書込む。また、
PULSW BF９２８が“１”のとき、PULSC
REG７３８はリセツトされ、ある時間幅内の同
期化された外部パルス信号PSの計数が得られる。 第２５図のPG−Ｐ，PGN−Ｐ処理、第２６図
のPULR−Ｐ処理は共に電動機の回転数を示すも
ので、低速の時に精度がよいPG−Ｐ，PGN−Ｐ
処理、高速の時に精度がよいPULS−Ｐ処理は
CPU１１４より書込まれる第２表のモード０・
レジスタのM2によつて切換えられる。 第２７図は、タイマとして動作し、ある時間毎
にCPU１１４に割込み要求するステージ信号
INTV−Ｐの処理を説明した図である。 時間幅を測定する瞬時レジスタ群５７２の
INTVT REG７４２は、ステージ信号INTV−
Ｐの処理で無条件にインクリメントされ、また、
第２比較出力ラツチ群６０４のINTV BF９３４
が“１”のときリセツトされる。また、基準レジ
スタ群５７０のINTV REG７２８の保持データ
と瞬時レジスタ群５７２のINTVT−REG７４４
と比較され、INTV REG７２８の保持データが
INTVT REG７４４の保持データ以下の条件を
満足するとき、第１比較出力ラツチ群６０２の
INTV FF７７８に“１”をラツチする。さら
に、第２比較出力ラツチ群６０４のINTV BF９
３４はINTV FF７７８の出力をラツチし、
INTV BF９３４の出力は“１”となる。 このINTV BF９３４の立上りを示すINTVD
＝１でステータレジスタ５５０のビツト５のS5に
１を書込むことにより、CPU１１４への割込み
要求信号IRQとなる。 第２８図は、電流制限のためのステージへの割
込みを説明した図である。 ステージ信号CMT−Ｐの処理はある時間が経
過した後ではなく、電流専用Ａ／Ｄ変換器５４６
のＡ／Ｄ変換終了信号ADE＝１によつて発生す
る。 ステージ信号CMT−Ｐの処理は電流専用Ａ／
Ｄ変換器５４６のＡ／Ｄ変換されたデイジタルデ
ータを保持しているDGTLO REG５４６と基準
レジスタ群５７０のCMT REG７３０の保持デ
ータと比較され、CMT REG７３０の保持デー
タ≦DGTLO REG５４６の保持データという条
件を満足するとき、第１比較出力ラツチ群６０２
のCMT FF７８２に“１”をラツチする。さら
に、第２比較出力ラツチ群６０４のCMT BF９
３７はCMT FF７８２の出力をラツチし、CMT
BF９３７の出力は“１”となる。 このCMT BF９３７の立上りを示すCMTD＝
１でステータレジスタ５５０のビツト３のS3に１
を書込むことにより、CPU１１４への割込み要
求信号IRQとなる。 また、CMTD＝１で出力パルスをオフする。 第２９図は出力コントローラ６６６を制御する
ためのトリガ・パルス信号TRG0−ＰとTRG1−
Ｐを発生する詳細図である。 このトリガ・パルス信号TRG0−ＰとTRG1−
Ｐは、インバータの各アームのパワー素子の保護
のため使用される。出力コントローラ６６６はパ
ワー素子の最小オン時間、最小オフ時間の補償、
およびインバータのＰ側アームのパワー素子とＮ
側アームのパワー素子のオーバーラツプ防止とい
う保護機能を有する。 ステージ信号STAGE3−Ｐ・φ1＝１でトリガ
０・カウンタ６６０は計数され、その出力である
R00，R01，R02，R03，R04とモード２・レジスタ
５６０のG0，G1，G2を入力とするトリガ０・デ
コーダ６６２によつて、出力信号TRG0−８，
TRG0−16，TRG0−32，TRG0−64，TRG0−
128が作られる。トリガ０・デコーダ６６２の内
容を第12表に示す。出力信号TRG0−８，TRG0
−16，TRG0−32，TRG0−64，TRG0−128を
５入力のNOR回路４１２を介して、φ2＝１で
“Ｔ”となるラツチ回路６６４で、ノア回路４１
２の出力をラツチし、クロツク信号φ2とラツチ
回路６６４の出力を入力とする２入力ノア回路４
２０の出力がTRG0−Ｐとなる。
BF９１８，WP BF９２０，UN BF９２２，
VN BF９２４，WN BF９２６の信号が作られ、
各アームにゲート信号となる。第２１図に示す15
個の不等パルスのパルス幅変調信号を発生するこ
とができる。また、９個の不等パルス、３個の不
等パルスも、基準レジスタ群５７０のPN REG
７２０のデータをCPU１１４より変更すること
によつて可能であり、インバータの周波数に応じ
て変更するのがよい。 さらに、等パルスについては、モード０・レジ
スタ５５６のビツト４のM4を“０”にすること
によつて、基準レジスタ５７０のD1 REG７０６
のみを選択することで可能となる。 また、モード０・レジスタ５５６のビツト６の
M6を“０”にすると、第１９図の位相検出器付
電動機（無整流子電動機）のパルス幅変調信号発
生となり、M6を“１”にすると第２１図の誘導
電動機の不等パルスのパルス幅変調信号発生とな
る。 第２４図はチヨツパ信号CHの発生を説明した
図である。チヨツパ信号CHはデユーテイ制御を
行う。基準レジスタ群５７０には第１５図に示す
ように同期のデータを保持するCHP REG７２４
とオン時間のデータを保持するCHD REG７２
６がある。またタイマとしては瞬時レジスタ群５
７２のCHT REG７４０により作られる。 ステージ信号CHP−Ｐ処理のとき、CHT
REG７４０は無条件にインクリメントされ、ま
たCHP REG７２４と比較され、CHP REG７２
４の保持データがCHT REG７４０の保持デー
タ以下の条件を満足するとき、第１比較出力ラツ
チ群６０２のCHP FF７７４に“１”をラツチ
する。さらに、第２比較出力ラツチ群６０４の
CHP BF９３０はCHP FF７７４の出力をラツ
チし、CHP BF９３０の出力は“１”となる。 ステージ信号CHD−Ｐの処理のとき、CHT
REG７４０は無条件にノンインクリメントされ
る。また、CHP BF９３０の出力が“１”で
CHT REG７４０はリセツトされる。この処理
では、CHD REG７２６の保持データがCHT
REG７４０の保持データ以下の条件を満足した
とき、第１比較出力ラツチ群６０２のCHD FF
７７６に“１”をラツチし、第２比較出力ラツチ
群６０４のCHD BF９３２はCHD FF７７６の
出力がラツチされ、CHD BF９３２の出力は
“１”となる。 このCHD BF９３２の反転出力がチヨツパ信
号CHである。 第２５図は、同期化された外部パルス信号PS
のパルス時間幅を測定する２つの処理、PG処理、
PGN処理をモード０レジスタ５５６のM2＝０の
ときの状態を説明した図である。 測定方法は、同期化された外部パルス信号PS
＝１のときから測定が始まる。測定する時間幅は
瞬時レジスタ群５７２のPG REG７３８で決定
される。 PG REG７３８はステージ信号PG−Ｐの処理
のとき、瞬時レジスタ群５７２のPGT REG７３
８は無条件にインクリメントされる。しかし、同
期化された外部パルス信号PSのパルス時間幅が
長くなるとPGT REG７３８はオーバーフローす
ることになる（第２５図のＢ点）。そこで、PGT
REG７３８のオーバーフロー回数を計数するス
テージ信号PGN−Ｐ処理がある。 また、PGT REG７３８の保持データは基準レ
ジスタ群５７０のP0 REG７０２の保持データ
（通常、総て０である。）と比較され、P0 REG７
０２の保持データがPGT REG７３８の保持デー
タ以上の条件を満足するとき、第１比較出力ラツ
チ群６０２のPG FF７８０に“１”をラツチす
る。さらに、第２比較出力ラツチ群６０４のPG
BF９３６はPG FF７８０の出力をラツチ、PG
BF７８０の出力は“１”となり、PGT REG７
３８がオーバーフローしたことが分る。また、オ
ーバーフローの回数を計数するステージ信号
PGN−Ｐの処理はオーバーフローを示すPG BF
が“１”という条件で、瞬時レジスタ群５７２の
PGNC REG７４０はインクリメントされる。 同期化された外部パルス信号PS＝１により、
ステージ信号PG−Ｐの処理で、PGT REG７３
８の保持データを出力レジスタ群５７４のPG
REG７４８に転送し（第２５図Ｃ）、書込みPG
REG７３８はリセツトされる。また、ステージ
信号PGN−Ｐの処理で、PGNC REG７４０の
保持データを出力レジスタ群５７４のPGN
REG７５０に転送し（第２５図Ｄ）、書込み、
PGNC REG７４０はリセツトされる。 出力レジスタ群５７４のPG REG７４８と
PGN REG７５０のそれぞれの保持データで同
期化された外部パルス信号PSのパルス時間幅の
測定ができる。 第２６図は、モード０レジスタ５５６のＭ＝１
の状態における時間幅内の同期化された外部パル
ス信号PSを計数する方法や処理を説明した図で
ある。 時間幅を測定する瞬時レジスタ群５７２の
PULSWT REG７３６は、ステージ信号
PULSW−Ｐで無条件にインクリメントされ、ま
た、第２比較出力ラツチ群６０４のPULSW BF
９２８が“１”のときリセツトされる。また、基
準レジスタ群５７０のPULSW REG７２２の保
持データと瞬時レジスタ群５７２のPULSWT
REG７３６の保持データと比較され、PULSW
REG７２２の保持データがPULSWT REG７３
６の保持データ以下の条件を満足するとき、第１
比較出力ラツチ群６０２のPULSW FF７７２に
“１”をラツチする。さらに、第２比較出力ラツ
チ群６０４のPULSW BF９２８はPULSW FF
７７２の出力をラツチし、PULSW BF９２８の
出力は“１”となり、ある時間幅を得ることがで
きる。 PULSW BF９２８の立上りを示すPULSWD
＝１により、ステージ信号PULS−Ｐの処理で同
期化された外部パルス信号PSを計数した瞬時レ
ジスタ群５７２のPULSC REG７３８の保持デ
ータを出力レジスタ群５７４のPULS・REG７４
８に転送し（第２６図Ｅ）、書込む。また、
PULSW BF９２８が“１”のとき、PULSC
REG７３８はリセツトされ、ある時間幅内の同
期化された外部パルス信号PSの計数が得られる。 第２５図のPG−Ｐ，PGN−Ｐ処理、第２６図
のPULR−Ｐ処理は共に電動機の回転数を示すも
ので、低速の時に精度がよいPG−Ｐ，PGN−Ｐ
処理、高速の時に精度がよいPULS−Ｐ処理は
CPU１１４より書込まれる第２表のモード０・
レジスタのM2によつて切換えられる。 第２７図は、タイマとして動作し、ある時間毎
にCPU１１４に割込み要求するステージ信号
INTV−Ｐの処理を説明した図である。 時間幅を測定する瞬時レジスタ群５７２の
INTVT REG７４２は、ステージ信号INTV−
Ｐの処理で無条件にインクリメントされ、また、
第２比較出力ラツチ群６０４のINTV BF９３４
が“１”のときリセツトされる。また、基準レジ
スタ群５７０のINTV REG７２８の保持データ
と瞬時レジスタ群５７２のINTVT−REG７４４
と比較され、INTV REG７２８の保持データが
INTVT REG７４４の保持データ以下の条件を
満足するとき、第１比較出力ラツチ群６０２の
INTV FF７７８に“１”をラツチする。さら
に、第２比較出力ラツチ群６０４のINTV BF９
３４はINTV FF７７８の出力をラツチし、
INTV BF９３４の出力は“１”となる。 このINTV BF９３４の立上りを示すINTVD
＝１でステータレジスタ５５０のビツト５のS5に
１を書込むことにより、CPU１１４への割込み
要求信号IRQとなる。 第２８図は、電流制限のためのステージへの割
込みを説明した図である。 ステージ信号CMT−Ｐの処理はある時間が経
過した後ではなく、電流専用Ａ／Ｄ変換器５４６
のＡ／Ｄ変換終了信号ADE＝１によつて発生す
る。 ステージ信号CMT−Ｐの処理は電流専用Ａ／
Ｄ変換器５４６のＡ／Ｄ変換されたデイジタルデ
ータを保持しているDGTLO REG５４６と基準
レジスタ群５７０のCMT REG７３０の保持デ
ータと比較され、CMT REG７３０の保持デー
タ≦DGTLO REG５４６の保持データという条
件を満足するとき、第１比較出力ラツチ群６０２
のCMT FF７８２に“１”をラツチする。さら
に、第２比較出力ラツチ群６０４のCMT BF９
３７はCMT FF７８２の出力をラツチし、CMT
BF９３７の出力は“１”となる。 このCMT BF９３７の立上りを示すCMTD＝
１でステータレジスタ５５０のビツト３のS3に１
を書込むことにより、CPU１１４への割込み要
求信号IRQとなる。 また、CMTD＝１で出力パルスをオフする。 第２９図は出力コントローラ６６６を制御する
ためのトリガ・パルス信号TRG0−ＰとTRG1−
Ｐを発生する詳細図である。 このトリガ・パルス信号TRG0−ＰとTRG1−
Ｐは、インバータの各アームのパワー素子の保護
のため使用される。出力コントローラ６６６はパ
ワー素子の最小オン時間、最小オフ時間の補償、
およびインバータのＰ側アームのパワー素子とＮ
側アームのパワー素子のオーバーラツプ防止とい
う保護機能を有する。 ステージ信号STAGE3−Ｐ・φ1＝１でトリガ
０・カウンタ６６０は計数され、その出力である
R00，R01，R02，R03，R04とモード２・レジスタ
５６０のG0，G1，G2を入力とするトリガ０・デ
コーダ６６２によつて、出力信号TRG0−８，
TRG0−16，TRG0−32，TRG0−64，TRG0−
128が作られる。トリガ０・デコーダ６６２の内
容を第12表に示す。出力信号TRG0−８，TRG0
−16，TRG0−32，TRG0−64，TRG0−128を
５入力のNOR回路４１２を介して、φ2＝１で
“Ｔ”となるラツチ回路６６４で、ノア回路４１
２の出力をラツチし、クロツク信号φ2とラツチ
回路６６４の出力を入力とする２入力ノア回路４
２０の出力がTRG0−Ｐとなる。
【表】
【表】
TRG1−Ｐについても、第13表に示すようにト
リガ１・デコーダ６６３によつて出力され、
TRG0−Ｐと同じ動作である。 また、TRG0−８，TRG1−８は8μs毎、
TRG0−16，TRG1−16は16μs毎、TRG0−32，
TRG1−32は32μs毎、TRG0−64，TRG1−64は
64μs毎、TRG0−128，TRG1−128は128μs毎に
発生するパルスであるが、きめ細かくパルスを発
生させるにはステージ信号にTRG0−Ｐ，TRG1
−Ｐを設けることも可能である。この時間幅が補
償や保護のための時間となる。 第３０図は、出力コントローラ６６６の詳細な
回路図であり、第３１図はそのタイミング図であ
る。 第２比較出力ラツチ群６０４のパルス幅変調信
号の２つUP BF９１６とUN BF９２２につい
て説明する。 トリガ０・パルス信号TRG0−Ｐ＝１で
“Through”となるラツチ回路４３０の入力とな
るのはUP BF９１６の出力信号である。そのラ
ツチ回路４３０出力信号UPS1が第３１図に示す
ような波形が得られる。UP BF９１６の出力信
号のαのTRG0−Ｐのパルス幅より短いため、
UPS1には、パルスとして現われていない。ここ
で、パワー素子の最小オン時間の補償を行うこと
ができる。 ラツチ回路４３０と同じ動作をするラツチ回路
４３２の入力となるのはUN BF９２２の出力信
号である。そのラツチ回路４３２の出力信号
UNS1も第３１図に示すような波形が得られる。
このUNS1もUPS1と同様にαに相当するパルス
は現われていない。ここで、パワー素子の最小オ
ン時間の補償を行うことができる。 さらに、トリガ１・パルス信号TRG1−Ｐ＝１
で“Ｔ”となるラツチ回路４４２の入力となるの
はラツチ回路４３０の出力信号UPS1であり、そ
の出力信号はUPS2となる。UPS1とUPS2を入力
とするAND回路４６６の出力信号がU+である。
また、トリガ１・パルス信号TRG1−Ｐ＝１で
“Ｔ”となるラツチ回路４４４の入力となるのは、
ラツチ回路４３２の出力信号UNS1であり、その
出力信号UNS2となる。UNS1とUNS2を入力と
するAND回路４６８の出力信号がU-である。イ
ンバータのＰ側アームのゲート信号となるU+と
Ｎ側アームのゲート信号となるU-は第３１図に
示すように時間τLagのノンオーバーラツプがあ
り、U-のオフ信号が入つて、時間τLag経過したと
きは、Ｎ側アームのパワー素子は完全にオフとな
つているため、U+にはオン信号が発生しＰ側ア
ームのパワー素子をオンする。 また、第２比較出力ラツチ群のVP BF９１８
とVN BP９２４との関係、WP BF９２０と
WN BF９２６との関係は、UP BF９１６とUN
BFとの関係と同じである。 さらにCHD BF９３２の出力と信号CHOPの
関係はUP BF９１８の出力とラツチ回路４３０
の出力信号UPS1との関係と同じで、最小オン時
間、最小オフ時間の補償ができる。 第３０図のセレクター４５８，４６０，４６
２，４６４は、モード０・レジスタ５５６のビツ
ト７のM7によつて制御される。M7＝０のときは
U+，U-には、UP BF９１６とUN BF９２２の
出力が、W+，W-には、WP BF９２０とWN
BF９２６の出力が関係し、電動機は正転する。
しかし、M7＝１のときはU+，U-には、WP BF
９２０とWN BF９２６の出力が、W+，W-に
は、UP BF９１６とUN BF９２２の出力が関
係し、電動機は逆転する。 このようにして、出力パルス信号のパルス幅変
調のゲート信号U+，U-，V+，V-，W+，W-と
チヨツパ信号CHOPは完全に補償や保護を行つた
後、ゲート・ドライバー１３０へ送られる。 次に基準レジスタ群５７０に基準データをセツ
トする方法について説明する。 例えば、第４図のパルス幅変調信号を発生させ
るためには、速度指令SPをＡ／Ｄ変換し、CPU
１１４内へ取込み、そのデータに基づいて、速度
指令SPからの周波数に対して、電動機１５２への
実効電圧と不等パルスの個数を計算処理あるいは
マツプ状に記憶されている情報より求める。周波
数に対してP0 REG７０２，P1 REG７０４にデ
ータをセツトし、さらに、パルスの個数である
PN REG７２０と実効電圧を決定する変調波の
D1〜D7 REG７０６〜７１８にデータをセツト
する。これらのデータがセツトされると、第４図
のパルス幅変調信号が発生する。さらに、電動機
１５２への実効電圧を変える場合、CPUで計算
処理し、D1〜D7 REG７０６〜７１８のデータ
をセツトすることにより、パルス幅変調信号を発
生させる。 チヨツパ信号CHOPは、第２４図に示すごと
く、電動機の状態に応じて、CPU１１４内で計
算処理もしくはマツプ状の情報に基づいて得られ
た周期とオン時間のデータをそれぞれCHP REG
７２４ CHD REG７２６へセツトすることに
より、パワー素子の通電時間を制御する信号が発
生する。 第２５図、第２６図は回転数の計測である。第
２５図は電動機の低速回転数の場合で、外部パル
ス信号の時間幅が計測され、出力レジスタ群の
PG REG７４８とPGN REG７５０へデータが
保持され、CPU１１４へ取込まれる。時間幅Ｔ Ｔ＝（PGM REG750の保持データ）×2048μs＋
（PG REG748の保持データ）8μs として計算され、回転数が計測できる。 第２６図は、ある時間幅内の外部パルスの個数
を計数し、PULS REG７４８へデータが保持さ
れ、CPU１１４へ取込まれる。また、時間幅を
決定するのはPULSW REG７２２へデータをセ
ツトすることにより発生する。 CPU１１４のタイマー割込み要求は、プログ
ラム作成上、タイマーが必要な時に使用され、必
要な時間のデータをINTV REG７２８にセツト
することにより、割込み要求が発生する。 電流制限は、ステージへの割込みによつて行な
われ、制限値のデータをCMT REG７３０にセ
ツトすることによつて行われる。また、ステージ
への割込みはＡ／Ｄ変換終了後に発生する。 以上説明したように本発明は、電動機に速度指
令を与える速度指令手段、電動機の速度あるいは
回転子の位置等を検出する複数個の検出手段、こ
れらの複数個の検出手段の出力信号をデイジタル
制御量として演算処理するデイジタル演算回路、
該デイジタル演算回路の出力を所定のパルス出力
に変換するパルス入出力回路、該パルス入出力回
路の出力に基づいて上記電動機の複数のデイジタ
ル制御量を制御するための制御手段を備えたもの
において、上記デイジタル演算回路の出力を保持
するための基準レジスタ群と、前記複数個の検出
手段の検出信号を保持する瞬時レジスタ群と、該
瞬時レジスタ群の出力をサンプリングする出力レ
ジスタ群と、上記基準レジスタ群および瞬時レジ
スタ群の中から選択された各レジスタの保持デー
タを比較する比較回路および該比較回路による比
較結果を保持するための比較出力ラツチ回路と、
各処理を時分割制御するためのステージカウンタ
を備え、該瞬時レジスタ群の保持データをステー
ジカウンタの出力によつて各ステージに応じて選
択し、前記選択された保持データをインクリメン
タ／デクリメンタを介して再び瞬時レジスタに保
持すると共に、インクリメンタ／デクリメンタの
計数条件を発生させるインクリメンタ／デクリメ
ンタ・コントローラを設け、前記電動機の位置検
出手段から得られた信号のエツジを各ステージの
ステージ信号に同期化して検出し、これによつて
検出されたエツジ信号を前記インクリメンタ／デ
クレメンタ・コントローラに入力する同期化回路
を設け、前記比較出力ラツチ回路の出力信号を前
記電動機の制御信号として出力すると共に、前記
インクリメンタ／デクリメンタ・コントローラに
付与するように構成したので、特に、ステージ信
号に対し不規則に入力される外部パルス信号を同
期化して取込むことができ、正確な検出ができる
と共に、同期化された立上り、立下がり信号を各
処理に取入れているので電動機が高速で回転して
いても外部パルス信号の正確な検出が可能になる
効果を有するものである。
リガ１・デコーダ６６３によつて出力され、
TRG0−Ｐと同じ動作である。 また、TRG0−８，TRG1−８は8μs毎、
TRG0−16，TRG1−16は16μs毎、TRG0−32，
TRG1−32は32μs毎、TRG0−64，TRG1−64は
64μs毎、TRG0−128，TRG1−128は128μs毎に
発生するパルスであるが、きめ細かくパルスを発
生させるにはステージ信号にTRG0−Ｐ，TRG1
−Ｐを設けることも可能である。この時間幅が補
償や保護のための時間となる。 第３０図は、出力コントローラ６６６の詳細な
回路図であり、第３１図はそのタイミング図であ
る。 第２比較出力ラツチ群６０４のパルス幅変調信
号の２つUP BF９１６とUN BF９２２につい
て説明する。 トリガ０・パルス信号TRG0−Ｐ＝１で
“Through”となるラツチ回路４３０の入力とな
るのはUP BF９１６の出力信号である。そのラ
ツチ回路４３０出力信号UPS1が第３１図に示す
ような波形が得られる。UP BF９１６の出力信
号のαのTRG0−Ｐのパルス幅より短いため、
UPS1には、パルスとして現われていない。ここ
で、パワー素子の最小オン時間の補償を行うこと
ができる。 ラツチ回路４３０と同じ動作をするラツチ回路
４３２の入力となるのはUN BF９２２の出力信
号である。そのラツチ回路４３２の出力信号
UNS1も第３１図に示すような波形が得られる。
このUNS1もUPS1と同様にαに相当するパルス
は現われていない。ここで、パワー素子の最小オ
ン時間の補償を行うことができる。 さらに、トリガ１・パルス信号TRG1−Ｐ＝１
で“Ｔ”となるラツチ回路４４２の入力となるの
はラツチ回路４３０の出力信号UPS1であり、そ
の出力信号はUPS2となる。UPS1とUPS2を入力
とするAND回路４６６の出力信号がU+である。
また、トリガ１・パルス信号TRG1−Ｐ＝１で
“Ｔ”となるラツチ回路４４４の入力となるのは、
ラツチ回路４３２の出力信号UNS1であり、その
出力信号UNS2となる。UNS1とUNS2を入力と
するAND回路４６８の出力信号がU-である。イ
ンバータのＰ側アームのゲート信号となるU+と
Ｎ側アームのゲート信号となるU-は第３１図に
示すように時間τLagのノンオーバーラツプがあ
り、U-のオフ信号が入つて、時間τLag経過したと
きは、Ｎ側アームのパワー素子は完全にオフとな
つているため、U+にはオン信号が発生しＰ側ア
ームのパワー素子をオンする。 また、第２比較出力ラツチ群のVP BF９１８
とVN BP９２４との関係、WP BF９２０と
WN BF９２６との関係は、UP BF９１６とUN
BFとの関係と同じである。 さらにCHD BF９３２の出力と信号CHOPの
関係はUP BF９１８の出力とラツチ回路４３０
の出力信号UPS1との関係と同じで、最小オン時
間、最小オフ時間の補償ができる。 第３０図のセレクター４５８，４６０，４６
２，４６４は、モード０・レジスタ５５６のビツ
ト７のM7によつて制御される。M7＝０のときは
U+，U-には、UP BF９１６とUN BF９２２の
出力が、W+，W-には、WP BF９２０とWN
BF９２６の出力が関係し、電動機は正転する。
しかし、M7＝１のときはU+，U-には、WP BF
９２０とWN BF９２６の出力が、W+，W-に
は、UP BF９１６とUN BF９２２の出力が関
係し、電動機は逆転する。 このようにして、出力パルス信号のパルス幅変
調のゲート信号U+，U-，V+，V-，W+，W-と
チヨツパ信号CHOPは完全に補償や保護を行つた
後、ゲート・ドライバー１３０へ送られる。 次に基準レジスタ群５７０に基準データをセツ
トする方法について説明する。 例えば、第４図のパルス幅変調信号を発生させ
るためには、速度指令SPをＡ／Ｄ変換し、CPU
１１４内へ取込み、そのデータに基づいて、速度
指令SPからの周波数に対して、電動機１５２への
実効電圧と不等パルスの個数を計算処理あるいは
マツプ状に記憶されている情報より求める。周波
数に対してP0 REG７０２，P1 REG７０４にデ
ータをセツトし、さらに、パルスの個数である
PN REG７２０と実効電圧を決定する変調波の
D1〜D7 REG７０６〜７１８にデータをセツト
する。これらのデータがセツトされると、第４図
のパルス幅変調信号が発生する。さらに、電動機
１５２への実効電圧を変える場合、CPUで計算
処理し、D1〜D7 REG７０６〜７１８のデータ
をセツトすることにより、パルス幅変調信号を発
生させる。 チヨツパ信号CHOPは、第２４図に示すごと
く、電動機の状態に応じて、CPU１１４内で計
算処理もしくはマツプ状の情報に基づいて得られ
た周期とオン時間のデータをそれぞれCHP REG
７２４ CHD REG７２６へセツトすることに
より、パワー素子の通電時間を制御する信号が発
生する。 第２５図、第２６図は回転数の計測である。第
２５図は電動機の低速回転数の場合で、外部パル
ス信号の時間幅が計測され、出力レジスタ群の
PG REG７４８とPGN REG７５０へデータが
保持され、CPU１１４へ取込まれる。時間幅Ｔ Ｔ＝（PGM REG750の保持データ）×2048μs＋
（PG REG748の保持データ）8μs として計算され、回転数が計測できる。 第２６図は、ある時間幅内の外部パルスの個数
を計数し、PULS REG７４８へデータが保持さ
れ、CPU１１４へ取込まれる。また、時間幅を
決定するのはPULSW REG７２２へデータをセ
ツトすることにより発生する。 CPU１１４のタイマー割込み要求は、プログ
ラム作成上、タイマーが必要な時に使用され、必
要な時間のデータをINTV REG７２８にセツト
することにより、割込み要求が発生する。 電流制限は、ステージへの割込みによつて行な
われ、制限値のデータをCMT REG７３０にセ
ツトすることによつて行われる。また、ステージ
への割込みはＡ／Ｄ変換終了後に発生する。 以上説明したように本発明は、電動機に速度指
令を与える速度指令手段、電動機の速度あるいは
回転子の位置等を検出する複数個の検出手段、こ
れらの複数個の検出手段の出力信号をデイジタル
制御量として演算処理するデイジタル演算回路、
該デイジタル演算回路の出力を所定のパルス出力
に変換するパルス入出力回路、該パルス入出力回
路の出力に基づいて上記電動機の複数のデイジタ
ル制御量を制御するための制御手段を備えたもの
において、上記デイジタル演算回路の出力を保持
するための基準レジスタ群と、前記複数個の検出
手段の検出信号を保持する瞬時レジスタ群と、該
瞬時レジスタ群の出力をサンプリングする出力レ
ジスタ群と、上記基準レジスタ群および瞬時レジ
スタ群の中から選択された各レジスタの保持デー
タを比較する比較回路および該比較回路による比
較結果を保持するための比較出力ラツチ回路と、
各処理を時分割制御するためのステージカウンタ
を備え、該瞬時レジスタ群の保持データをステー
ジカウンタの出力によつて各ステージに応じて選
択し、前記選択された保持データをインクリメン
タ／デクリメンタを介して再び瞬時レジスタに保
持すると共に、インクリメンタ／デクリメンタの
計数条件を発生させるインクリメンタ／デクリメ
ンタ・コントローラを設け、前記電動機の位置検
出手段から得られた信号のエツジを各ステージの
ステージ信号に同期化して検出し、これによつて
検出されたエツジ信号を前記インクリメンタ／デ
クレメンタ・コントローラに入力する同期化回路
を設け、前記比較出力ラツチ回路の出力信号を前
記電動機の制御信号として出力すると共に、前記
インクリメンタ／デクリメンタ・コントローラに
付与するように構成したので、特に、ステージ信
号に対し不規則に入力される外部パルス信号を同
期化して取込むことができ、正確な検出ができる
と共に、同期化された立上り、立下がり信号を各
処理に取入れているので電動機が高速で回転して
いても外部パルス信号の正確な検出が可能になる
効果を有するものである。
第１図は本発明の１実施例である位相検出器付
電動機（無整流子電動機）の制御装置の回路構成
図、第２図は第１図の各相のパルス幅変調波を説
明する図、第３図は位相検出器なし電動機（誘導
電動機）の制御装置の回路構成図、第４図は第３
図の各相のパルス幅変調波を説明する図、第５図
は入出力回路の詳細回路図、第６図は入出力回路
のタイミング図、第７図はノンオーバーラツプ回
路図、第８図はデータ・バスのブロツク構成図、
第９図はアドレス・バスのブロツク構成図、第１
０図はステータス・レジスタとマスク・レジスタ
の説明図、第１１図はステージ信号発生回路図、
第１２図は入出力回路のミステム・フロー図、第
１３図は外部パルスの同期化回路図、第１４図は
第１３図のタイミング図、第１５図は、基準レジ
スタ群の詳細レジスタ構成図、第１６図は瞬時レ
ジスタ群の詳細レジスタ構成図、第１７図は出力
レジスタ群の詳細レジスタ構成図、第１８図は第
１および第２比較出力ラツチ群のラツチ構成図、
第１９図は第２図のパルス幅変調信号の発生処理
タイミング図、第２０図は第１９図における第１
比較出力ラツチ群の選択回路図、第２１図は第４
図の不等パルス幅変調信号の発生処理タイミング
図、第２２図は位相発生回路図、第２３図はパル
ス幅変調制御回路図、第２４図はチヨツパ信号の
発生処理タイミング図、第２５図は外部パルス信
号のパルス時間幅測定処理タイミング図、第２６
図はある時間幅内のパルスの計数処理タイミング
図、第２７図はタイマーの割込みの発生処理タイ
ミング図、第２８図は電流制限の処理タイミング
図、第２９図は出力コントローラの信号発生回路
図、第３０図は出力コントローラの詳細回路図、
第３１図は第３０図のタイミング図である。 １００……位相検出器付電動機（無整流子電動
機）、１０２……位相検出器なし電動機（誘導電
動機）、１０４……温度センサ、１１４……
CPU、１１６……RAM、１１８……ROM、１
２０……入出力回路、１２２……マルチ・プレク
サー、１２３……インターフエイス回路、１２
４，１２７……アナログ・デイジタル変換回路、
１２５……デイスクリート入出力回路、１２６…
…パルス出力回路、１２８……パルス入力回路、
１３０……ゲート・ドライバー、１３１〜１３４
……増幅器、１３５……平滑コンデンサ、１３６
……シヤント抵抗、１３７，１３８……分圧抵
抗、１５０……位相検出器、１５２……パルス・
ジエネレータ、１６０……インバータ、１６２…
…データ・バス、１６４……アドレス・バス、１
６６……コントロールバス、１７５……整流回
路、１７６〜１７９……ダイオード、１８１……
抵抗、１８５……電源、１８６〜１９１……サイ
リスタ、１９２〜１９７……ダイオード、１９８
……サイリスタ、３０２……位相デコーダ、３０
４……位相ラツチ回路、３０６……位相発生回
路、３０８……パルス幅変調デコーダ、３１０…
…比較結果選択ラツチ、３１２……基準レジスタ
選択ラツチ、３１４……PN ステージ・カウン
タ、４１２，４１４……NOR回路、４２０，４
２２……NOR回路、４３０，４３２，４３４，
４３６，４３８，４４０，４４２，４４４，４４
６，４４８，４５０，４５２，４５４……ラツ
チ、４５６……NOTゲート、４５８，４６０，
４６２，４６４……AND−ORゲート、４６６，
４６８，４７０，４７２，４７４，４７６……
AND回路、５００……インクリメンタ／デクリ
メンタ・コントロールバス、５４０，５４２……
アナログ・デイジタル変換回路、５４４……マル
チ・プレクサー、５４６，５４８……デイジタ
ル・レジスタ、５５０……ステータス・レジス
タ、５５２……マスク・レジスタ、５５４……割
込みコントローラ、５５６……モード０・レジス
タ、５５８……モード１・レジスタ、５６０……
モード２・レジスタ、５７０……基準レジスタ
群、５７２……瞬時レジスタ群、５７４……出力
レジスタ群、５７６……ラツチ回路、５７８……
インクリメンタ／デクリメンタ、５８０……比較
回路、５８１……比較結果コントローラ、５９０
……インクリメンタ／デクリメンタ・コントロー
ラ、５９１……コントロール信号発生回路、６０
２……第１比較出力ラツチ群、６０４……第２比
較出力ラツチ群、６６０，６６１……トリガ・カ
ウンタ、６６２，６６３……トリガ・デコーダ、
６６４，６６５……ラツチ、６６６……出力コン
トローラ、６７０……ステージ・カウンタ、６７
２……ステージ・デコーダ、６７４……ステー
ジ・ラツチ回路、６８０……同期化回路、７０１
……ノンオーバーラツプ回路、７０２，７０４，
７０６，７０８，７１０，７１２，７１４，７１
６，７１８，７２０，７２２，７２４，７２６，
７２８，７３０，７３２，７３４，７３６，７３
８，７４０，７４２，７４４，７４６，７４８，
７５０，７５２，……レジスタ、７５４，７５
６，７５８，７６０，７６２，７６４，７６６，
７６８，７７０，７７２，７７４，７７６，７７
８，７８０，７８２……ラツチ、８０２……デー
タ・ラツチ、８０４……トライステート・バツフ
ア、８０６……ライト・バス、８０８……リード
バス、８１０……割込み要因信号、９０２……ア
ドレス・ラツチ回路、９０４……アドレス・セレ
クター、９０６……アドレス・デコーダ、９１
０，９１２，９１４，９１６，９１８，９２０，
９２２，９２４，９２６，９２８，９３０，９３
２，９３４，９３６，９３８……ラツチ、１１０
２，１１０４……ラツチ回路、１３０２，１３０
４，１３０６，１３０８，１３１０，１３１２…
…ラツチ、１３１４，１３１６，１３１８……
EXCLUSIVE OR回路、１３２０……NOR回
路、１３２２……NOT回路。
電動機（無整流子電動機）の制御装置の回路構成
図、第２図は第１図の各相のパルス幅変調波を説
明する図、第３図は位相検出器なし電動機（誘導
電動機）の制御装置の回路構成図、第４図は第３
図の各相のパルス幅変調波を説明する図、第５図
は入出力回路の詳細回路図、第６図は入出力回路
のタイミング図、第７図はノンオーバーラツプ回
路図、第８図はデータ・バスのブロツク構成図、
第９図はアドレス・バスのブロツク構成図、第１
０図はステータス・レジスタとマスク・レジスタ
の説明図、第１１図はステージ信号発生回路図、
第１２図は入出力回路のミステム・フロー図、第
１３図は外部パルスの同期化回路図、第１４図は
第１３図のタイミング図、第１５図は、基準レジ
スタ群の詳細レジスタ構成図、第１６図は瞬時レ
ジスタ群の詳細レジスタ構成図、第１７図は出力
レジスタ群の詳細レジスタ構成図、第１８図は第
１および第２比較出力ラツチ群のラツチ構成図、
第１９図は第２図のパルス幅変調信号の発生処理
タイミング図、第２０図は第１９図における第１
比較出力ラツチ群の選択回路図、第２１図は第４
図の不等パルス幅変調信号の発生処理タイミング
図、第２２図は位相発生回路図、第２３図はパル
ス幅変調制御回路図、第２４図はチヨツパ信号の
発生処理タイミング図、第２５図は外部パルス信
号のパルス時間幅測定処理タイミング図、第２６
図はある時間幅内のパルスの計数処理タイミング
図、第２７図はタイマーの割込みの発生処理タイ
ミング図、第２８図は電流制限の処理タイミング
図、第２９図は出力コントローラの信号発生回路
図、第３０図は出力コントローラの詳細回路図、
第３１図は第３０図のタイミング図である。 １００……位相検出器付電動機（無整流子電動
機）、１０２……位相検出器なし電動機（誘導電
動機）、１０４……温度センサ、１１４……
CPU、１１６……RAM、１１８……ROM、１
２０……入出力回路、１２２……マルチ・プレク
サー、１２３……インターフエイス回路、１２
４，１２７……アナログ・デイジタル変換回路、
１２５……デイスクリート入出力回路、１２６…
…パルス出力回路、１２８……パルス入力回路、
１３０……ゲート・ドライバー、１３１〜１３４
……増幅器、１３５……平滑コンデンサ、１３６
……シヤント抵抗、１３７，１３８……分圧抵
抗、１５０……位相検出器、１５２……パルス・
ジエネレータ、１６０……インバータ、１６２…
…データ・バス、１６４……アドレス・バス、１
６６……コントロールバス、１７５……整流回
路、１７６〜１７９……ダイオード、１８１……
抵抗、１８５……電源、１８６〜１９１……サイ
リスタ、１９２〜１９７……ダイオード、１９８
……サイリスタ、３０２……位相デコーダ、３０
４……位相ラツチ回路、３０６……位相発生回
路、３０８……パルス幅変調デコーダ、３１０…
…比較結果選択ラツチ、３１２……基準レジスタ
選択ラツチ、３１４……PN ステージ・カウン
タ、４１２，４１４……NOR回路、４２０，４
２２……NOR回路、４３０，４３２，４３４，
４３６，４３８，４４０，４４２，４４４，４４
６，４４８，４５０，４５２，４５４……ラツ
チ、４５６……NOTゲート、４５８，４６０，
４６２，４６４……AND−ORゲート、４６６，
４６８，４７０，４７２，４７４，４７６……
AND回路、５００……インクリメンタ／デクリ
メンタ・コントロールバス、５４０，５４２……
アナログ・デイジタル変換回路、５４４……マル
チ・プレクサー、５４６，５４８……デイジタ
ル・レジスタ、５５０……ステータス・レジス
タ、５５２……マスク・レジスタ、５５４……割
込みコントローラ、５５６……モード０・レジス
タ、５５８……モード１・レジスタ、５６０……
モード２・レジスタ、５７０……基準レジスタ
群、５７２……瞬時レジスタ群、５７４……出力
レジスタ群、５７６……ラツチ回路、５７８……
インクリメンタ／デクリメンタ、５８０……比較
回路、５８１……比較結果コントローラ、５９０
……インクリメンタ／デクリメンタ・コントロー
ラ、５９１……コントロール信号発生回路、６０
２……第１比較出力ラツチ群、６０４……第２比
較出力ラツチ群、６６０，６６１……トリガ・カ
ウンタ、６６２，６６３……トリガ・デコーダ、
６６４，６６５……ラツチ、６６６……出力コン
トローラ、６７０……ステージ・カウンタ、６７
２……ステージ・デコーダ、６７４……ステー
ジ・ラツチ回路、６８０……同期化回路、７０１
……ノンオーバーラツプ回路、７０２，７０４，
７０６，７０８，７１０，７１２，７１４，７１
６，７１８，７２０，７２２，７２４，７２６，
７２８，７３０，７３２，７３４，７３６，７３
８，７４０，７４２，７４４，７４６，７４８，
７５０，７５２，……レジスタ、７５４，７５
６，７５８，７６０，７６２，７６４，７６６，
７６８，７７０，７７２，７７４，７７６，７７
８，７８０，７８２……ラツチ、８０２……デー
タ・ラツチ、８０４……トライステート・バツフ
ア、８０６……ライト・バス、８０８……リード
バス、８１０……割込み要因信号、９０２……ア
ドレス・ラツチ回路、９０４……アドレス・セレ
クター、９０６……アドレス・デコーダ、９１
０，９１２，９１４，９１６，９１８，９２０，
９２２，９２４，９２６，９２８，９３０，９３
２，９３４，９３６，９３８……ラツチ、１１０
２，１１０４……ラツチ回路、１３０２，１３０
４，１３０６，１３０８，１３１０，１３１２…
…ラツチ、１３１４，１３１６，１３１８……
EXCLUSIVE OR回路、１３２０……NOR回
路、１３２２……NOT回路。
Claims (1)
- 【特許請求の範囲】 １ 電動機に速度指令を与える速度指令手段、電
動機の速度あるいは回転子の位置等を検出する複
数個の検出手段、これらの複数個の検出手段の出
力信号をデイジタル制御量として演算処理するデ
イジタル演算回路、該デイジタル演算回路の出力
を所定のパルス出力に変換するパルス入出力回
路、該パルス入出力回路の出力に基づいて前記電
動機の複数のデイジタル制御量を制御するための
制御手段を備えたものにおいて、 上記デイジタル演算回路の出力を保持するため
の基準レジスタ群と、前記複数個の検出手段の検
出信号を保持する瞬時レジスタ群と、該瞬時レジ
スタ群の出力をサンプリングする出力レジスタ群
と、上記基準レジスタ群および瞬時レジスタ群の
中から選択された各レジスタの保持データを比較
する比較回路および該比較回路による比較結果を
保持するための比較出力ラツチ回路と、各処理を
時分割制御するためのステージカウンタを備え、
該瞬時レジスタ群の保持データをステージカウン
タの出力によつて各ステージに応じて選択し、選
択された保持データをインクリメンタ／デクリメ
ンタを介して再び瞬時レジスタに保持すると共
に、インクリメンタ／デクリメンタの計数条件を
発生させるインクリメンタ／デクリメンタ・コン
トローラを設け、前記電動機の位置検出手段から
得られた信号のエツジを各ステージのステージ信
号に同期化して検出し、これによつて検出された
エツジ信号を前記インクリメンタ／デクリメン
タ・コントローラに入力する同期化回路を設け、
前記比較出力ラツチ回路の出力信号を前記電動機
の制御信号として出力すると共に、前記インクリ
メンタ／デクリメンタ・コントローラに付与する
ように構成したことを特徴とする電動機の制御装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8265179A JPS5610090A (en) | 1979-07-02 | 1979-07-02 | Controlling device for electric motor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8265179A JPS5610090A (en) | 1979-07-02 | 1979-07-02 | Controlling device for electric motor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5610090A JPS5610090A (en) | 1981-02-02 |
| JPS6346677B2 true JPS6346677B2 (ja) | 1988-09-16 |
Family
ID=13780326
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8265179A Granted JPS5610090A (en) | 1979-07-02 | 1979-07-02 | Controlling device for electric motor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5610090A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57186986A (en) * | 1981-05-12 | 1982-11-17 | Hitachi Ltd | Inverter circuit |
| US4634952A (en) * | 1983-11-30 | 1987-01-06 | System Homes Company, Ltd. | Inverter |
| JPS6162389A (ja) * | 1984-08-30 | 1986-03-31 | Sankyo Seiki Mfg Co Ltd | 電動機制御装置 |
| US7456600B1 (en) | 2008-06-24 | 2008-11-25 | System Homes Company, Ltd. | Pulse code width modulation motor drive system |
| WO2019083050A1 (ja) | 2017-10-27 | 2019-05-02 | 株式会社 システム・ホームズ | 同期モータ駆動システムおよび同期モータ駆動方法 |
-
1979
- 1979-07-02 JP JP8265179A patent/JPS5610090A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5610090A (en) | 1981-02-02 |
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