JPS634710B2 - - Google Patents
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- Publication number
- JPS634710B2 JPS634710B2 JP56150167A JP15016781A JPS634710B2 JP S634710 B2 JPS634710 B2 JP S634710B2 JP 56150167 A JP56150167 A JP 56150167A JP 15016781 A JP15016781 A JP 15016781A JP S634710 B2 JPS634710 B2 JP S634710B2
- Authority
- JP
- Japan
- Prior art keywords
- package
- conductor layer
- pattern
- plating
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W42/00—Arrangements for protection of devices
- H10W42/60—Arrangements for protection of devices protecting against electrostatic charges or discharges, e.g. Faraday shields
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/5449—Dispositions of bond wires not being orthogonal to a side surface of the chip, e.g. fan-out arrangements
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置のパツケージの改良に関す
るものである。
るものである。
半導体チツプを搭載するパツケージとして所定
パターンの金属の導体層をメタライズしたセラミ
ツク基板を積層して形成したパツケージは周知で
ある。
パターンの金属の導体層をメタライズしたセラミ
ツク基板を積層して形成したパツケージは周知で
ある。
このようなパツケージの従来の構造の平面図を
第１図にその断面図を第２図に示す。
第１図にその断面図を第２図に示す。
図示するようにセラミツクパツケージのステー
ジ１上において金―シリコン（Au―Si）層を介
して半導体チツプ２が融着されている。一方該チ
ツプとタングステン（Ｗ）のような導体層に金
（Au）またはニツケル（Ni）がメツキされたイ
ンナーリード線３とが金線等のワイヤー４によつ
てボンデイングされており、またインナーリード
線３と外部リード線５とはセラミツク基板にタン
グステン（Ｗ）、またはモリブデン（Mo）をメ
タライズして形成されている導体層６によつて接
続されている。一方該セラミツク基板上にはタン
グステン（Ｗ）またはモリブデン（Mo）等によ
りシールパターン７がメタライズされており後の
工程で該パツケージ上にセラミツク等のキヤツプ
８をかぶせてパツケージをシールする際に用いら
れる。
ジ１上において金―シリコン（Au―Si）層を介
して半導体チツプ２が融着されている。一方該チ
ツプとタングステン（Ｗ）のような導体層に金
（Au）またはニツケル（Ni）がメツキされたイ
ンナーリード線３とが金線等のワイヤー４によつ
てボンデイングされており、またインナーリード
線３と外部リード線５とはセラミツク基板にタン
グステン（Ｗ）、またはモリブデン（Mo）をメ
タライズして形成されている導体層６によつて接
続されている。一方該セラミツク基板上にはタン
グステン（Ｗ）またはモリブデン（Mo）等によ
りシールパターン７がメタライズされており後の
工程で該パツケージ上にセラミツク等のキヤツプ
８をかぶせてパツケージをシールする際に用いら
れる。
ところで前述したメタライズにより作る外部リ
ード線はコバール等の鉄―ニツケル合金で形成さ
れており、これらは錆びやすく電気抵抗が大きい
のであらかじめ、AuまたはNi等の金属メツキを
施しておくことが必要でありまたインナーリード
およびシールパターンもこの必要がありこのよう
な金属メツキを電気メツキで実施するために前記
メツキを実施しようとしているインナーリード
線、外部リード線等に接続している導体層に電気
メツキを施すための電圧を印加する必要がある。
ード線はコバール等の鉄―ニツケル合金で形成さ
れており、これらは錆びやすく電気抵抗が大きい
のであらかじめ、AuまたはNi等の金属メツキを
施しておくことが必要でありまたインナーリード
およびシールパターンもこの必要がありこのよう
な金属メツキを電気メツキで実施するために前記
メツキを実施しようとしているインナーリード
線、外部リード線等に接続している導体層に電気
メツキを施すための電圧を印加する必要がある。
そこで一般にこのような電気メツキを施すため
の電圧を印加する手段として前記導体層６をセラ
ミツクパツケージの４側面に導出させ、該各側面
にメツキ用パターン９を形成していた。
の電圧を印加する手段として前記導体層６をセラ
ミツクパツケージの４側面に導出させ、該各側面
にメツキ用パターン９を形成していた。
ところで電気メツキを終了した後には前記側面
のメツキ用パターンの金属層は研磨して除去する
がパツケージの四方の側面から導体層の端部が露
出しており、そのためこのようなパツケージに収
められた半導体装置を他の電子機械に実装する際
該パツケージの側面を治具で挾んで実装すること
が多く、この治具で挾む際に静電気が発生し該静
電気が導体層６を介して半導体チツプ中に流れ込
み、半導体装置を劣化させるといつた不都合を生
じていた。また導体層６の端部は側面に導出さ
れ、メツキ用パターン９は側面に形成されていた
ため、信号用のパターン形成とは、全く別の工程
が必要であり、形成工程は複雑なものであつた。
のメツキ用パターンの金属層は研磨して除去する
がパツケージの四方の側面から導体層の端部が露
出しており、そのためこのようなパツケージに収
められた半導体装置を他の電子機械に実装する際
該パツケージの側面を治具で挾んで実装すること
が多く、この治具で挾む際に静電気が発生し該静
電気が導体層６を介して半導体チツプ中に流れ込
み、半導体装置を劣化させるといつた不都合を生
じていた。また導体層６の端部は側面に導出さ
れ、メツキ用パターン９は側面に形成されていた
ため、信号用のパターン形成とは、全く別の工程
が必要であり、形成工程は複雑なものであつた。
本発明は上述した欠点を除去するような半導体
装置のパツケージを提供することを目的とするも
のである。
装置のパツケージを提供することを目的とするも
のである。
かかる目的を達成するための半導体装置のパツ
ケージはセラミツク基板上に所定パターンの導体
層を形成し、該導体層を形成するセラミツク基板
を積層して形成してなる半導体装置のパツケージ
において、前記導体層の端部をパツケージの底部
背面に集め該導体層を電気メツキする際に用いる
メツキ用金属パターンを該パツケージの底部背面
に設け前記導体層と接続したことを特徴とするも
のである。
ケージはセラミツク基板上に所定パターンの導体
層を形成し、該導体層を形成するセラミツク基板
を積層して形成してなる半導体装置のパツケージ
において、前記導体層の端部をパツケージの底部
背面に集め該導体層を電気メツキする際に用いる
メツキ用金属パターンを該パツケージの底部背面
に設け前記導体層と接続したことを特徴とするも
のである。
以下図面を用いて本発明の一実施例につき詳細
に説明する。
に説明する。
第３図は本発明に関る半導体装置のパツケージ
の背面側より見た平面図で第４図はそのＡ―
A′線に沿つた断面図である。
の背面側より見た平面図で第４図はそのＡ―
A′線に沿つた断面図である。
図はプラグインライン型パツケージに例を用い
たもので、第３図および第４図に示すようにセラ
ミツクパツケージの底部背面側に導体層およびリ
ード線等に電気メツキをするための電圧を印加す
るためのＷ又はMo金属をメタライズして形成し
たメツキ用金属パターン１１が設けられている。
たもので、第３図および第４図に示すようにセラ
ミツクパツケージの底部背面側に導体層およびリ
ード線等に電気メツキをするための電圧を印加す
るためのＷ又はMo金属をメタライズして形成し
たメツキ用金属パターン１１が設けられている。
このような金属パターンを形成する方法は他の
導体層と同様の手法でよい。
導体層と同様の手法でよい。
一方セラミツク基板にはインナーリード線３よ
り延びる導体層１２および、外部リード線５より
延びる導体層１３、およびシールパターン７より
延びる導体層１４、およびステージ１上の金属層
より延びる導体層１５がそれぞれセラミツク基板
上にMoまたはＷをメタライズすることで形成さ
れそれらの導体層の端部がすべてメツキ用金属パ
ターンに接続されている。
り延びる導体層１２および、外部リード線５より
延びる導体層１３、およびシールパターン７より
延びる導体層１４、およびステージ１上の金属層
より延びる導体層１５がそれぞれセラミツク基板
上にMoまたはＷをメタライズすることで形成さ
れそれらの導体層の端部がすべてメツキ用金属パ
ターンに接続されている。
このようにして形成されたメツキ用金属パター
ンから導線を取り出した後、この導線を電気メツ
キ用の電極に接続し、該メツキ用金属パターンが
形成されたセラミツクパツケージをAuまたはNi
の電気メツキ用液中に浸積させ該金属パターンを
介してそれぞれの導体層に電圧を印加してリード
線、シール用パターン等をAuまたはNiメツキす
る。
ンから導線を取り出した後、この導線を電気メツ
キ用の電極に接続し、該メツキ用金属パターンが
形成されたセラミツクパツケージをAuまたはNi
の電気メツキ用液中に浸積させ該金属パターンを
介してそれぞれの導体層に電圧を印加してリード
線、シール用パターン等をAuまたはNiメツキす
る。
その後メツキ用金属パターン１１をアルミナ
（Al2O3）等の研磨剤で除去する。
（Al2O3）等の研磨剤で除去する。
このようにすればシール用パターン、リード線
等から延び、セラミツク基板上にメタライズして
形成されている導体層の端部がすべてセラミツク
パツケージの底部の背面に延びてそこでメツキ用
金属パターン１１と接続されているので、該パツ
ケージに塔載されている半導体装置を電子機械に
実装する際、パツケージの側面を治具で挾んで生
じた静電気が導体層を通じて半導体チツプに流れ
る現象がなくなり半導体装置が劣化するといつた
現象が除去できる利点を生じる。
等から延び、セラミツク基板上にメタライズして
形成されている導体層の端部がすべてセラミツク
パツケージの底部の背面に延びてそこでメツキ用
金属パターン１１と接続されているので、該パツ
ケージに塔載されている半導体装置を電子機械に
実装する際、パツケージの側面を治具で挾んで生
じた静電気が導体層を通じて半導体チツプに流れ
る現象がなくなり半導体装置が劣化するといつた
現象が除去できる利点を生じる。
またメツキ用パターンはリード線に接続される
信号用パターンと同一面に１箇所形成すれば良
く、信号用パターンと同時に形成可能である。更
にメツキ用パターンの除去も１回で終了すること
ができ、４側面のメツキ用パターンをそれぞれ除
去していた従来に比べその工程はきわめて容易な
ものとなる。
信号用パターンと同一面に１箇所形成すれば良
く、信号用パターンと同時に形成可能である。更
にメツキ用パターンの除去も１回で終了すること
ができ、４側面のメツキ用パターンをそれぞれ除
去していた従来に比べその工程はきわめて容易な
ものとなる。
以上はプラグイン型のパツケージに例を用いて
述べたが、その他デユアルインライン型のセラミ
ツクパツケージにも適用できることは勿論であ
る。またメツキ用金属パターンの形状は方形でも
勿論差し支えない。
述べたが、その他デユアルインライン型のセラミ
ツクパツケージにも適用できることは勿論であ
る。またメツキ用金属パターンの形状は方形でも
勿論差し支えない。
第１図および第２図は従来の半導体装置のパツ
ケージを示す平面図およびその断面図で第３図お
よび第４図は本発明の半導体装置のパツケージの
一実施例を示す平面図およびその断面図である。 図において１はステージ、２は半導体チツプ、
３はインナーリード線、４はワイヤー、５は外部
リード線、６，１２，１３，１４，１５は導体
層、７はシールパターン、８はキヤツプ、９，１
１はメツキ用金属パターンを示す。
ケージを示す平面図およびその断面図で第３図お
よび第４図は本発明の半導体装置のパツケージの
一実施例を示す平面図およびその断面図である。 図において１はステージ、２は半導体チツプ、
３はインナーリード線、４はワイヤー、５は外部
リード線、６，１２，１３，１４，１５は導体
層、７はシールパターン、８はキヤツプ、９，１
１はメツキ用金属パターンを示す。
Claims (1)
- １ セラミツク基板上に所定パターンの導体層を
形成し、該導体層を形成したセラミツク基板を積
層して形成してなる半導体装置のパツケージにお
いて、前記導体層の端部をパツケージの底部背面
に集め該導体層を電気メツキする際に用いるメツ
キ用金属パターンを該パツケージの底部背面に設
け前記導体層と接続したことを特徴とする半導体
装置のパツケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56150167A JPS5851544A (ja) | 1981-09-22 | 1981-09-22 | 半導体装置のパツケ−ジ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56150167A JPS5851544A (ja) | 1981-09-22 | 1981-09-22 | 半導体装置のパツケ−ジ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5851544A JPS5851544A (ja) | 1983-03-26 |
| JPS634710B2 true JPS634710B2 (ja) | 1988-01-30 |
Family
ID=15490963
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56150167A Granted JPS5851544A (ja) | 1981-09-22 | 1981-09-22 | 半導体装置のパツケ−ジ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5851544A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6112921A (ja) * | 1984-06-26 | 1986-01-21 | Toyobo Co Ltd | 合成繊維のハツ水加工法 |
| JPS6177345A (ja) * | 1984-09-21 | 1986-04-19 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS62214648A (ja) * | 1986-03-15 | 1987-09-21 | Ngk Insulators Ltd | 半導体素子用パツケ−ジの製造方法 |
| US5507989A (en) * | 1992-04-01 | 1996-04-16 | Teijin Limited | High speed process for producing polyester filaments |
-
1981
- 1981-09-22 JP JP56150167A patent/JPS5851544A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5851544A (ja) | 1983-03-26 |
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