JPS634969B2 - - Google Patents
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- Publication number
- JPS634969B2 JPS634969B2 JP57183476A JP18347682A JPS634969B2 JP S634969 B2 JPS634969 B2 JP S634969B2 JP 57183476 A JP57183476 A JP 57183476A JP 18347682 A JP18347682 A JP 18347682A JP S634969 B2 JPS634969 B2 JP S634969B2
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- JP
- Japan
- Prior art keywords
- input
- output
- serial
- parallel
- circuit
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- Expired
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M9/00—Parallel/series conversion or vice versa
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Shift Register Type Memory (AREA)
- Studio Circuits (AREA)
Description
【発明の詳細な説明】
〔発明の属する分野〕
本発明は、直列入力データを並列出力データ
に、あるいは並列入力データを直列出力データ
に、高速に変換する回路に関するものである。
に、あるいは並列入力データを直列出力データ
に、高速に変換する回路に関するものである。
第１図に従来の直並列変換回路の構成例を示
す。第１図は４ビツト単位の直列信号を並列信号
に、あるいは並列信号を直列信号に変換する回路
で、４〜７は直列（並列）信号入力端子、８〜１
１は並列（直列）信号出力端子、１―１〜１―４
はＤタイプフリツプフロツプで構成されるシフト
レジスタ、２―１〜２―４は同じくＤタイプフリ
ツプで構成されるレジスタ、３―１〜３―４は４
入力１出力のセレクタ、１５はメインクロツク、
１６と１７はセレクタの制御信号を示している。
第２図は該直並列変換回路の動作を説明するため
のタイミングチヤートである。
す。第１図は４ビツト単位の直列信号を並列信号
に、あるいは並列信号を直列信号に変換する回路
で、４〜７は直列（並列）信号入力端子、８〜１
１は並列（直列）信号出力端子、１―１〜１―４
はＤタイプフリツプフロツプで構成されるシフト
レジスタ、２―１〜２―４は同じくＤタイプフリ
ツプで構成されるレジスタ、３―１〜３―４は４
入力１出力のセレクタ、１５はメインクロツク、
１６と１７はセレクタの制御信号を示している。
第２図は該直並列変換回路の動作を説明するため
のタイミングチヤートである。
入力端子４にはメインクロツク１５に同期して
D00、D10、D20、D30、…と順番に４ビツト単位
の信号が入つて来る。同様に、入力端子５には
D01、D11、D21、D31、…、入力端子６にはD02、
D12、D22、D32、…、入力端子７にはD03、D13、
D23、D33、…と順番に４ビツト単位の信号が入
つて来る。メインクロツク１５により４ビツト分
の信号がそれぞれシフトレジスタ１―１〜１―４
に転送されると、各４ビツトの信号はそれぞれ４
ビツト構成のレジスタ２―１〜２―４に同時に格
納される。４入力１出力のセレクタ３―１〜３―
４はレジスタ２―１〜２―４の定まつた箇所より
データを収集し、制御信号１６と１７に従い、か
つ、メインクロツク１５に同期して、それぞれ１
ビツトずつ出力端子８〜１１に出力していく。例
えば制御信号１６と１７が共に“０”のときは、
４入力のうち２―１からの信号を出力し、制御信
号１６が“１”で１７が“０”のときは２―２か
らの信号を出力する。
D00、D10、D20、D30、…と順番に４ビツト単位
の信号が入つて来る。同様に、入力端子５には
D01、D11、D21、D31、…、入力端子６にはD02、
D12、D22、D32、…、入力端子７にはD03、D13、
D23、D33、…と順番に４ビツト単位の信号が入
つて来る。メインクロツク１５により４ビツト分
の信号がそれぞれシフトレジスタ１―１〜１―４
に転送されると、各４ビツトの信号はそれぞれ４
ビツト構成のレジスタ２―１〜２―４に同時に格
納される。４入力１出力のセレクタ３―１〜３―
４はレジスタ２―１〜２―４の定まつた箇所より
データを収集し、制御信号１６と１７に従い、か
つ、メインクロツク１５に同期して、それぞれ１
ビツトずつ出力端子８〜１１に出力していく。例
えば制御信号１６と１７が共に“０”のときは、
４入力のうち２―１からの信号を出力し、制御信
号１６が“１”で１７が“０”のときは２―２か
らの信号を出力する。
このようにして、入力端子４の直列入力D00、
D10、D20、D30は回路で決まる時間遅れの後、並
列データD00、D10、D20、D30に変換されて出力
される。入力端子５，６，７の直列入力D01、
D11、D21、D31、D02、D12、D22、D32、D03、
D13、D23、D33についても同様である。また、入
力端子４〜７のデータを並列入力D00、D01、
D02、D03とみなしたときには、直列出力D00、
D01、D02、D03が出力端子８より得られる。並列
入力D10、D11、D12、D13、D20、D21、D22、D23、
D30、D31、D32、D33についても同様である。
D10、D20、D30は回路で決まる時間遅れの後、並
列データD00、D10、D20、D30に変換されて出力
される。入力端子５，６，７の直列入力D01、
D11、D21、D31、D02、D12、D22、D32、D03、
D13、D23、D33についても同様である。また、入
力端子４〜７のデータを並列入力D00、D01、
D02、D03とみなしたときには、直列出力D00、
D01、D02、D03が出力端子８より得られる。並列
入力D10、D11、D12、D13、D20、D21、D22、D23、
D30、D31、D32、D33についても同様である。
ところで、第１図で示される従来の直並列変換
回路は、シフトレジスタとそのシフトレジスタに
転送された情報を同時に記憶するレジスタ及び情
報分配の役目を司どるセレクタから構成されてい
る。従つて、レジスタを構成するＤタイプフリツ
プフロツプの数が多く、かつセレクタへの信号線
が複雑であり、回路規規模ならびに信号伝搬遅延
が大きいという欠点がある。第１図は４ビツトの
直並列変換回路の例であるが、８ビツトあるいは
それ以上のビツト数を扱う直並列変換回路におい
ても同様の欠点がある。
回路は、シフトレジスタとそのシフトレジスタに
転送された情報を同時に記憶するレジスタ及び情
報分配の役目を司どるセレクタから構成されてい
る。従つて、レジスタを構成するＤタイプフリツ
プフロツプの数が多く、かつセレクタへの信号線
が複雑であり、回路規規模ならびに信号伝搬遅延
が大きいという欠点がある。第１図は４ビツトの
直並列変換回路の例であるが、８ビツトあるいは
それ以上のビツト数を扱う直並列変換回路におい
ても同様の欠点がある。
本発明は上記従来の欠点を解決すべく、ｎ×ｎ
のレジスタの単位回路ごとに１個のセレクタと１
個のフリツプフロツプを設け、かつ、信号の流れ
を水平方向（行方向）、垂直方向（列方向）と交
互に制御することにより、直列入力データを並列
出力データに、あるいは並列入力データを直列入
力データに高速に変換する回路を提供することに
ある。
のレジスタの単位回路ごとに１個のセレクタと１
個のフリツプフロツプを設け、かつ、信号の流れ
を水平方向（行方向）、垂直方向（列方向）と交
互に制御することにより、直列入力データを並列
出力データに、あるいは並列入力データを直列入
力データに高速に変換する回路を提供することに
ある。
第３図は本発明の一実施例の構成図であつて、
第１図と同様に４ビツトの直並列変換回路を示し
たものである。第３図において、４〜７は直列
（並列）信号入力端子、８〜１１は並列（直列）
信号出力端子、１２は導通・非導通に切替わるス
イツチ、１３は２入力１出力のセレクタである。
また１と２はＤタイプフリツプフロツプ、１４は
３値出力バツフア、１５はメインクロツク、１８
はデータの流れを制御する信号である。単位回路
は１個のセレクタ１３と１個のＤタイプフリツプ
フロツプ１で構成される。
第１図と同様に４ビツトの直並列変換回路を示し
たものである。第３図において、４〜７は直列
（並列）信号入力端子、８〜１１は並列（直列）
信号出力端子、１２は導通・非導通に切替わるス
イツチ、１３は２入力１出力のセレクタである。
また１と２はＤタイプフリツプフロツプ、１４は
３値出力バツフア、１５はメインクロツク、１８
はデータの流れを制御する信号である。単位回路
は１個のセレクタ１３と１個のＤタイプフリツプ
フロツプ１で構成される。
入力端子４〜７の信号はスイツチ１２を介し、
左側あるいは下側からセレクタ１３経由でフリツ
プフロツプ１に入力される。該フリツプフロツプ
に格納されたデータは、右方向及び上方向のどち
らにも転送可能な結線となつている。従つて、出
力信号は３値出力バツフア１４を介して右側ある
いは上側から出力端子８〜１１へ取り出される。
左側あるいは下側からセレクタ１３経由でフリツ
プフロツプ１に入力される。該フリツプフロツプ
に格納されたデータは、右方向及び上方向のどち
らにも転送可能な結線となつている。従つて、出
力信号は３値出力バツフア１４を介して右側ある
いは上側から出力端子８〜１１へ取り出される。
第４図は第３図の直並列変換回路の動作原理を
説明する図である。第４図の４×４の格子は、第
３図の中心部のＤタイプフリツプフロツプ１で構
成される４×４のレジスタに対応している。第４
図１は初め左側からデータD00、D01、D02、D03
が入力されることを示している。それぞれ４ビツ
ト分のデータの入力終了後、４×４のレジスタに
は第４図２に示すデータが保持される。第４図３
は次のビツト分のデータが入るときに、レジスタ
の下側より入るように制御することを示してい
る。この時、４×４のレジスタに格納されていた
データのうち、上側４ビツト分のデータD00、
D10、D20、D30が最新入力データE00、E01、E02、
E03に押し出され、並列出力として出力端子８〜
１１に現われる。第４図４は下側からそれぞれ４
ビツト分のデータが入力された時の４×４のレジ
スタの内容を示している。次に新たなデータが入
力される時、第４図５に示すように経路を切換
え、左から右へと水平方向にデータ転送すること
で、並列出力が同様に得られる。
説明する図である。第４図の４×４の格子は、第
３図の中心部のＤタイプフリツプフロツプ１で構
成される４×４のレジスタに対応している。第４
図１は初め左側からデータD00、D01、D02、D03
が入力されることを示している。それぞれ４ビツ
ト分のデータの入力終了後、４×４のレジスタに
は第４図２に示すデータが保持される。第４図３
は次のビツト分のデータが入るときに、レジスタ
の下側より入るように制御することを示してい
る。この時、４×４のレジスタに格納されていた
データのうち、上側４ビツト分のデータD00、
D10、D20、D30が最新入力データE00、E01、E02、
E03に押し出され、並列出力として出力端子８〜
１１に現われる。第４図４は下側からそれぞれ４
ビツト分のデータが入力された時の４×４のレジ
スタの内容を示している。次に新たなデータが入
力される時、第４図５に示すように経路を切換
え、左から右へと水平方向にデータ転送すること
で、並列出力が同様に得られる。
第３図において、左側及び下側に設けられてい
るスイツチ１２、２入力１出力セレクタ１３、３
値出力バツフア１４、制御信号１８は入力から出
力までの信号転送経路の方向を制御する働きをし
ている。すなわち、水平方向に信号が転送される
場合は、制御信号１８により、左側の４つのスイ
ツチ１２がON、下側の４つのスイツチ１２は
OFF、２入力１出力セレクタ１３は左に位置す
るＤタイプフリツプフロツプからの信号を選択
し、右側の４つの３値出力バツフア１４は
enable、上側の４つの３値出力バツフア１４は
disableとなつてハイインピーダンス状態を保つ
ように設定される。また、垂直方向に信号が転送
される場合は、上記の逆の状態となる。このよう
に、スイツチ１２、２入力１出力セレクタ１３、
３値出力バツフア１４を制御信号１８を用いて交
互に切換えることにより、第２図で示した直並列
変換機能を実現できる。
るスイツチ１２、２入力１出力セレクタ１３、３
値出力バツフア１４、制御信号１８は入力から出
力までの信号転送経路の方向を制御する働きをし
ている。すなわち、水平方向に信号が転送される
場合は、制御信号１８により、左側の４つのスイ
ツチ１２がON、下側の４つのスイツチ１２は
OFF、２入力１出力セレクタ１３は左に位置す
るＤタイプフリツプフロツプからの信号を選択
し、右側の４つの３値出力バツフア１４は
enable、上側の４つの３値出力バツフア１４は
disableとなつてハイインピーダンス状態を保つ
ように設定される。また、垂直方向に信号が転送
される場合は、上記の逆の状態となる。このよう
に、スイツチ１２、２入力１出力セレクタ１３、
３値出力バツフア１４を制御信号１８を用いて交
互に切換えることにより、第２図で示した直並列
変換機能を実現できる。
以上述べた様に、第３図の直並列変換回路は、
第１図の３―１〜３―４のセレクタを分散配置
し、転送時に直並列変換を行つてしまうと共に、
第１図の２―１〜２―４のレジスタに相当する回
路をＤタイプフリツプフロツプ８個で済ませるこ
とにより、回路規模の削減、配線の複雑さの解消
を図つている。
第１図の３―１〜３―４のセレクタを分散配置
し、転送時に直並列変換を行つてしまうと共に、
第１図の２―１〜２―４のレジスタに相当する回
路をＤタイプフリツプフロツプ８個で済ませるこ
とにより、回路規模の削減、配線の複雑さの解消
を図つている。
次に、直並列変換回路のLSI化を考慮して、本
発明の回路の特長を述べる。ここで、論理LSIに
採用するデバイスとしてCMOSトランジスタを
考え、総トランジスタ数で従来回路との比較を行
うと、４ビツトの直並列変換回路の場合、従来回
路で1160個に対し、本発明の回路では1056個、８
ビツトの場合、従来回路で3872個に対し、本発明
の回路では1728個が必要となる。直並列変換回路
が取扱うビツト数が増加するほど両者の差は拡大
し、16ビツトの場合、従来回路で15296個に対し、
本発明の回路は5504個で済み、本発明の回路は回
路規模が少なくて同じ機能を達成できることがわ
かる。回路規模が少ないことに加えて、第１図と
第３図を比較すればわかるように、従来回路で存
在するセレクタへの複雑な配線が本発明の回路で
は存在せず、本発明の回路がLSI化し易い構成で
あると言える。
発明の回路の特長を述べる。ここで、論理LSIに
採用するデバイスとしてCMOSトランジスタを
考え、総トランジスタ数で従来回路との比較を行
うと、４ビツトの直並列変換回路の場合、従来回
路で1160個に対し、本発明の回路では1056個、８
ビツトの場合、従来回路で3872個に対し、本発明
の回路では1728個が必要となる。直並列変換回路
が取扱うビツト数が増加するほど両者の差は拡大
し、16ビツトの場合、従来回路で15296個に対し、
本発明の回路は5504個で済み、本発明の回路は回
路規模が少なくて同じ機能を達成できることがわ
かる。回路規模が少ないことに加えて、第１図と
第３図を比較すればわかるように、従来回路で存
在するセレクタへの複雑な配線が本発明の回路で
は存在せず、本発明の回路がLSI化し易い構成で
あると言える。
一方、制御信号に関しては、従来回路ではセレ
クタの制御信号に４ビツトの場合には２本必要と
なり、本発明の回路では方向切換え用の１本で済
むことから本発明の回路が有利といえる。また、
制御信号発生回路は従来回路でも、本発明の回路
でも同じである。
クタの制御信号に４ビツトの場合には２本必要と
なり、本発明の回路では方向切換え用の１本で済
むことから本発明の回路が有利といえる。また、
制御信号発生回路は従来回路でも、本発明の回路
でも同じである。
以上、CMOSでLSIを作成する場合について述
べたが、本発明の回路の有する特長は、nE／
DMOS等の他のデバイスを用いた場合でも、ま
た、SSI、MSIを用いてボードレベルで回路を作
る場合でも、何ら変ることはない。
べたが、本発明の回路の有する特長は、nE／
DMOS等の他のデバイスを用いた場合でも、ま
た、SSI、MSIを用いてボードレベルで回路を作
る場合でも、何ら変ることはない。
以上説明したように、本発明の直並列変換回路
は回路規模が少なく、配線も容易であることか
ら、低消費電力で歩留りの良いLSIを作成するの
に適しており、直並列変換回路の高性能化、経済
化に大いに貢献できる。
は回路規模が少なく、配線も容易であることか
ら、低消費電力で歩留りの良いLSIを作成するの
に適しており、直並列変換回路の高性能化、経済
化に大いに貢献できる。
第１図は従来の直並列変換回路の構成図、第２
図は第１図の動作を説明するためのタイミング
図、第３図は本発明の一実施例の構成図、第４図
は第３図の動作原理図である。 １，２……Ｄタイプフリツプフロツプ、４〜７
……信号入力端子、８〜１１……信号出力端子、
１２……スイツチ、１３……セレクタ、１４……
３値出力バツフア。
図は第１図の動作を説明するためのタイミング
図、第３図は本発明の一実施例の構成図、第４図
は第３図の動作原理図である。 １，２……Ｄタイプフリツプフロツプ、４〜７
……信号入力端子、８〜１１……信号出力端子、
１２……スイツチ、１３……セレクタ、１４……
３値出力バツフア。
Claims (1)
- 【特許請求の範囲】 １ ｎ個の入力端子とｎ個の出力端子とを有し、
前記ｎ個の入力端子にそれぞれ直列に入力する信
号を並列信号に変換して前記ｎ個の出力端子から
出力するか、あるいは前記ｎ個の入力端子に並列
に入力する信号を直列信号に変換して前記ｎ個の
出力端子からそれぞれ出力する直並列変換回路に
おいて、 行および列の両方向にデータ転送可能なｎ行ｎ
列からなるレジスタ群を設け、該レジスタ群の一
つの単位回路は、前段の行および列方向の一方の
データを選択する２入力１出力の１個のセレクタ
と該セレクタからのデータをラツチして後段の行
および列方向へ転送する１個のフリツプフロツプ
で構成し、 入力信号を前記レジスタ群でもつてｎ回行方向
に転送した後、ｎ回列方向に出力する動作と、入
力信号をｎ回列方向に転送した後、ｎ回行方向に
出力する動作を交互に繰り返すことにより、直列
入力信号を並列出力信号に、あるいは並列入力信
号を直列出力信号に変換する、 ことを特徴とする直並列変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18347682A JPS5972227A (ja) | 1982-10-18 | 1982-10-18 | 直並列変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18347682A JPS5972227A (ja) | 1982-10-18 | 1982-10-18 | 直並列変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5972227A JPS5972227A (ja) | 1984-04-24 |
| JPS634969B2 true JPS634969B2 (ja) | 1988-02-01 |
Family
ID=16136461
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18347682A Granted JPS5972227A (ja) | 1982-10-18 | 1982-10-18 | 直並列変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5972227A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0119689A3 (en) * | 1983-02-22 | 1986-11-20 | Northern Telecom Limited | Serial and parallel interface device |
| JPS6180918A (ja) * | 1984-09-28 | 1986-04-24 | Nec Corp | 直列−並列変換回路 |
| JPS6238075A (ja) * | 1985-08-13 | 1987-02-19 | Fuji Xerox Co Ltd | 行列デ−タの転置処理装置 |
| JPH0432824Y2 (ja) * | 1986-04-23 | 1992-08-06 | ||
| EP2444973B1 (en) * | 2010-10-22 | 2015-12-23 | Nxp B.V. | Shift register, electronic device, control method and software program product |
| WO2024228323A1 (ja) * | 2023-05-02 | 2024-11-07 | ソニーセミコンダクタソリューションズ株式会社 | 半導体装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3778773A (en) * | 1972-10-20 | 1973-12-11 | Bell Canada Northern Electric | Matrix of shift registers for manipulating data |
| JPS5168741A (en) * | 1974-12-12 | 1976-06-14 | Matsushita Electric Industrial Co Ltd | Shingotensosochi |
-
1982
- 1982-10-18 JP JP18347682A patent/JPS5972227A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5972227A (ja) | 1984-04-24 |
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